JPS6036623B2 - コンピュ−タの出力デ−タ処理量増加システム及びその方式 - Google Patents

Description

【発明の詳細な説明】 この発明はデータ処理システムに関し、特にマイクロプ
ロセッサのような制御装置と該装置に関連する多端末構
成の周辺装置との間のデータ処理量を増加する方式に関
する。

更に、この発明はマイクロプロセッサのアドレスとデー
タ出力を時間多重し、データ・ビット・ワード長を増加
することによってマイクロプロセッサのデータ出力能力
を増加するようにしたデコード方法に関する。中央処理
装置が周辺装置から変化するデータ・レートで送信され
るディジタル・データの処理を実行するような先行する
即時ディジタル通信システム技術は数多く存在する。前
述のようなシステムは１度通信が開始されると、デー外
ま送信されるデータ・ワードのビット長を変えることな
く送信および受信され、それは自動的に完了する。該シ
ステムの１例は米国特許第３２５１０４ぴ号‘こ開示さ
れている。更に、先行技術には、コンピュータの高速メ
イン・メモリーに使用されるワードの数を、ある条件の
もとで、メイン・メモリーを部分に分割し、命令フィー
ルドをデータ・フィールドの中に負荷させるようにして
効果的に増加するようにした方式が認められる。

送信速度の代りにワードの幅を増加したシステムの例は
米国特許第３７８６４３６号に記載されている。データ
とマイクロィンストラクション両者用として単一チャン
ネルを介してマイクロプロセッサのメモリーをアクセス
する概念は米国特許第３８２８３２び号‘こ開示されて
おり、そこにはデータ用とアドレス用の２つの分離した
チャンネルを有し、それらはデータまたはマイクロイン
ストラクション記憶部として割当てられた該記憶部を可
能化するよう、分割されたメモリーに対して同期的に多
重化されている。

それによって、該メモリーの容量は増加されるがデータ
処理能力は一定である。メモリーの利用を最高にするた
めにコンピュータ・メモリーを分割する（ｌｎにｒｌｅ
ａｖｉｎｇ）ことは周知であり、それは米国特許第３８
８３８５４、第３８６６１８０に開示されている。更に
、米国特許第３８５９６３６号には、マイクロプログラ
ム・インストラクシヨン・コード・フオーマツトでコー
ド化され、マイクロプログラムで制御されるマイクロプ
ロセッサのメイン・メモリーに記憶されているインスト
ラクションを直後実行するための方式が記載されている
。しかしながら、前述のいずれの特許においても、デー
タ処理装置の出力アドレスおよび出力データ・ラインを
時間多重化することによりデータ出力速度を増加し、そ
れからデコードされたデータ・ワード長を増加する方式
は開示されていない。この発明は、周辺装置のような複
数の利用装置に対する処理装置の出力データを増加する
方法および回路装置を含むシステムに関するものである
。

該回路装置は、選ばれた利用装置の１つに送信されるデ
ータ・ワードとその計数とを記憶する装置と、所定の時
間隔の間利用装置の１つを選択し残りの選択されない利
用装置を無能化する装置と、該選ばれた利用装置に対し
て接続されたアドレス・ラインとデータ・ライン上を送
信されたデータ・ワードを受信する装置とを含んで構成
される。この発明の回路装置を使用することにより、通
常はデータ・ラインでのみ選ばれた利用装置へ送られる
データ・ビットは、また、選ばれた利用装置へ送信され
たデータ・ワードの計数の完了によって終了する所定の
時間隔またはウィンドウ期間中、該選択された利用装置
に対するデータの出力または送信を増加するために、選
ばれた利用装置に対するアドレス・ライン上をも送信さ
れる。次に、この発明の実施例を詳細に説明する。前述
したように、この発明はメモリーに対する要求を不当に
増加することなく、コンピュータのデー夕・ワード出力
を最高にする利点を有する。以下、この発明はインテル
社（ｌｎｔｅＩＣｏｒｐ．）製の「８０８０」のような
８ビット・マイクロプロセッサの如き特定のコンピュー
タに関して開示されているが、一般的な他のマイクロプ
ロセッサ、ミニコンピュータ、および他のデータ処理装
置であって、処理能力の増加を要求するものに使用する
ことができることは明らかなことである。一般的に、イ
ンテル８０８０のようなＭＯＳ型マイクロプロセッサは
比較的データ速度が遅く、一般的には毎秒１０００００
項転送回数であり、該マイクロプロセッサを使用した制
御装置に対してィンタフェ−スされる周辺装置の数は制
限される。この発明によると、８ビット幅のデ−タ出力
バイト能力を有するマイクロプロセッサは１６ビット・
ワードを形成するためにデータとしての８ビット・アド
レスを翻訳することにより、１６ビット幅データ出力ワ
ード機として機能するよう構成することができる。

ここで、８ビットは１バイトまたは１′２ワードである
ものとし、２バイトが１ワ−ドーこ等しい。この実施例
では各出力機能は１バイトではなく２データ・バイトを
出力する、該機能を達成するために、新規なデコーダ回
路が特定の周辺装置のアドレス認識コード（ＩＤ）を選
択し、そのとき「ウインドウ（Ｗｉｎｄｏｗ）」または
所定の期間中可能化し、アドレスおよびデータ・ライン
上のデータの多重送信を可能にする。更に、データ送信
が完了し、ウィンドウが次の送信を可能にするよう自動
的にリセットされるまでの該ウィンドウ期間中、他の周
辺装置のデータの受信を閉鎖する。送信されるべきデー
タ・ワードの計数または数は最初の送信で送られるから
、希望する送信ワードの数だけ送信するに必要な時間に
等しい期間の間ウインドウを可能化することができる。
デコーダ・ロジックは本質的にディジタル・カウンタを
含み、１度可能化されると、０の方へカウント・ダウン
することによりウインドウ終了時間を追尾し続け、０に
なると、他の周辺装置のＩＤはもはやシステムから閉鎖
されず、該ウィンドウは有効に閉じられる。前述の方式
は、１度ウインドウが開かれると、マイクロプロセッサ
から選ばれた周辺装置へのデータ送信は継続されなけれ
ばならないことが要求される。この発明の詳細な説明に
進む前に、この発明の利益を表わす特別な例を述べるこ
とが有益であると思われる。

この発明を説明するためにインテル８０８０マイクロプ
ロセッサが選ばれたが、その原理は他のプロセッサにも
拡張することができる。参考文献は１９７９王１月イン
テル社発行の「ザ・インテル８０８０マイクロコンピュ
ータ・システム・マニュアル（Ｔｈｅ ｌｎｔｅ１８０
８０ＭｉｃｒｏｃｏｍｐｕｔｅｒＳ＄ｔｅｍＭａｎ肌１
）」、 および１９７５年サウザン・プリンティング（
ＳｏｕｔｈｅｍＰｒｉｎｔｉｎｇ）発行のピータ・アー
ル・ロニイ（ＰｅｔｅｒＲ．Ｒｏｎｙ）とダビツド・ジ
ー・ラーセン（ＤｅｖｉｄＧ．Ｌａｒｓｅｎ）による「
ザ・バグブツクｍ（ｍｅＢ略戊ｏｋｍ）」とが８０８０
マイクロプロセッサのより詳細な説明に使用され、各該
誌をこの明細書における説明に代える。周辺装置のよう
な複数の利用装置を制御するためにインテル８０８０マ
イクロプロセッサを使用した場合、従来または先行技術
による方式はマイクロプロセッサ累算器に希望するデー
タを負荷し、アドレス・ラインからデコードされた認識
コード（ｍ）で選ばれた周辺装置に出力するという方法
を採用する。

該方式は次のプログラムの各工程を通して達成される。
実行例（１） 注：＊印はィンストラクション（命令語）前例‘１にお
いて、プログラムの第１のシーケンス工程‘１ーー【４
｝は次のようになる。

プログラム工程‘１｝は累算器にデータ＜Ｂ２＞（工程
２）を負荷する。次に、データは出力され、くＢ２＞（
工程４）で表わされた認識コード（ｍ）の周辺装置へマ
イクロプ。セッサの出力データ・ラインを介して送られ
る。８０８０プロセッサは８ビット・プロセッサである
から、プログラム工程｛１’〜【４ーの第１のシーケン
スによって選ばれた周辺装置へ送られるデータ・ビット
の合計数は８またはここで使用されるように１／２ワー
ドである。

この工程のシーケンスは選ばれた周辺装置に対してほか
の８ビット・バイトを出力するようフ。。グラム工程‘
５１〜脚を実行する。プログラム工程【１ー〜【８１の
実行により、マイクロプロセッサによって選ばれた周辺
装置へ送信される合計ビットはここで使用される１ワー
ドまたは１６ビットとなる。プログラム工程‘５｝〜【
８｝‘まプログラム工程‘１’〜■の正確な反復である
。この発明にもとづき、出力装置または周辺装置へ送信
されるべきワード（各ワードは２個の８ビット・バイト
に等しい）の数または計数は定められており、周辺装置
のＩＤは「ウィンドウ」を可能化するように選ばれ、１
送信シーケンスで周辺装置に対するデータの多重送信を
可能にする。

この「ウィンドウ」は送信が完了したときにリセットさ
れる。次の実施例‘２｝は更にこの方式を明らかにする
。実行例（２） 注＊ ： １から２５５までを含む８ビット・ワードは
０１からＦＦまでのへクサデシマル（１６進一１０進）
値で選ばれる。

００（１６進）はワードの送信を意味しない。

注＊＊： これは周辺装置用の印刷回路ボードにおいて
配線されたプリセットｍコードであり、使用可能な周辺
装置可能化選択 コード（以下で説明する）の１つと一致 する。

実行例２の工程‘１’〜‘４１の第１のシーケンスから
送信されるべきワード（各ワードは２個の８ビット・バ
イトに等しい）の数または計数、および装置ＩＤは前述
した「ウィンドウ」を可能化するために出力され、実行
例２の工程【５’〜【８１の第２のシ−ケンスに挙げら
れたデータの多重送信を可能にする。

工程脚は、実行例１では通常アドレスを送信するが、実
行例では実際のデータである。従って、実行例１および
２の同数のプログラム工程‘１’〜【飢こおいては、同
量のデータ（１６ビットまたは２個の８ビット・データ
・バイト）が送信される。しかしながら、１６データ・
ビットは実行例１および２で例示された２個のシステム
闇の損益分岐点を表わす。２４または２４玖上のデータ
・ビットを送信しなければならない場合は、この発明に
よるシステム（実行例２に例示するような）は有利とな
る。

例えば、実行例１の方式を使用して３２ビット・データ
を周辺装置に送らなければならない場合は、工程‘１ー
〜｛４ーまたは【５ー〜脚に類似する工程から成る第３
および第４のシーケンスを必要とする。しかし、この発
明によると、実行例２の工程‘５’〜■のシーケンスに
類似する１個の追加シーケンスのみを必要とし、従って
、第１の４工程は２ワード（各ワードは２個の８ビット
・バイトに等しい）の計数と周辺装置ＩＤを表示し、工
程‘５｝〜【８｝‘ま１６ビットのデータを送信し、同
様にして工程■〜（１２）（表示されていないが工程【
５１〜■に類似する）も１６ビット・データを送信する
のみである。従って、実行例１によると、３２ビット・
データを送信するに、工程｛１｝〜■に類似する４シー
ケンスが必要であり、実行例２によると３シーケンスが
要求されるのみである。換言すると、実行例２による４
シーケンスは４８データ・ビットを送信するが、実行例
１による４シーケンスはデータ３２ビットのみを送信す
る。従って、同数の４シーケンスによる、実行例１の方
式はデータ３２ビットを出力し、実行例２の４シーケン
スはデータ密ビットを送信する。これは実行例１の方式
に対して実行例２の方式によるデータ・ビットの出力は
５０％増加となることを表わす。実行例２で例示された
データ送信方式はこの発明によるデータの出力にのみ使
用され、１度「ウィンドウ」または所定の時間隔が開か
れると、選ばれた周辺装置に対して送信されるべきデー
タは連続的でなければならない。

すなわち、選ばれた周辺装置以外のすべての周辺装置ま
たは出力装置は、選ばれた周辺装置に対して全データの
送信が完了するまで無能化される。最初に送信されたワ
ードの数は、データの送信ごとに行なわれるカウンタの
カウント・ダウンによる「ウインドウ」の終了の追尾に
使用される。それによって、「ウインドウ」の終端は自
動的に表示され、次いで、マイクロプロセッサはルーチ
ン処理を続行する。実行例２の方式によって得られるビ
ット・カウント（送信ビット数）の増加は時間がごく重
要な所に非常に重要、且有益であり、それは１６ビット
・マイクロプロセッサを使用するまでもないが、８ビッ
ト・プロセッサでは十分速くないという場合におけるマ
イクロプロセッサに対して応用すると有益である。次に
、この発明をより詳細に説明する。

第１図は完全な初期設定ルーチンを表わし、それによっ
てデータの出力に必要なソフトウェア（データ・フオー
マット）が作成される。第１の工程１０は※３図に表わ
されているコンピュータ・システム４８に関係するハー
ドウェアを働かせるための一般的設定を含み、周辺装置
のような出力装置に送信されるべきワードの数または計
数を決定する。前述した実行例１および２で与えられた
例にひき続き、周辺装置に送信されるべきワードの計数
または数は前に規定したようなワードの数に対応し、該
ワードの数はコンピュータ・システム４８に関するシス
テム・ソフトウェアによって普通に決められる。そのよ
うにして定められたワードの計数または数は工程１４（
第１図）によって表示されているようにマイクロプロセ
ッサ１２（第３図）の累算器に転送され、工程１６（第
１図）によって表示されているようにメモリー位置××
０１に記憶される。該メモリー位置の「×」の表示は「
無意味な一データ・ビットを表わし、メモリー位置を表
わす値は１金隼ＩＧ隼型式で与えられる。データを出力
すべき利用装置または周辺装置に関する認識コードまた
はＩＤはマイクロプロセッサ１２（第１図の工程１８）
の累算器に転送され、工程２０で表示されているように
メモリー位置×ｘ０３に記憶される。選ばれた利用装置
に対する特定ｍはコンピュータ・システム４８に関する
システム・ソフトウェアによって普通に定められる。第
１図の工程２２は演算システム・ソフトウェアによって
（第１図の工程１０と同様）間接的に確実にされる。こ
のデー外ま前もって作成され、工程１０で記憶されたメ
モリーのある場所からアクセスされる。工程２２は第４
図の工程××０５に対応し、工程２４（第１図）は送信
されるべきデータ・ワードのカウントが全部行なわれた
かどうかを決定する決定工程である。十分カウントされ
ていない場合は工程２６において、次のデータ・ワード
がアクセスされ、次のメモリー位置に記憶される。例え
ば、第２のデータ・バイトはメモリー位置××０７（第
４図）に記憶される。この周期は最後のデータ・ワード
が受信されるまで（第１図の工程１４から送信されるべ
きワードの数または計数によって決定される）工程２４
，２６を通して裸返えされる。該最終ワードは第４図の
メモリー位置××岬に対応する。最終ワードを記憶した
後で、プログラムは第１図の工程３０に表わされている
ような開始位置、および第４図に表わされているメモリ
ー位置××０び、分岐または帰還する。第４図は、ニー
マニック（Ｍ肥ｍｏｎｉＣ）型式および１６隻コードの
両者で表わされたインテル８０８０マイクロプロセッサ
に使用するための特定メモリー位置と機械コード・ィン
ストラクションとを表わす。

例えば、第４図のメモリー位置××０７に記憶されてい
るデータは、通常、出力装置ｍ、すなわちアドレス・デ
ータであると考えられるということに注意すべきである
。しかし、ここに使用されるように、該データは出力装
置に送信される「生データ」であり、そのアドレスは第
２図に表わされているデータの出力工程によって第４図
のメモリー位置××０３に記憶されるものである。メモ
リー位置××０８〜××船（第４図）で示される工程と
、メモリー位置××的〜××価（第４図）で示される工
程とは同図に表わされている基準工程××０４〜××０
７の正に繰返しである。第２図の開始工程３２はデータ
出力用のソフトウェアの記号的表現である。データが特
定の出力装置または周辺装置に出力されるべき場合、該
装置は従来通り第２図の工程３４で表わされているよう
にビズィ（ｂ船ｙ）であるかどうかを確認するために走
査される。選ばれた装置がビズィの場合は、マイクロプ
ロセッサ１２は遊び状態となるか、または周辺装置間通
信（図示していない）に無関係な他の動作に進行する。
出力装置が再び走査され、工程３４でビズィ状態を発見
しなかった場合は、出力装置に対するデータ出力の実行
フェーズは工程３６（第２図）から始まる。この期間中
、マイクロプロセッサ１２はメモリー位置××００〜×
×０３（第４図）で表わされた工程を実行する。工程３
母期間中、メモリー位置××０３に記憶されていた出力
装置ＩＤはアドレス・ライン３８を介して第３図のバッ
ファ式ＩＤデコーダ・ロジック４０へ送られる。第４図
のメモリー位置××０３は選ばれた出力装置のＩＤとと
もに特別コードを有し、前述した実行例１に示した通常
の出力モードの代りに、同じく前述した実行例２のよう
な特別出力モードでマイクロプロセッサ１２から出力す
ることを可能にする。デコーダ・ロジック４０‘こおけ
る印刷回路ボード４２（第３図）のプリセツト・コード
（第４図の××０３）は該特別出力モードが起動される
べき場合に表示するように使用される。第４図のメモリ
ー位置××０３の特別コードが印刷回路ボード４２のプ
リセット・コードと一致した場合、デコーダ・ロジック
４０はＩＤ２，ＩＤ３等のような選択されていないＩＤ
周辺装置に対してマスタ・デイセーフル・ライン（ｍａ
ｓｔｅｒｄｉｓａｂｌｅｌｉｎｅ）４４を出力または陽
転し、、更に、該マイクロプロセッサー２が含まれてい
るコンピュータ・システム４８に対するライン４６を出
力または立上らせる。一度、ライン４６が立上ると、マ
イクロプロセッサ１２は専有され、データ送信が完了す
るまで割込をかけることはできない。これは、第４図の
例において、メモリー位置××０３〜×１００で表わさ
れた各工程は割込がなく完了されなければならないとい
うことを意味する。終了後、マイクロプロセッサ１２は
そのルーチン動作を続けることができる。デコーダ・ロ
ジック４０は従来のデコーダ回路であってよく、複数の
集積回路チップを含むものであり、そこから出るライン
５０は従来のダウン・カゥンタ・ロジック５２（第３図
）を可能化するカウンタ・エネーフル・ラインである。

エネ−フル・ライン５０用の論理方程式は後述する。デ
コーダ・ロジック４川まバッファ化され、そこにあるＩ
Ｄディセーフル・ライン４４（第３図、第５図）は第４
図のメモリー位置××０３〜×１００で示された工程ま
たは全データの送信中、ハイ状態または立上り状態にな
ければならない。メモリー位置××０１（第４図）から
送信されるべきワードの数または計数はデ−夕・ライン
５４を介してカウン夕・ロジック５２へ送られる。２本
のデータ・ラインＤ０，ＤＩのみがカウンタ・ロジック
５２への入力として表わされているが、第４図の特定例
で送信されるべき６バイトのデータ、または３ワードの
カウントのために多くのラインが必要である。

しかし、追加のデータ・ラインはカウントが３ワード以
上となる状況に対して加えることができる。データ・ラ
イン５４およびアドレス・ライン３８はそれぞれ８ビッ
ト・ラインであり、インテル８０８０マイクロプロセッ
サと接続する共通バス形式であり、第３図の各位層に表
わされている。ＩＤ２，３，４“…ｎに接続されている
各ライン３９（第３図）は８ビット共通バス・アドレス
・ラインを表わし、同様にしてライン５５は８ビット共
通バス・データ・ラインを表わす。第３図、第５図に表
わされ、第２図の工程３７に含まれているＤＥ（データ
・ェネーブル）ラインは周辺装置データ・ストローブで
あり、第３図に表わされている特定の選ばれた出力装置
または周辺装置のＩＤに第４図によって送られたデータ
ストローブ（ｓＵｏＰ）することに使用される。マイク
ロプロセッサ１２に使用され得る種々の制御パルスのよ
り詳細な説明は「インテル８０８０マイクロコンピュー
タ・システム・マニアル」（ＴｈｅＩｎｔｅｒ８０８０
ＭｉｃｒＭｏｍｐｕｔｅｒｓｙｓｔｍ ｍａｎｕａｌ）
を参照するとよい。ＤＥラインは第３図のマイクロプロ
セッサ１２からくる３本のステータス（Ｓｔａｔ船）ラ
インの１つである。ステータス・ラインＡは、マイクロ
プロセッサ１２が周辺装置または利用装置と通信すると
き、すなわち、入・出力インストラクションを実行する
ときは常に「／・ィ」となる周辺装置選択ェネーフル・
ラインである。ステータス・ラインＢは周辺読取、すな
わち、周辺装置に対する書込ィンストラクションの逆で
ある。ステータス・ラインＣ（データ・エネーフル・ラ
インＤＥ）は送信されるべきデータが安定したときに表
示し、マイクロプロセッサが発生する信号である。第５
図のＤＥラインで表わされたパルス列はソフトウエアの
入力および出力インストラクション、および全コンピュ
ータ・システム４８（第３図）の一部としてのマイクロ
プロセッサー２から間接的に派生される。ダウン・カウ
ンタ（カウント・ダウン）ロジック５２は、ライン５０
が立上りまたはェネーブルされたときにＤＥパルスの尾
端５６（第５図）で負荷される。ライン５０の論理方程
式は第５図に表わされている。印刷回路ボード４２（第
３図）に接続されているタームＰＳ０，ＰＳ１，ＰＳ２
，ＰＳ３は周辺装置または利用装置に設けられた選定（
Ｐｒｅｓｅｌｅｃｔ）ハードウェア・コードであり、該
周辺装置の設計のときに選ばれる。タームＡ０，ＡＩ，
Ａ２……はメモリー位置××０３から発生されるアドレ
ス信号（マイクロプロセッサ１２から）である。第４図
の例においては、記憶されたワードの計数または数は３
であり、第１および第２のバイトから成る第１のワード
は１ワードとされて選ばれた出力装置へ送信され、第３
および第４バイトから成る第２のワードは、同様に、第
２のワードとして送信され、以下同様である。例えば３
ワードの計数によって負荷されたダウン・カウンタ・ロ
ジック５２（第３図）とともに、従釆型式の１０の１デ
コーダ・ロジック５８（第３図）はラインＤＥ（第５図
）の尾端６０でセレクト１パルスを発生させ、アドレス
・ライン３８およびデータ・ライン５４（第３図および
第２図の工程３９で表わされる）上に現わされたデータ
を１６ビット並列−直列シフト・レジスタ＃１にストロ
ーブまたは負荷する。この時点において、第１のデータ
・バイト（第４図のメモリー位置××０５から）は第３
図のデータ・ライン５４に現われ、第２のデータ・バイ
ト（第４図のメモリー位置××０７から）は第３図のア
ドレス・ライン３８に現われる。この発明によるデータ
の出力は連続しなければならず、またカウンタはこの時
点で０に等しくないから、ラインＤＥの第２のパルスの
尾端６２（第５図）によって、デコーダ・ロジック５８
（第３図）はライン・セレクト２にパルスを発生し、第
２図の工程４３によって表わされているように第２のワ
ードをシフト・レジスタ＃２にストロープまたはシフト
アウトする。

シフト・レジスタ＃２はシフト・レジスタ＃１と同一型
式であり、従って、第３のデータ・バイト（第４図の×
×０９）はシフト・レジスタ＃２（第３図）に対するデ
ータ・ライン５４に現われ、第４のデータ・バイト（第
４図の××服）はシフト・レジスタ＃２に対するアドレ
ス・ライン（図示されていない）に現われる。第５のデ
ータ・バイト（第４図のｘｘＯＤ）と第６のデータ・バ
イト‐（第４図のｘｘ岬）とから成る第３のデータ・ワ
ードはそれぞれシフト・レジスタ＃３（図示されていな
い）のデータ・ライン５４とアドレス・ライン３８に現
われ、ラインＤＥ（第５図）のパルスの尾端６４におい
て、デコーダ・ロジック５８からのセレクト３パルスに
よって該シフト・レジスタにストローブされる。３デー
タ・ワードの第３のデータ・ワードが出力されると、カ
ウンタ・ロジック５２が第５図のラインＤＥのパルスの
各尾端６０，６２，６４でカウント・ダウンされたとき
に、ダウン・力ウンタ・０ジツク５２のカウントは０を
登録することになる。

カウンタ・ロジック５２（第３図）は０に等しくなるか
ら（第２図の工程４１）第２図の開始ルーチンへ戻る工
程６６が起動される。

すべての選択されない出力装置に対するＩＤディセーフ
ル（ｄｉｓａｂｌｅ）ラインはラインＤＥ（第５図）の
尾端６４で無能化される（第２図の工程総）。

デコーダ・ロジック５８（第３図）からのりセット・ウ
ィンドウ・パルス（第５図）もデコーダ・ロジック４０
をリセットするようラインＤＥの尾端６４で落される。
リセット・ウィンドウ・パルスがデコーダ・ロジック４
０をリセットすると、ＩＤディセーフル・ライン４４（
第５図）は他の出力装置または周辺装置へのデータの送
信を可能にするためにローに下げられる。この発明によ
るデータの出力はこれによって完了し、マイクロプロセ
ッサー２は第４図のメモリー位置×１００によって表わ
されているような開始位置（第２図の工程７０）に戻さ
れる。第３図の回路において、点線７２で囲われた回路
は、この実施例ではＩＤＩである周辺装置または利用装
置に設けられる。

従来型式の制御回路７４は第３図に表わされ、コンピュ
ータ・システム４８とともに従来のモードで動作してこ
れら装置ｍ２，ＩＤ３等を可能化する。もし、ＩＤ２，
ＩＤ３等のような装置のあるものが前述した特別モード
で動作することを要求する場合は、該装置に対する制御
回路７４は点線７２に含まれているような前述の回路と
同様な回路に置きかえることができる。勿論、前述した
特別モードで動作される各追加の利用装置は印刷回路ボ
ード４２のようなそれ自身の選択コードを持ち、残りの
選択されない利用装置を無能化するためにライン４４の
ようなｍデイセーフル・ラインを持たなければならない
。以上、この発明は２つの８ビット・バイトまたは１６
ビットで作られたワードを送信するように述べられたが
、３十１／２ワードを送信する場合は、４（ワード）の
数（計数）がメモリー位置××０１（第４図）に負荷さ
れ、周辺装置は８ビット群（バイト）の数をカウントす
ることを要求される。

これを正しい数のビットを送出するために周辺装置によ
って行なわれなければならない。第３図のシフト・レジ
スタ＃１，＃２とシフト・レジスタ＃３（図示されてい
ないがシフト・レジスタ＃１，＃２と同様である）はＩ
Ｄ＃１のような選ばれた利用装置においてデータを受信
するための装置を表わす。しかし、それらシフト・レジ
スタは第３図の各種利用装置用に意図されたデータを受
信するための従来のマルチプレクシィング装置に暦換え
ることができる。その内容は従来型式であるからここで
詳細に述べる必要はない。シフト・レジスタ＃１，＃２
等のデータは関連する利用装置に接続されたシフト・デ
ータ・アウト・クロックとともに該シフト・レジスタか
ら出力される。

【図面の簡単な説明】

第１図はマイクロプロセッサからデータを出力するため
の必要なソフトウェア（データ・フオ−マット）を作成
するための初期設定ルーチンの流れ図、第２図はマイク
ロプロセッサから周辺装置へのデータの流れを表わす流
れ図、第３図はこの発明の回路を表わすブロック図、第
４図はデータ出力用のプログラムのリストを表わす図、
第５図はマイクロプロセッサ用のタイミング線図である
。 ４０・・…・バッファ式デコーダ・ロジック、４８……
コンピュータ・システム、５２……カウント・ダウン・
ロジック、５８・・・・・・１０の１デコーダ・ロジッ
ク、７４・・・・・・制御回路。 ＦＩＧ．ｌＦＩＧ．２ ＦＩＧ．５ ＦＩＧ．３ ＦＩＧ，４

Claims (1)

1. 【特許請求の範囲】 １ プロセツサと； 複数の利用装置と； 前記プロセツサと前記利用装置とを接続するアドレス
   ・ラインおよびデータ・ラインと； データ・ワードと
   、前記利用装置の中から選ばれた利用装置の１つへ前記
   アドレスライン及びデータラインを通じて送られるデー
   タ・ワードの数とを記憶する装置と； 前記利用装置の
   中の１つを選び、前記利用装置のうち選択されない残る
   利用装置を所定の期間無能化する装置と； 前記選ばれ
   た利用装置へ送信される前記データ・ワードの数だけ送
   信するに従つて終了する前記所定の期間中前記データ・
   ワードを前記アドレス・ラインおよびデータ・ラインを
   介して受信することによつて前記プロセツサの出力を増
   加する装置とから成るコンピユータの出力データの処理
   量増加システム。 ２ ともに整数であるｎ個のデータ・ラインとｍ個のア
   ドレス・ラインとにより相互に接続されたプロセツサと
   複数の利用装置とを含むシステムにおいて、（ａ） 前
   記利用装置の選ばれた１つへ送信されるべきデータ用と
   してｎ＋ｍデータ・ビツトまでの長さを有し、送信され
   るべき前記データ・ワードの数を決定するデータ・ワー
   ドを形成し；（ｂ） 所定の期間中、前記データ・ワー
   ドを受信すべき前記利用装置を選択し、残る選択されな
   い前記利用装置を無能化し；（ｃ） 前記データ・ワー
   ドの数をカウント装置に負荷し；（ｄ） 前記所定の期
   間中、前記ｎデータラインと前記ｍアドレス・ラインと
   を介して前記データ・ワードを送信し、（ｅ） 前記選
   ばれた利用装置へ送信されるべき前記データ・ワードの
   数だけ送信されたときに前記所定の期間を終了する各工
   程から成り、複数の利用装置に対するｎビツト・プロセ
   ツサからの出力を増加するコンピユータの出力データの
   処理量増加方法。