JPS5935056B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置特に同一のデータ処理装置にお
いて形式の異つたインストラクシヨン（命＋）を能率的
に処理する装置に係る。

３別のデータ処理装置と競う能力をもつデータ処理装置
では、その２つの装置の構造の相異に関する問題に常に
出合う。

例えば、競争された１方の装置は１バイト文字操作適応
装置であり、一方競争する方の装置は複合バイト又は語
操作適応装置である。さらに各種のバイト演算数につい
ては、その長さは競争された装置においては演算数の最
終バイトにおけるフラツグビツトによつて指定され、又
競争する方の装置においては演算数の各バイトが処理さ
れることに減分される計数によつて指定される。通常は
この問題を解決するいくつかの方法がある。例えばその
ひとつは指定された機能を遂行するための装置内のいか
なる追加のハードウエアもなしにソフトウエア又はフア
ームウエアを利用している。この解決法は有用であるが
装置の性能を損う。何故ならば例えば必要とされるマス
キング操作においては過剰な実行時間がかかるからであ
る。別の解決法としてはフアームウエアと同様にハード
ウエアによつてエミユレーシヨンを施行するものがある
。これから説明するエミユレーシヨンシステムにおける
ハードウエア及びフアームウエアの実施は、エミユレー
シヨンを行う装置の動作仕様の範囲内で模倣された装置
の機能を遂行する、エミユレーシヨン装置と呼ばれるハ
ードウエア装置を、例えばデータ処理装置へ追加するこ
とである。

このようなエミユレーシヨンを提供するこの要求は例え
ば本発明においてデータ処理装置が競争されるべき装置
とは異つた構造を含んでいることにより増大する。従つ
てエミユレーシヨンを行う装置の機能を妨げることなく
、インストラクシヨンコードを適用して効率のよいスイ
ツチング手段を提供し、エミユレーシヨン装置とデータ
処理装置の演算論理装置との間の実行過程の切換えの過
程において装置全体の操作速度を極度に損つてはならな
い。

従つて本発明の目的はデータ処理装置においてその本来
の操作方法及びその非本来の操作方法とを切換えるため
の改善されたスイツチング機構を提供することである。
さらに本発明の目的はデータ処理装置に結合された演算
論理装置又はエミユレーシヨン装置のいず゛れにおいて
もインストラクシヨンの実行を可能化させる有効なスイ
ツチング手段を備えるデータ処理装置を提供することで
ある。

本発明の目的は、制御記憶装置、演算論理装置及びエミ
ユレーシヨン装置に結合した共通のバスを持つデータ処
理装置におけるマイクロプログラムスイツチを提供する
ことによつて達成される。

データ処理装置はデータ管理装置、スクラツチパツドメ
モリ及びアドレス制御装置を備える。マイクロプログラ
ムスイツチ手段は制御記憶装置に含まれ又これと結合さ
れる。制御記憶装置は制御記憶装置ユニツトにおける制
御記憶置列に含まれたマイクロプログラムインストラク
シヨンを復合化してエミユレーシヨン装置がインストラ
クシヨンのコードを翻訳し、そして所定の操作を遂行す
るかどうか、を又演算論理装置がこのコードを翻訳して
同コードによつて定められた操作を遂行するかどうかを
示す。マイクロプログラムスイツチは制御記憶装置のマ
イクロプログラムインストラクシヨンによつてＥＭＵを
可能化すべくセツトでき又ＡＬＵを可能化すべくりセツ
トできる。第１図を参照すると、本発明のデータ処理装
置が図示されている。

このシステムは３２ビツトのデータバス１５００及び３
２ビツトの読取専用記憶装置（ＲＯＳ）データ制御バス
１５０２を備え、その各々は第１図及び２図に示される
ように種々な装置に結合されている。本発明における第
１の利点は制御記憶装置１３０、演算論理装置（ＡＬＵ
）１３１７及びエミユレーシヨン装置（ＥＭＵ）１３１
６である。又本データ処理装置には特開昭５０−１１７
３３４号公報に詳細を説明されているアドレス制御装置
（ＡＣＵ）１３１９、データ管理装置（ＤＭＵ）１３２
１及びスクラツチパツドメモリ（ＳＰＵ）１３１５が含
まれる。一般的には、アドレス制御装置１３１９はＡＬ
Ｕｌ３ｌ７、ＤＭＵｌ３２ｌ及び制御記憶装置１３０と
バス１５００を介して連絡し又境界を接している。

ＡＣＵｌ３ｌ９は中央プロセツシング装置における全て
のアドレスの進展に応答できる。中央プロセツシング装
置への、又同装置からのそして同装置内での転送を含む
ＡＣＵの全ての操作は制御記憶装置のマイクロ操作ロジ
ツクによつて指令される。ＤＭＵｌ３２ｌは一般的に中
央プロセツシング装置と本発明のデータ処理装置に結合
した主メモリ（図示されず）との間にインターフエース
を提供する。データ管理装置１３２１はどの装置がその
他の装置から要求される情報を持つているかを識別しそ
してその情報を適当な時間に中央プロセツシング装置へ
転送する。スクラツチパツドメモリ１３１５は典形的に
は必要な選択に加えて１場所あたり３２ビツトの３５６
個の記憶場所から成り、そして中央プロセツシング装置
の制御及び保守情報を記憶するために使用される。さら
にスクラツチパツドメモリ１３１５は基本的にはデータ
の操作中に演算数や部分的演算結果を一時的に記憶する
ために使用される作用記憶場所を含む。制御記憶装置１
３０は第５及び６図に詳細を示すように制御記憶装置（
ＣＳＵ）１３０１、を備え又読取専用メモリを備え、そ
してさらに読取３／書込等速読取専用記憶装置を制御記
憶装置１３０内に備れる。

機能装置の各々はそわに割当てられた制御記憶装置の語
の数ビツトのマイクロ操作命令を一定数持つており、又
この形態に応じて別の制御機能が生じる。本発明の基本
的なデータ処理装置はエミユレーシヨン装置の必要性が
オプシヨンであるように設計されている。この基本的な
システムでは、マイクロインストラクシヨンの各ビツト
は特定の装置に割当てられており、そして各種の装置の
操作を制御するために使用される。従つて、インストラ
タシヨンにおけるこれ等のビツトのあるものはエミユレ
ーシヨン装置を操作するために分有されなければならな
い。典形的には、エミユレーシヨン装置１３１６は基本
的にはその演算及びロジツク関連機能の全てを自らの演
算装置１３９０の内に提供する。従つて本発明はＥＭＵ
ｌ３ｌ６によつてＡＬＵに割当られたビツトの共有を意
図してこれ等の装置のうちのひとつの操作を制御する。
従つて、ＥＭＵｌ３ｌ６はＡＣＵ，ＤＭＵ，ＣＳ（制御
記憶装置１３０）及びＳＰＵと境界を接しそして又同時
にこれ等の装置の機能を利用する。

しかしＥＭＵｌ３ｌ６が操作している場合には、ＡＬＵ
ｌ３ｌ７は作動せず又この逆である。ＡＬＵとＥＭＵと
の間の逆スイツチング及び順スイツチングを行い生じた
インストラクシヨンに応じてこれ等の装置の各々の特性
を利用するためには、マイクロプログラムスイツチを利
用しそして基本的には第２図に示すように制御記憶装置
１３０を装備する。第２図には本発明の装置の詳細がさ
らに示されている。

特に第２図にはＡＬＵｌ３ｌ７、ＥＭＵｌ３ｌ６及び制
御記憶装置１３０に結合したデータバス１５００と制御
バス１５０２が示されている。制御記憶装置１３０はそ
のマイクロ操作の副命令フイールドがプロツク１５０６
として示されている複数の制御記憶語を記憶するために
開始される制御記憶配列１３３３を含んでいる。制御記
憶語の構造の詳細について次に第６図と関連させて説明
するが、この説明の目的のために、副命令マイクロ操作
フイールドは蝮数のサブフイールドを含むように示され
、この複数のサブフイールドのうちのあるものはオプコ
ードサブフイールドでありその他はオプコードサブフイ
ールドがＡＬＵｌ３ｌ７又はＥＭＵｌ３ｌ６の機能を制
御するかどうかを示す制御ビツトを含む。オプコードサ
ブフイールドはバス１５０２と結合されて制御ビツトラ
イン１６００上に示されるようにレジスタ又はフリツプ
フロツプ１５１０の状態に応じてＡＬＵｌ３ｌ７又はＥ
ＭＵｌ３ｌ６によつて受けられる。

フリツプフロツプ１５１０がりセツトされると、２進ゼ
ロの状態がライン１６００上に在存し、そしてＡＬＵｌ
３ｌ７はバス１５０２におけるオプコードに応答する。
フリップフロツプ１５１０がセツトされると、２進数１
の状態がライン１６００上に現れ、そしてＥＭＵｌ３ｌ
６がバス１５０２上にオプコードに応答する。フリツプ
フロツプ１５１０のセツト又はりセツトは副命令マイク
ロ操作フイールド１５０６の制御ビツトサブフイールド
に応答してデコーダ１５０８によつて制御される。フリ
ツプフロツプ１５１０の状態を制御するために使用され
る２本のデコーダ１５０８の出力ラインに加えて、デコ
ーダ１５０８はさらに、制御ビツトの組合わせに応答し
て制御記憶装置１３０を制御するために内部操作を制御
するためにデコーダ信号を発する。制御記憶語が制御記
憶装置１３０においてアドレスされると、制御ビツトラ
イン１６００は２進ゼロ又は２進数１の状態のいずれか
へセツトされる。

ライン１６００が２進ゼロの状態を有する場合には、Ａ
ＬＵｌ３ｌ７のゲート１６０２，１６０４及び１６０６
は可能化されてバス１５０２上のオプコードをオプコー
ドレジスタ１６０８へ通過させ又データレジスタ１６１
０の内容をデータバス１５００へ通過させ、又バス１５
００上のデータをレジスタ１６１０へ通過させる。レジ
スタ１６１０の内容はＡＬＵｌ３ｌ７における演算操作
によつて形成されるか又は例えばバス１５００からＡＬ
Ｕｌ３ｌｌに含まれる各種演算数レジスタへの演算数と
して提供される。レジスタ１６０８におけるオプコード
はデコーダ１６１２によつて復号化されて制御信号を発
生し受信したオプコードに応じて装置の適当な機能を提
供する。同様にして、符号変換器１６５０によつて２進
ゼロの状態に変換されるようにライン１６００上の２進
数１の状態はゲート１７０２，１７０４及び１７０６を
可能化すべく使用されＡＬＵｌ３ｌ７のための上述した
操作をＥＭＵｌ３ｌ６におけるレジスタ１７０８及び１
７１０及びデコーダ１７１２によつて可能にさせる。従
つて第２図に示したように装置１３０，１３１６及び１
３１７を経て分散されたマイクロプログラムスイツチは
制御記憶語のマイクロ操作副命令フイールドのサブフイ
ールドにおける制御ビツトに応答する。

制御ビツトライン１６００の２進ゼロ状態は従つてバス
１５００から又はバス１５００へデータを転送するよう
にＡＬＵｌ３ｌ７を可能化する。制御ビツトラインが２
進数１の状態にある場合には、ＥＭＵｌ３ｌ６はバス１
５００へデータを送るか又は同バスからデータを送るよ
うに可能化される。同様にしてオプコードはバス１５０
２を介してＡＬＵｌ３ｌ７又はＥＭＵｌ３ｌ６のいずれ
かによつて受けられる。インストラクシヨンの詳細の形
式すなわち制御記憶装置１３０における制御記憶語１３
２５を示す第６図と関連して明らかにされるように、こ
のような制御記憶語はＡＬＵ及びＥＭＵの操作モードの
間に分岐又は逆スイツチ及び順スイツチするように配向
又は形態づけられる。第３図かられかるように、５個の
連続する制御記憶語ａ−ｅについて５個のマイクロ操作
副命令サブフイールドが示されている。

これ等５個のサブフイールドのうちのひとつはオプコー
ドを示し又別のサブフイールドはＡＬＵの操作又はＥＭ
Ｕの操作から変化があるかどうかを示す。その他の３つ
のサブフイールドは後に詳しく述べるような装置におい
て結合された他の機能装置についての制御を提供するた
めに用いられる。第３図の説明においては、制御記憶語
ａの実行の前に、レジスタ１５１０が２進ゼロと等しい
内容を持つている場合には、エミユレーシヨン装置では
何の操作も行なわれずそしてこの場合、ＡＬＵｌ３ｌ７
はオプコードインストラクシヨンに従つて操作し、オプ
コードインストラクシヨンは例えばバス１５００から累
算レジスタ及びＡＬＵｌ３ｌ７の演算数レジスタの両方
へのデータの転送を示す語ａについて含まれる。次のイ
ンストラクシヨンでは、制御ビツトである語ｂ（単に２
進数１として図示される）は次のインストラクシヨンが
ＥＭＵの操作を制御することを示す。このためレジスタ
１５１０は語ｂの実行時に２進数１の状態にセツトされ
る。語Ｃとして示されるインストラクシヨンの時に、Ｅ
ＭＵはそのレジスタのひとつにおけるバス１５００から
データを受ける。同様に、次のインストラクシヨン、語
ｄはＥＭＵｌ３ｌ６における２つのレジスタＥＰＬとＥ
ＲＲの内容の２進数の追加の結果がバス１５００へ転送
されることを示す。制御ビツトが変化しないのでこの操
作はＥＭＵｌ３ｌ６に維持される。サブフイールドの星
印はそのサブフイールドが他の操作を制御するために使
用され得ることを示している。従つて制御ビツトが配置
されているサブフイールドはＡＬＵｌ３ｌ７とＥＭＵｌ
３ｌ６との間の操作におけるスイツチが示される必要の
ない時、制御記憶装置１３０におけるその他の操作を制
御するために使用される。次のインストラクシヨン、語
ｅの間、ＥＭＵは操作において残される。しかし制御ビ
ツトのサブフイールドは例として（２進数６０”の指示
によつて）次のインストラクシヨンがＡＬＵｌ３ｌ７に
おいて操作されることを示す。このため、語ｅの実行時
に、レジスタ又はフリツプフロツプ１５０は休止して２
進数ゼロをライン１６００上に示す。従つて、次の語の
オプコードはＡＬＵｌ３ｌ７を制御するために使用され
る。このようにして、ＡＬＵｌ３ｌ７又はＥＭＵｌ３ｌ
６において最も良く処理されるインストラクシヨン又は
データはマイクロスイツチと呼ばれる装置の操作又は状
態に応じて上記の装置で行なわれるように処理され、与
えられた命令又は制御記憶語を実行するのに必要とされ
る時間を増すことによつて本装置の性能を向上させる。
第４図、第５図及び第６図を参照すると、制御装置の詳
細が示されている。

制御装置はここでは中央プロセツシング装置（ＣＰＵ）
と分離して示されているが、実際にはＣＵＰの１部であ
り制御記憶装置ＣＳＵｌ３Ｏｌ、制御記憶インターフエ
ースアダプタＣＩＡｌ３Ｏ２及び附属サブルーチン、制
御記憶ローダＣＳＬｌ３Ｏ３及び制御及び負荷装置ＣＬ
Ｕｌ３Ｏ４から構成される。制御記憶装置ＣＳＵｌ３Ｏ
ｌは制御及び負荷装置ＣＬＵｌ３Ｏ４及び制御記憶イン
ターフエースアダプタＣＩＡｌ３Ｏ２を介して制御記憶
ローダＣＳＬｌ３Ｏ３からマイクロインストラクシヨン
を受ける。

正常は操作条件下では、マイクロプログラムがシステム
イニシヤライゼーシヨンの間、外部のソースからロード
されそして機械の永久制御機能になる。しかしながら制
御記憶装置ＣＳＵｌ３Ｏｌは再ロードされ又各種の中央
プロセツシング装置ＣＰＵｌ３Ｏ６の操作モードを提供
する方法でイニシヤライズされる能力を持つ。ＣＰＵの
以下の操作モードはＣＳＵｌ３Ｏｌの制御下にて可能と
なる、すなわち（ａ）本来のモード、（ｂ）エミユレー
シヨンモード（非本来のモード）、（ｃ）本来の及びエ
ミユレーシヨンの同時モード。この能力は、ＣＳＵにお
けるマイクロインストラクシヨンの残存がエミユレーシ
ヨン装置１３１６、演算論理装置ＡＬＵｌ３ｌ７、イン
ストラクシヨンフエツチ装置１ＦＵ１３１８、アドレス
制御装置ＡＣＵｌ３ｌ９及びデータ管理装置ＤＭＵｌ３
２ｌ等のその他全てのＣＰＵの機能装置の操作を制御す
るために使用されるマイクロ操作のソースとなるから可
能になる。さらに汎用レジスタ１３０７、ベースレジス
タ１３０８、科学レジスタ１３０９、Ｔレジスタ１３１
０、状態レジスタ１３１１、インストラクシヨンカウン
タＩＣｌ３ｌ２、及びハードウエア制御マスクレジスタ
１３１３が中央プロセツシング装置ＣＰＵｌ３Ｏ６内に
示され、これ等のレジスタの説明は前述の特開昭５０１
１７３３４号公報になされている。

典形的には制御記憶装置ＣＳＵｌ３Ｏｌは、読取一書込
等速呼出記憶装置（ＲＡＭ）と結合された９Ｋ双極集積
回路のプログラム化可能読取専用メモリ（ＰＲＯＭ）で
ある。

ＣＳＵｌ３Ｏｌは典形的な１５０マイクロ秒の読取サイ
クル及び４５０ナノセカンドの書込サイクルを持つてい
る。制御記憶装置の各記憶場所は８４ビツトのマイクロ
インストラクシヨン語を１語記憶し又マイクロインスト
ラクシヨン語の各々はＣＰＵの１サイクルを制御する。
制御記憶装置ＣＳＵｌ３Ｏｌの制御記憶の各場所が読取
られると、その内容はマイクロ操作デコーダによつて復
号化される。又デコーダはその各々がＣＰＵ内に特別な
操作を起させるマイク口操作制御信号を提供する。マイ
クロインストラクシヨン語の各々の内の記憶場所をグル
ープ化することにより（後に詳しく説明する）、制御記
憶のシーケンスが得られ、特定なＣＰＵの操作又はイン
ストラクシヨンが遂行できる。

インストラクシヨンの各々がＣＰＵによつて開始される
と、オプコード内のあるビツトは制御記憶の開始順序を
決定する。インストラクシヨン復合化機能によつてセツ
ト、りセツトされるあるフロツプ（図示されず）のテス
トは制御記憶メモリに必要な時に順序をよく細く分岐さ
せる。制御記憶インターフエイスアダプタＣＩＡｌ３Ｏ
２は制御記憶装置１３０１、データ管理装置ＤＭＵｌ３
２ｌ、アドレス制岬装置ＡＣＵｌ３ｌ９及び演算論理装
置ＡＬＵｌ３ｌ７と連絡して第５図の制御記憶メモリ１
３３３の操作を行う。

ＣＩＡｌ３Ｏ２は制御記憶装置のアドレス変更、テスト
、エラーの点検及びハードウエアのアドレス発生のため
のロジツクを含んでいる。ハードウエアのアドレス発生
は一般にエラーシーケンスの開始アドレスの形成又はイ
ニシヤライゼーシヨンアドレスのために利用される。デ
ータ管理装置ＤＭＵｌ３２ｌはＣＰＵｌＯ４と主メモリ
及び緩衝記憶装置（図示されず）との間にインターフエ
イスを提供する。

データ管理装置はどの装置がその他の装置によつて必要
とされる情報を持つているかを識別しそしてその情報を
適当な時間にＣＰＵのレジスタに送る役割を持つている
。インストラクシヨンフエツチ装置ＦｔＪｌ３ｌ８はＤ
ＭＵｌ３２ｌ、ＡＣＵｌ３ｌ９、ＡＬＵｌ３ｌ７及びＣ
ＳＵｌ３Ｏｌとインターフエースを成し、そしてＣＰＵ
にインストラクシヨンが送られることを維持すべく責任
がある。

インストラクシヨンフエツチ装置は現在のインストラク
シヨンの完了以前にそのレジスタ内で可能な次のインス
トラクシヨンを持つている。この能力を提供するために
、インストラクシヨンフエツチ装置１ＦＵ１３１８は常
に１つ以上のインストラクシヨンを含んでいる１２バイ
トのインストラクシヨンレジスタ（図示されず）を備え
ている。さらにＩＦＵはＣＳＵの制御下でインストラク
シヨンが実際に必要とされる前に主メモリから情報（イ
ンストラクシヨン）を要求し、この故にその１２バイト
のインストラクシヨンレジスタを常に更新する。インス
トラクシヨンは従つて使用されなかつたメモりのサイク
ルによつて予め引き出される。インストラクシヨンフエ
ツチ装置は又各インストラクシヨンを復合化しそしてそ
の他の装置にそのインストラクシヨンの長さと形式を知
らせる。アドレス制御装置ＡＣＵｌ３ｌ９はＩＦＵ，Ａ
ＬＵ，ＤＭＵ及びＣＳＵとＣＩＡを通じて連絡している
。

ＡＣＵｌ３ｌ９はＣＰＵにおける全てのアドレス展開に
責任がある。ＣＰＵへの又ＣＰＵからの及びＣＰＵ内の
転送を含むＡＣＵの全ての操作はＣＳＵのマイクロ操作
及びＣＰＵ内のロジツクによつて命令される。ＡＣＵの
正常なサイクルはインストラクシヨンのタイプよりもむ
しろインストラクシヨンにおけるアドレスのタイプに依
る。アドレスのタイプに応じてＡＣＵはインストラクシ
ヨンにおける各アドレスについて異つた操作を遂行する
。ＡＣＵは又連想記臆装置１３１９ａを備える。連想記
憶装置は典形的には最も最近に使われたメモリのセグメ
ントの８つのベースアドレスをそのセグメントの数に沿
つて記憶する。メモリの要求が行われるごとに、セグメ
ントの数は連想記憶装置の内容についてチエツクされセ
グメントのベースアドレスがすでに形成されそして記憶
されているかどうかを定める。ベースアドレスが連想記
憶装置１３１９ａに含まれている場合にはこのアドレス
は絶対アドレスの形成に用いられ、そしてかなりの時間
が節約される。連想記憶装置１３１９ａにベースアドレ
スが含まれていない場合にはこのアドレスは主メモリの
テーブルを呼び出すことによつて形成される。しかしな
がらセグメントのベースアドレスが形成された後このア
ドレスはセグメントの数に沿つて連想記憶装置に記憶さ
れて将来に備える。ＡＣＵ，ＦＵ，ＤＭＵ及びＣＳＵは
演算及び論理装置ＡＬＵｌ３ｌ７が境界を接している。

ＡＬＵｌ３ｌ７の基本的機能はＣＰＵの要求する演算操
作及びデータ操作を遂行することがある。演算論理装置
の操作は制御記憶装置からのマイク口操作制御信号に全
面的に依存している。ＡＬＵｌ３ｌ７及びＣＳＵｌ３Ｏ
ｌにはスクラツチパツド記憶装置ＬＳＵｌ３ｌ５（しば
しばローカル記憶装置として照合される）が接続してい
る。

ＬＳＵｌ３ｌ５は典型的には２５６の記憶場所（１場所
当り３２ビツト）を持つソリツドステートメモリ及びこ
のメモリ用の選択並びに読取／書込みロジツクから構成
される。スクラツチパツド記憶装置１３１５はＣＰＵの
制御情報及び保守情報を記憶する為に用いられる。更に
スクラツチパツド記憶装置１３１５はデータ操作の間に
演算数及び部分的演算結果を１時的に記憶する為に予備
的に使用されるワーキング記憶場所を含む。又ＡＬＵｌ
３ｌ７には典型的には６４のフリツプフロツプから成る
予備メモリ１３１７ａが組合つている。ＣＰＵは又刻時
装置１３２０を備えそして実質的には２つの刻時システ
ムを１体として持つ。

すなわち第１の刻時システムは制御インターフエイスア
ダプタＣＩＡｌ３Ｏ２の為のタイミングを発生し又第２
の刻時システムは中央プロセツシング装置内の機能装置
の操作の為のタイミングパルスを発生する。第６図を参
照すると制御記憶語１３２５の形式が示されている。

制御記憶語は典型的には８４ビツトの幅を持ちそして次
の６つの主フイールドに分割される。ａ シーケンスタ
イプフィールド１３２６（３ビツト）ｂ分岐及びマイク
ロ操作１３２７（２３ビツト）ｃ定発生及び指示１３２
８（１４ビツト）ｄ データバス１３２９（８ビツト） ｅ マイクロ操作１゛３３０（３２ビツト）ｆ チエツ
キング１３３１（４ビツト）制御記憶語１３２５の３ビ
ツトＥフイールドはシーケンス制御フイールドとして使
用される。

このコンピユータシステムについて典型的には７個の異
つたシーケンスタイプと１つの予備のタイプがある。第
５図のプロツク１３３５を参照すると、フイールドＥが
２進数の０，１又は２に等しい時にはマイクロインスト
ラクシヨン１３２５の分岐フイールドＡ，Ｂ，Ｃ，Ｄ及
びＬは次のアドレスを発生させるために使用される。Ｋ
Ｓレジスタ１３３７の最初の６ビツトはフイールドＢ１
テスト結果Ｃ１テスト結果Ｄ１フイールドＬと共に用い
られて次のマイクロインストラクシヨンの次のアドレス
を提供する。次のマイクロインストラクシヨンはアドレ
スレジスタＫＳｌ３３７に置かれる。フイールドＥが２
進数４（プロツク１３３５参照）にセツトされると選択
された次のアドレスは割込み戻しレジスタＫＡｌ３３９
からとられる。ＫＡレジスタに記憶されたアドレスはハ
ードウエアの中断がおこるとき次のアドレス発生ロジツ
クによつて発生されたアドレスである。フイールドＥが
２進数５にセツトされると分岐はマイクロプログラムの
サブルーチンからのサブリターンを開始させる為に使用
される。リターンレジスタＫＲｌ３４６の内容は次の制
御記憶アドレスとして用いられる。リターンレジスタ１
３４６は制御記憶命令を発生することによつてロードさ
れる。この命令はＫＳレジスタ１３３７プラス１におけ
る現在の制御記憶アドレスを増分器１３３８からＫＲレ
ジスタ１３４６にロードする。ワンレベルネステイング
サブルーチン能力はＫＴリターン分岐レジスタ１３４７
を通じて提供される。ＫＲレジスタ１３４６がロードさ
れる毎にＫＲレジスタの古い内容はマイクロプログラム
リターンが呼び出される毎にＫＴレジスタ１３４７へ転
送される。ＫＴレジスタの内容はＫＲレジスタへ送られ
る。第３レベルネステイングサブルーチン能力はＫＲレ
ジスタ１３４６によつて提供され．又第４レベルネステ
イングサブルーチン能力はＫＶリターン分岐レジスタ１
３４９によつて提供される。制御記憶語のフイールドＥ
が２進数６にセツトされると次のアドレスされた制御記
臆語はＫＳレジスタ１３３７における現在のアドレスプ
ラス増分器１３３８における１に等しくなる。フイール
ドＥが２進数７にセツトされると、ＣＳＵｌ３Ｏｌは診
断モードになり次のアドレスか現在のアドレスプラス１
になる。上に説明しそしてプロツク１３３５に示した次
の制御記憶アドレスへの分岐のシーケンス制御に加えて
、第５図のプロツク１３３６に示すハードウエアの発生
するシーケンス制御がある。

（注：プロック１３３５と１３３６はマイクロインスト
ラクシヨン語がとる異つた形式を表す為に示された実際
のハードウエアレジスタ内に在る。）ハードウエアの発
生する分岐はフイールドＥを抑制しそして固定したアド
レスを制御記憶アドレスレジスタＫＳｌ３３７に入れる
条件（エラー、イニシャライズ、制御記憶走査、等）を
無効にする。分岐は割込みラインを１刻時期間について
高め（図示されず）そしてフイールドＥの制御下に発生
したアドレスをＫＡ割込み戻しレジスタ１３３９に記瞳
することによつて行われる。ハードウエアの発生するア
ドレスは制御記憶アドレスレジスタに入れられる。ハー
ドウエア／フアームウエアの発生するある割込みは、各
クラスにおける追加の割込みが割込み条件の満される迄
実行されないようにする割込みプロツクフリツプフロツ
プ（図示されず）が作動する時に優先的に行われる。フ
アームウエアマイクロ操作はフアームウエアの制御下に
あるシーケンスについての割込みプロツクフリツプフロ
ツプのりセツトを制御する為に存在する。ハードウエア
制御下のこれらのシーケツスは自動的にシーケンスの終
りにおいて割込みプロツクフリツプフロツプのりセツト
を行う。順に挙げた以下の条件はこのカテゴリ内にある
。すなわち（ａ）制御記憶ロード、（ｂ）制御記瞳走査
、（ｃ）ハードウエアエラ一、（ｄ）ソフトウエアエラ
一。残りのハードウエアの条件は割込みプロツクフリツ
プフロツプをセツトしないが発生する時に即時作用を起
こさせる。順々にあげた以下の条件はこのカテゴリ内に
ある。（ａ）イニシャルライス （ｂ）ソフトクリア （ｃ）入保守パネル （ｄ）入保守チャネル （ｅ）ハードウエア出口 イニシヤライズ信号はＣＳＵｌ３Ｏｌを分岐させて２進
数０をアドレスさせ、ハードウエアの解除自在エラーを
クリアしそしてハードウエア制御下の制御記憶走査シー
ケンスに追従される制御記憶ロード操作実行する。

同信号は又システムのイニシャライズを遂行する。ソフ
トクリア信号はＣＳＵｌ３Ｏｌを分岐させて２進数０を
アドレスし、ハードウエアの解除自在エラーをクリアし
、そして割込みプロツクフリツプフロツプをりセツトす
る。入保守パネル信号はＣＳＵを保守パネル（図示され
ず）上のＣＳＵアドレススイツチにおいて予めセツトさ
れたアドレスに分岐される。入保守チヤネル信号はＣＳ
Ｕを保守チヤネル（図示されず）を介して発生したアド
レスに分岐させる。ロードされたアドレスは保守チヤネ
ルの１部である保守バス０ＭＢ１３４４から送られ．そ
して正しく調節される。ハードウエア出口信号はＣＳＵ
を２進数２に分岐させる。このシーケツスは保守機能と
して使用される。このシーケンスの終りにフイールドＥ
を２進数４にセツトしてフイールドＥの分岐を行うこと
によつてリターンが開始される。制御記憶ロード信号は
ＣＳＵを分岐させ２進数０をアドレスする。

同信号は又ＣＳＵの読取りサイクルフロツプ（図示され
ず）、システムのクロツク１３２０をオフにしそしてＣ
ＳＵをロード状態に置く。ロード状態ではＣＳＵは制御
記憶ローダＣＳＬｌ３Ｏ３、ＩＯＣｌ３Ｏ５、主メモリ
１０２又は保守パネル１３５５からロードすることが出
来る。ＣＳＬからロードされると、ロードの終りに自動
的に走査が行なわれる。その他の媒体からロードされる
場合にはマイクロ操作信号を発生すること又は保守パネ
ルの走査スイツチをセツトすることのいずれかによつて
走査を行うことが出来る。？Ｈｌｌ？記臆走査信号はＣ
ＳＵを２進数０のアドレスに分岐させる。制御記憶走査
はシーケンスの持続する間ハードウエアの制御下にある
。走査中はシステムのクロツク１３２０はオフになり従
つて命令あるいはテストは実行されない。走査シーケン
スの終りにハードウエアは割込みリターンレジスタＫＡ
の内容をアドレスレジスタＫＳへ転送し、システムのク
ロツクはオンになり制御がフアームウエアに戻される。
ハードウエアエラ一信号はＣＳＵを２進数４のアドレス
に分岐させる。

正常な処理モードにおいてはいかなるＣＰＵの機能装置
にて検出されたハードウエアのエラーもハードウエアエ
ラーライン（図示されず）を作動させる。発生した制御
記憶シーケンスはシステムの状態をテストし行うべき作
用を決定する。診断モードにおいてはハードウエアの検
出できるエラー状態はマイクロ診断によつて見ることが
出来る。マイクロ診断は行うべき作用を制御する。一方
、ソフトウエアのエラー信号は制御記憶装置を２進数１
のアドレスに分岐させる。このアドレスはマイクロプロ
グラムの制御下にあるソフトウエアのエラーを報告する
シーケンスの開始である。再び第５図を参照すると、フ
イールドＥｌ３２６は前に説明した様に分岐コードの為
の３ビツトのフイールドである。

分岐及びマイクロ操作フイールド１３２７はフイールド
Ａ，Ｂ，Ｃ，Ｄ及びＬ（第５図のプロツク１３５５にも
示されている）から成り、フイールドＡは次のアドレス
の上の６ビツトであり、フイールドＢは６４ウエイの分
岐のマスクフイールドの次のアドレスの中間の４ビツト
であり、フイールドＣは６４のテストの１の為の６ビツ
トのテストフイールドであり、フイールドＤは６４のテ
ストの１の為の別の６ビツトのテストフイールドであり
、そしてフイールドＬは最少有意ビツトである。フイー
ルドＫｌ３２８は１４ビツトのフイールドでありその内
の６ビツトは定フイールド用で４ビツトは定又は操作フ
イールド用であり、そして４ビツトは一定にする為の操
作フイールドである。データ・バスフイールド１３２９
はＱＭＢバス１３４４のＱＡ部への情報を制御する為の
４ビツトを持つＱＡフイールド及びＱＭＢバス１３４４
のＱＢ部への情報を制御するための４ビツトを持つＱＢ
フイールドから構成される。フイールドＦｌ３３Ｏはマ
イクロ操作の副命令を発生するように符合化された３２
ビツトのフイールドである。フイールドＦは５つの主な
サブフイールドに分割され、その１つはＡＣＵｌ３ｌ９
及びＤＭＵｌ３２ｌへのマイクロ操作又は副命令を発生
するように符合化され、又別のサブフイールドはＬＳＵ
ｌ３ｌ５へのマイクロ操作又は副命令を発生するように
符合化され第３のフイールドは残りの２つのフイールド
の１方における制御ビツトの状態に応じてＡＬＵｌ３ｌ
７又はＥＭＵｌ３ｌ６のいずれかへのマイクロ操作副命
令を発生するように符合化され、そして残りの２つのサ
ブフイールドは制御記憶装置１３０内の操作を制御する
為に使用される。フイールドＰｌ３３ｌは点検用の４ビ
ツトから成る。操作に当つてマイクロインストラクシヨ
ン語は制御記憶アレー１３３３に記憶される。

操作サイクルの間制御記障アレーはＫＳアドレスレジス
タ１３３７の内容によつてアドレスされる。この事によ
つてこのアドレスにより指定された記憶場所の内容は読
取ラツチ１３５７のグループ内に読取られる。読取ラツ
チの語内容の部分はＣＰＵにおける機能装置の各々の内
の記憶装置へ分配又は転送される。機能装置の各々はシ
ステムのクロツクソースの制御下で制御記憶語によつて
指定された必要な副命令を発生するための復号論理回路
を備えている。一般的には復号化は中実装置でなくＣＰ
Ｕにおける各機能装置内で行い復合化にかかる時間を少
なくし又中実装置で行う場合に命令信号の転送に要する
ケーブルの本数を減少させる。さらに復合化はケーブル
の遅延における差によつて生じる時限の問題を避けるた
めに上記の各装置内で行なわれる。第５図にはマイクロ
インストラクシヨン語からの種々なフイールドを受けそ
してマイクロ操作信号Ａ９ｂ９Ｃ９ｄツｏ″″″。

Ｑ９ｒを発生するような典型的なデコーダ装置１３５９
が示されている。典形的なマイクロ操作デコーダ１３５
９はマイクロインストラクシヨンから命令を受ける。マ
イクロインストラクシヨン語からのフイールドは復合化
され、複数のラインＳ，ｔ，ｕ，・・・Ｙ，ｚのうちの
あるものを高くセツトする。地点α，β，γ・・・Ｙ，
ωにてｓ−ｚのラインに結合された所定の制御ラインイ
ンピーダンスを持つことによつてマトリツクスが形成さ
れる。典形的には次にマイクロインストラクシヨンから
のフイールドが復合化されると、ラインｓ−ｚのあるも
のが高くなる。ギリシヤ文字のαカーらωでマトリツク
スに示されたプロツクの点が２組のライン間に結合され
たインピダンスを表わすので、いかなる水平ラインに沿
つて伝播する電気信号もインピーダンス結合（黒い点）
を示す垂直なラインに沿つて伝わるように結合される。
垂直ラインａ−ｒの各々は次にアンドゲート１３６０−
１３６５の各々へ入力として結合される。その他の入力
信号も又中央時限装置からの時限信号Ｔｓを含むアンド
ゲート１３６０−１３６５に結合される。従つて時限信
号Ｔｓの各々が高くなるとその他の全ての入力信号を高
く持つこれ等のアンドゲートは可能化されそしてマイタ
ロインストラクシヨン信号をＣＰＵにおける所定の機能
装置へ提供する。例えば読取ラツチ１３５７からの命令
１３４１は復号化されそして水平ラインが高くなり、垂
直制御ラインＡ，ｂ，ｃ及びｑは高くなり時限信号Ｔｓ
がこれ等のゲートに順次加えられる時に可能化される。
従つて垂直ラインがギリシヤ文字のαからωによつて示
される異つた地点で水平ラインと結合される組合わせは
、マイクロインストラクシヨン信号を中央プロセツシン
グ装置ＣＰＵへ供給し、制御記憶アレー１３３３から送
られるマイクロインストラクシヨンによつて中央プロセ
ツシング装置内の機能装置を制御するための永久スイツ
チングマトリツクスを示す。従つて変更自在な特徴を持
つ永久的なフアームウエアは、コンビユータシステムの
能力として要求されるマイクロ操作の順序を指定するだ
けで本発明の装置に内臓することができる。普通の状態
ではデータはローカルレジスタＹＯｌ３４３としても知
られているＣＰＵの書込データレジスタを通じて制御記
憶アレー１３３３に書き込まれる。

制御フロツプ（図示されず）は記憶アレーの上半分又は
下半分のいずれかが書き込まれるかを定める。制御及び
ロード装置ＣＬＵｌ３Ｏ４からのデータは保守バスＱＭ
Ｂｌ３４４を介してＣＩＡ／ＣＳＵに受けられそして制
御記憶アレー１３３３に書込まれる前に記憶ローカルレ
ジスタＹＯｌ３４３によつて緩衝される。記憶ローカル
レジスタ１３４３は読取及び書込ローカルレジスタの両
方として時分割される。マルチプレクサ１３４５は保守
パネル１３５５又はマイタ口診断のいずれかによつて制
御されて接続されたレジスタから読出路を提供する。比
較レジスタＫＲｌ３５Ｏは非機能的に使用するために備
えられそして主として保守のために用いられ又比較ロジ
ツク１３５２及びデコーダロジツク１３５１とともに使
用される。本発明についてこれまで説明をしてきたがそ
の新奇性についての特許請求の範囲を別項に示す。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の総合構成図。 第２図は本発明のマイクロプログラムスイツチの詳細図
。第３図は本発明の制御記憶装置の制御記憶語の各々に
含まれるいくつかのマイクロプログラムインストラクシ
ヨンの形式を例にて示した図。第４図は本発明の中央プ
ロセツシング装置及び制御記憶装置の詳細図。第５図は
本発明の制御記憶装置の詳細図。第６図は本発明の制御
記憶装置に含まれる制御記憶語の形式を示した図。１３
０１・・・・・・制御記憶装置、１３１６・・・・・・
エミユレーシヨン装置、１３１７・・・・・・演算論理
装置、１３１９・・・・・・アドレス制御装置、１３２
１・・・・・・データ管理装置、１５００・・・・・・
データバス、１５０２・・・・・・制御バス、１５０８
・・・・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ データ処理装置が本来すなわち正規の操作モードで
   そして非本来すなわち非正規の操作モードで動作する時
   、インストラクション（命令）を実行するための演算論
   理装置ＡＬＵ１３１７と、複数のマイクロインストラク
   ションを含む制御記憶装置ＣＳＵ１３０とを含むデータ
   処理装置において、インストラクションを非本来の操作
   モードで実行するためのエミュレーション装置ＥＭＵ１
   ３１６と、前記マイクロインストラクションの各々内の
   複数のフィールドであつて、一方のフィートド（オプコ
   ード（操作符号）サブフィールド）は、実行されるべき
   操作を決め、他方のフィールド（制御ビット）は、前記
   操作が前記演算論理装置ＡＬＵ或はエミュレーション装
   置ＥＭＵのうちの何れによつて実行されるべきかを示す
   特殊コードを含むものと、データ及びインストラクショ
   ンの転送のために前記演算論理装置ＡＬＵ、前記エミュ
   レーション装置ＥＭＵ、及び前記制御記憶装置ＣＳＵの
   間に結合される共通バス（母線）１５００、１５０２と
   、前記バスに結ばれるマイクロプログラム可能のスイッ
   チ装置であつて、演算論理装置及びエミュレーション装
   置間でデータ並びにインストラクションの転送を制御す
   るようにコード化された特殊のフィールドのオプコード
   に応答する装置を含むものとを備え、前記操作が前記演
   算論理装置ＡＬＵ１３１７によつて実行可能な操作の組
   の部分でないという理由で前記演算論理装置によつて実
   行されることができない時に前記操作が前記エミュレー
   ション装置へ切換えられるべき時にのみ、前記コードは
   前記他方のフィールド内に含まれることを特徴とするデ
   ータ処理装置。 ２ 前記操作が切換えられたインストラクションの操作
   に先立つて前記コードがインストラクションの前記フィ
   ールドのうちの前記他方のフィールド内に含まれること
   を特徴とする特許請求の範囲第１項記載のデータ処理装
   置。 ３ 共通バス手段が制御バスとデータバスとから成るこ
   とを特徴とする特許請求の範囲第２項記載のデータ処理
   装置。 ４ 前記マイクロプログラムスイッチ手段がさらに、Ａ
   前記フィールドのうちの前記他方のフィールドにおけ
   る前記コードに応答し：１、前記演算論理装置ＡＬＵ１
   ３１７が前記操作を提供すべきであることを前記コード
   が示す場合に第１の信号が発生する手段、及び２、前記
   エミュレーション装置ＡＬＵ１３１７が前記操作を提供
   すべきであることを前記コードが示す場合に第２の信号
   を発生する手段、から成るデコーダ手段、Ｂ 該デコー
   ダ手段によつて発生された該第１又は第２の信号のうち
   の１方を記憶すべく結合されたレジスタ手段、から成る
   ことを特徴とする特許請求の範囲第３項記載のデータ処
   理装置。 ５ 前記レジスタ手段が双安定記憶装置を備え、該双安
   定記憶装置が前記第１の信号を結合させてこの双安定記
   憶装置を第１の状態に設定する手段を備えそして前記双
   安定記憶装置が又前記第２の信号を結合させて双安定記
   憶装置を第２の状態に設定する手段を備え、Ａ 前記記
   憶装置に結合し前記第１又は第２の状態を受ける制御ラ
   イン、をさらに備え、そしてＢ 前記転送手段が前記第
   １又は第２の状態に応答して前記制御バスを経て前記内
   容の転送を可能化する手段を備え；そして、Ｃ 前記可
   能化手段が前記第１又は第２の状態に応答して前記デー
   タバスを経て前記データの転送を可能化するゲート手段
   を備えることを特徴とする特許請求の範囲第４項記載の
   データ処理装置。 ６ 前記演算処理装置ＡＬＵ１３１７が第１の形式のイ
   ンストラクションを実行することができそして前記エミ
   ュレーション装置ＥＭＵ１３１６が第２の形式のインス
   トラクションを実行することができる演算装置から成る
   ことを特徴とする特許請求の範囲第５項記載のデータ処
   理装置。 ７ Ａ 複数の記憶から成るメモリ、 Ｂ 前記データ処理装置におけるデータの流れを管理す
   る手段；Ｃ 前記装置、前記記憶装置における前記記憶
   場所及び前記インストラクションのアドレッシングを制
   御する手段；及びＤ 前記記憶装置、前記管理手段及び
   前記制御手段を前記共通バスに結合させて前記データ処
   理装置におけるデータ及びインストラクションの転送を
   可能化する手段をさらに備えることを特徴とする特許請
   求の範囲第１項記載のデータ処理装置。