JPS636890B2

JPS636890B2 -

Info

Publication number: JPS636890B2
Application number: JP54160896A
Authority: JP
Inventors: Oo Horutei Toomasu; Shii Ju Kin
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1979-01-02
Filing date: 1979-12-13
Publication date: 1988-02-12
Also published as: AU5368079A; US4271467A; CA1123518A; JPS5592919A; AU527479B2

Description

【発明の詳細な説明】

本発明はデータ処理システムに関し、特にある
組の装置要求に対する最優先順位を有する装置を
表示し、予め定めた時低い優先順位の装置で操作
されるチヤネル・プログラムを通知割込みするこ
とを高い優先順位の装置に許容する装置に関す
る。本発明は更に、多数の割込みルーチンのどれ
かの実行を指令するための多数の独自の機能コー
ドのアドレスを与えることができる割込みベクト
ルを使用するコンピユータ・プログラムの割込み
を行うためのアドレス指定装置に関する。一般に、コンピユータ・システムは１つのプロ
セサおよび複数の入出力装置を含んでいる。多数
の装置が同時にプロセサによる操作を要求するこ
とがあるから、プロセサがある順序で入出力
（Ｉ／Ｏ）装置で操作できるように優先順位の１
つのシステムが確立されねばならない。従来技術のシステムでは、精緻なハードウエア
技術、ハードウエア／フアームウエア技術、ソフ
トウエア技術等を含む種々の方法で優先順位の問
題を解決して来た。優先順位を解決する装置に関するある典型的な
米国特許（必らずしも非常に近い従来技術ではな
いが）は下記の如くである。 (1) 1976年11月23日発行の米国特許第3993981号
「データ処理システムにおけるデータ転送要求
を処理する装置」 (2) 1977年１月４日発行の米国特許第4001783号
「優先順位割込み機構」 (3) 1977年６月７日発行の米国特許第4028684号
「プロセサに対し最優先順位チヤネルを有する
最優先順位処理のデータを割振る装置」。これ等のシステムは大形のコンピユータ・シス
テム用として設計され、入出力装置の選択に対し
てハードウエアに関しても時間に関しても高価な
ものについた。又、構成された優先順位システム
は容易に変更できない。この問題は、入出力装置
が、各々が異なるモード即ち同期非同期モード
で、又異なるビツト速度で送受を行う能力を有す
る通信回線である時複雑化する。複数の入出力システムで作用する計算装置にお
いては、データ・フローを制御するサブシステム
はチヤネル・プログラムで作用が可能で、マイク
ロプロセサ、および各々のサービス通信回線に対
する汎用同期非同期レシーバ・トランスミツタ
（USART）に限定するものではないがこれを含
む複数個の入出力装置を含み得る。マイクロプロ
セサは、例えば、チヤネル・プログラムにより作
用するUSARTを制御することもできる。もし更
に高い優先順位を有する別の通信回線がサービス
を要求するならば、マイクロプロセサは操作され
るチヤネル・プログラムに割込み、このチヤネ
ル・プログラムを要求側の通信回線で作用するよ
うに切換えねばならない。従来技術においては、
マイクロプロセサはメモリーに情報を記憶するこ
とによりチヤネル・プログラムに割込みを行う。
メモリーに記憶されたこの情報は、この割込まれ
た通信回線上でチヤネル・プログラムがサービス
を継続することを可能にする。この情報は、更に
高い順位の通信回線が割込みを行う時アンロード
され、高い順位の通信回線がデータ転送を完了し
てシステムが元の通信回線に戻る時再びロードさ
れねばならないシステム内の種々のレジスタの内
容からなる。この従来技術のシステムは、多量の
情報をロードしアンロードしなければならず、こ
のため操作を遅くすると言う短所を有する。第２
に、もしシステムにより要求されるならば割込み
を阻止することが難かしいこと、第３に、システ
ムの割込みを行つた通信回線の識別ができないこ
とである。コンピユータ・プログラムの実行においては、
一般に、通常交互に生じる２つの位相がある。そ
の第１は、命令および（又は）オペランドが中央
プロセサに対して取出され、次に命令が実行され
る。取出し位相の間、プロセサは主記憶装置から
実行されるべき次の命令を取出して、これを指標
付け、間接アドレス指定および基底加算のための
これ以上の変更が必要に応じて行われる１つ以上
の制御レジスタに転送する。命令の実行位相の
間、プロセサは命令を復号し、この命令により指
定された操作が実行される。大部分の記憶されたプログラム・デイジタルコ
ンピユータは、外部又は内部の信号からの要求と
同時に実行プログラムに割込みを行う何等かの手
段を有する。情報の入力又は出力のため、又は保
守、診断、平方根等の如き標準的なルーチンの実
施のためのあるルーチンの呼出しの如きコンピユ
ータ・プログラムへの割込みが必要となる理由は
種々ある。最も簡単な割込み形態は、プログラムの次の順
次の命令で継続するのではなく実行されるべき次
の命令を得るためCPUを主記憶装置内の別の記
憶場所に行かせるHALT又はGOTOおよび
RETURNサブルーチンの如き停止又は分岐を生
じる命令を使用することである。しかし、新らし
いプログラム又はルーチンの実行の前に、プログ
ラム・カウンタ、アキユムレータ・レジスタ等の
如き間接的にアドレス指定可能なレジスタの内容
は、割込まれた地点において割込まれたプログラ
ムに対して制御が戻され得るように保持されねば
ならない。このため、プログラム・カウンタをア
ンロードし再ロードする際の余計な時間がかか
る。条件付き割込み、優先順序割込み、入れ子割込
みの如くこの基本的な割込み機能に対しては多く
の変形例がある。典型的な従来技術による割込み
操作については下記の米国特許を参照されたい。 (1) 1965年12月28日発行のH.D.Wiseの米国特許
第3226694号「割込みシステム」 (2) 1968年10月29日発行のR.E.Packard等の米国
特許第3408630号「高速分岐操作を有するデイ
ジタル・コンピユータ」 (3) 1965年11月30日発行のR.Benghiatの「優先
順位割込みモニター・システム」 (4) 1972年９月19日発行のR.M.Spanglesの米国
特許第3693162号「電子計算機用のサブルーチ
ン呼出し／戻し装置」（前記の参考文献は単なる例示であつて、これ
が本発明と最も近い従来技術であるとの推論はな
されるべきではない。）一般に、命令とデータ・オペランドの両方が同
じ主記憶装置における種々のアドレス指定可能な
記憶場所における実行のために記憶される。更
に、命令はサブルーチンを構成するグループに分
類される。このため、特定の問題に対するサブル
ーチンが計算される時アドレスの記憶場所が前以
つて割当てられることを要する。更に、もしサブ
ルーチンが後で変更されるならば、プログラマは
メモリーの元の割当てのみならず後の変更をも記
録しておかねばならない。主記憶装置における実
際のアドレス場所に無関係にプログラミングを行
うためには、間接アドレス指定によらねばならな
い。指標レジスタによれば、データ又はプログラ
ムのグループは、プログラムがコンパイルされる
時にグループ内の各ワードに対して特定のアドレ
ス場所を割当てることなく使用され得る。絶対ア
ドレスは後で指令によつて照合される記憶場所に
挿入されるが、これはこのグループが主記憶装置
内の実行プログラムにより入れられる場所に従つ
て、プログラムが実行される毎に異なることがあ
り得る。このグループは多数の指令により間接的
にアドレス指定可能であるため、指令のアドレス
は変化せずに残り、このグループの絶対アドレス
はこのグループの記憶場所が変更されるならば変
更される。この技術は、一般に、メモリーにおけ
るオペランド又は命令ワードの代りにデイスクリ
プタとして知られる特殊なワードを必要とする。
ある命令が１つのオペランド・ワードをメモリー
から読出させる時、この命令は、１グループのワ
ードの基底アドレスを含み、更にオペランド・ワ
ードの代りにデイスクリプタ・ワードとしてこれ
を識別する情報と、命令又はデータのグループの
長さについての情報および指標付けが必要とされ
るかどうかを表示する情報を含むデータ・デイス
クリプタ・ワードを見出すことができる。（1976
年２月10日発行の米国特許第3938096号「主記憶
装置内のセグメントのアドレスおよびこのセグメ
ント内のオペランドの絶対アドレスを生成する装
置」参照。又、1965年12月７日発行の米国特許第
3222649号「間接アドレス指定を行うデイジタ
ル・コンピユータ」参照）割込み操作においては主記憶装置内のどこでも
入れることができるグループにオペランド又は命
令をグループ化することが望ましいが、デイスク
リプタのアドレス又は他のタイプの間接アドレ
ス・ワードが固定されることも同様に望ましい。
これは、このようなワードを記憶するためのセグ
メント又は表として中央の場所を設けることによ
つて行うことができる。この技術は共に比較的遅
く、一方は指令によりデイスクリプタにアクセス
するため主記憶装置の何回かのアクセスを必要と
し、他方は表に記憶されたワードに対する指令又
は機能コードワードの比較を必要とする。更に、
これ等の技術は実質的な量の記憶スペースを必要
とする。マイクロプロセサが使用される場合、こ
のような記憶スペースおよび速度は特別のものと
なる。従つて、いくつかの予め定めた記憶場所の
どれかに対する指令によるハードウエア割込み技
術は迅速のものが必要とされ、プロセサおよび主
記憶装置の使用は極く少いものとなる。本発明の主な目的は、１つのプロセサに対する
アクセスを要求する多数の装置即ち通信チヤネル
の優先順位を解決するための改善された機構の提
供にある。本発明の別の目的は、更に高い優先順位の入出
力装置で操作する入出力装置で操作するチヤネ
ル・プログラムに通知割込みを行うための改善さ
れた機構の堤供にある。本発明の目的は、コンピユータ・システムにお
いて実行するコンピユータ・プログラムに割込み
を行うための改善された機構の堤供にある。本発明のコンピユータ装置は上記目的を達成す
るためチヤンネル番号信号及び機能コード信号を
含む入力／出力命令を発生する中央処理装置６０
０と、記憶されている複数の割込みルーチンの一
つを識別するためのアドレス位置を示す上位バイ
ト信号及び下位バイト信号を有する複数の絶対ア
ドレス信号を記憶するメモリを有する複数の周辺
サブシステム６２０と、上記上位バイト信号及び
下位バイト信号を記憶するプログラムカウンタ６
０１ｄを有するマイクロプロセツサと、前記複数
の割込みルーチンの一つを識別する前記アドレス
位置を選択するための多重ベクトル化割込み装置
とを備え、下記装置を更に有する。 (a) 前記中央処理装置及びマイクロプロセツサに
結合され、割込み信号を発生するための前記チ
ヤンネル番号信号に応答する第１の装置６０１
ａ、上記マイクロプロセツサは第１のアドレス
FFF８信号及び第２のアドレスFFF９信号を
発生するための前記割込み信号に応答する、 (b) 前記メモリ１０８及びマイクロプロセツサに
結合され、前記プログラムカウンタ６０１ｄの
上位バイト位置における記憶のため前記メモリ
から上位バイト信号を取り出すための第１のア
ドレス信号に応答する第２の装置１０５，６０
１ｄ、 (c) 上記第２の装置、マイクロプロセツサ及び中
央処理装置に結合され、前記プログラムカウン
タの下位バイト位置における記憶のため上記メ
モリから下位バイト信号を取り出すための基本
アドレス信号を発生するための前記機能コード
信号に応じて、前記第２のアドレス信号を変形
するための第２のアドレス信号に応答する第３
の装置３８０，６０１ｂ，６０１ｄ、前記第２の装置は前記複数の割込みルーチンの
一つの第１のバイトを取り出すために前記プログ
ラムカウンタに記憶されている前記複数の絶対ア
ドレス信号の選択された一つに応答する。上述した本発明の装置は多重化ベクトル割込み
のためのもので、この装置において、割込みの性
質をあらわす機能コードによつて達成される割込
み状態に応答して、割込みベクトルの夫々のバイ
トの二つのメモリアドレスが自動的に発生され
る。そのアドレスの一つは割込みベクトルの上位
バイトの検索を行う。他のアドレスは割込み状態
に対応する割込みベクトルの下位バイトを検索す
るため機能コードによつて変形される。実行のプログラムに割込むためのハードウエア
機構は間接アドレス指定法を使用する。主記憶装置における望ましい実施態様の予め定
めた記憶場所はそれぞれ割込みベクトルの上位と
下位のバイトを記憶する。割込みベクトルの上位
バイトを記憶する主記憶装置における記憶場所が
マイクロプロセサによつてアドレス指定される
時、マイクロプロセサのプログラム・カウンタの
上位の位置は割込みベクトルの上位バイトが設け
られる。しかし、割込みベクトルの下位バイトが
アドレス指定されると、アドレスのビツトは
CPUにおける異なるハードウエアに種々に与え
られ、これによりCPUの正規のアドレス指定機
構を禁止して間接アドレス指定機構を可能状態に
する。間接アドレス指定機構はマイクロプロセサ
のROM又はPROMにおける64の記憶場所の１つ
に選択されたアドレスを与える。この選択された
アドレスの内容は、マイクロプロセサのプログラ
ム・カウンタの下位バイトに入れられる第２のア
ドレスを提供し、このため割込みサブルーチンが
記憶される主記憶装置における所要の記憶場所の
絶対アドレスを与える。このように、64の割込み
サブルーチンのいずれも最小限度のスペース量で
迅速に呼出されることができる。本発明による構成については添付図面に関して
例示として以下に説明する。添付図面は、予め定めた規則に従つて多数の入
出力装置の優先順位を確立する装置を示す。プロ
グラム可能な読出し専用メモリー（PROM）３
８４の集積回路は簡単な高速の優先順位リゾルバ
を可能にする。種々の入出力装置６２０はチヤネ
ル・プログラムによりマイクロプロセサで操作さ
れる。各入出力装置は、PROMのアドレス入力
ターミナルに対しその要求信号回線を接続させ
る。例えば、回線０に対する汎用同期非同期レシー
バ／トランスミツタ（USART）１１６は、
PROM３８４の入力アドレス・ターミナル１お
よび２にそれぞれ接続された受取り要求信号回線
と送出要求信号回線を有する。回線１に対する
USART１１７は、PROMの入力アドレス・タ
ーミナル１，３，４に接続された受取りおよび送
出要求信号回線を有する。マイクロプロセサ要求
回線は、PROM３８４の入力アドレス・ターミ
ナルに接続される。又、入力アドレス・ターミナ
ルに与えられるのは、その時活動状態のチヤネ
ル・プログラム（図示も説明もしない）のチヤネ
ル番号を表わす信号である。PROM出力信号は、
通知割込みを行う入出力装置のチヤネル番号と、
更に高い優先順位の入出力装置がプログラムをア
クセスすることを要求することを表示する信号を
含んでいる。当業者によれば判るように、ある特定の時点に
おいてチヤネル番号を要求する多くの装置および
このチヤネル番号で作用する特定の１の装置があ
る。この時のこれ等条件の各々は、特定の１つの
PROM記憶場所を選択する１つのPROMアドレ
ス信号に反映される。この記憶場所において恒久
的に固定されるのは１つのビツト形態で、これが
より高い優先順位を有する装置を表示し、その時
の装置がそのチヤネル・プログラム・ルーチンを
完了した時このチヤネル・プログラムに前記装置
が通知割込みするかどうかを表示する。 USARTに関するある典型的な状態は下記の如
く解明される。即ち、もしUSART１１６と１１７が同時に動作する
ならば、受取り操作が優先する。もし両回線が同期しなければ、USART０１
１６はUSART１１１７に優先する。マイクロプロセサ１０１について実行中の背景
プログラムはUSART０１１６およびUSART
１１１７の相方に優先する。もしUSART０１１６が送出し、USART１
１１７が受取り操作に対するチヤネル・プログ
ラムを要求すると、チヤネル・プログラムは、
USART０１１６がUSART１１１７よりも
高い優先順位を得た後USART−１１１７をサ
ービスするため切換える。本装置は、記憶する情報が非常に少ない時チヤ
ネル・プログラムにおけるある時点で異なる通信
回線に対してチヤネル・プログラムが実行するこ
とを割込ませるための装置を提供する。マイクロプロセサのマイクロプログラム・サブ
ルーチンはアドレスBD４０₁₆（7E BD４０）に対
する飛越しで終了する。アドレス信号BD４０₁₆
は、マイクロプロセサの割込み回線を駆動する
「リセツト割込みマスク」マイクロワードとして
マイクロプロセサによつて解釈される命令を含ん
でいる。もし未済の割込み要求がなければ、この
時プログラムはBD４１₁₆をアドレス指定するよ
うステツプする。このアドレス・バス上のBD４
１信号は、命令レジスタを駆動し、通常の記憶読
出しデータ経路１１０を禁止する。別の通信回線
がチヤネル・プログラムに割込みを行うことを要
求する時、命令レジスタに記憶されるノー・オペ
レーシヨン・マイクロワードNO OP０１₁₆がＵ
バス上に現われ、その結果マイクロプロセサがア
ドレスBD４２を送出するが、これが割込み操作
の開始のためのサービス・ルーチンの開始であ
る。もし割込みが存在しなければ、「サブルーチ
ンからの戻り」マイクロワード３９₁₆がＵバス上
に記憶され、その結果μPのその時のチヤネル番
号の実行に対する正規の戻りを生じる。第１Ａ図によれば、これも又改善されたアドレ
ス指定のための情報のフローおよびび変更を示す
本発明の望ましい実施態様の論理ブロツク図が示
される。マイクロプロセサ１０１は特に
Motorola Inc.から市販される6800タイプであ
り、主記憶装置１０８をアドレス指定するため16
ビツトのアドレス・バス１０２を使用する。これ
により、主記憶装置１０８の64000バイト以上の
アドレス指定能力を提供する。この命令の様式は
第１Ｂ図に示される。一方は８ビツトのOPコー
ドと８ビツトの(a)バイトを有し、他方は８ビツト
のOPコードと８ビツト(a)バイトと８ビツト(b)バ
イトを有する２つの様式がある。スペースおよび
サイクル時間を節約するため、(b)バイトのみを使
用することが更に有利である。従つて、第１Ａ図
においては、レジスタ１０３は、ページング信号
ゼネレータ１０５をアドレス指定するため最初の
５つの上位ビツト８，９，１０，１１および１２
を使用する。（このページング信号ゼネレータは、
Motorola Inc.により市販されるタイプ５６１０
の集積回路メモリーチツプである）このページン
グ信号ゼネレータ１０５は、(b)バイトのビツト８
〜１２によりアドレス指定され得る32ワードを記
憶する。５ビツトがページング信号ゼネレータの
アドレス指定に使用されるため、これ等ビツトは
その32ワードのどれでもアドレス指定するため使
用できる。このゼネレータ１０５の内部回路は、
最初の８ワード（アドレス０７迄）がアドレス指
定される時信号CPGLINが活動状態（即ち、ロ
ーになる）にさせられる如きものである。信号ゼ
ネレータ１０５の次の４ワードがアドレス指定さ
れる時（即ち、アドレス８〜１１）、両信号
CPGLINおよびCPGDIRが活動状態にされる。
次の場所のワード１３（即ち、アドレス１２）が
アドレス指定される時、以降の信号は全て活動状
態になる（CPGLIN，CPGDIR，CPGCCBおよ
びCPGAD₄はローになる）。ページング信号ゼネ
レータ１０５は、マイクロプロセサ１０１からの
ローの出力信号がそのＥ入力ターミナルに存在す
る時に駆動される。(a)バイトのその入力ビツト１
〜８の全てが０即ちローである時、ロー入力信号
はNORゲート１０４の出力側からページング信
号ゼネレータ１０５のＥ入力ターミナルに与えら
れる。(a)バイトのこれ等のビツト１〜８は、(a)お
よび(b)バイトにより与えられる16ビツト・アドレ
スを変更することが望まれる時に０にされる。従
つて、(a)バイトの全てのビツトが０である時、ペ
ージング信号ゼネレータ１０５のＥ入力ターミナ
ルに与えられるNORゲート１０４の出力側でロ
ーの信号が生じてこれを駆動する。ページング信
号ゼネレータ１０５が駆動される時、制御信号場
所１０５ａの１つは(b)バイトのビツト９〜１３に
よりアドレス指定され、ローになることにより駆
動される。これ等の制御信号１０５ａの１つが活
動状態（即ち、ロー）になる時、16ビツトの仮想
アドレス１０６が実アドレス１０７に変更され、
これが次に主記憶装置１０８をアドレス指定す
る。もし制御信号１０５ａのどれも活動状態でな
ければ、16ビツト・アドレス１０６は16ビツト・
アドレス１０７と同じであり、メモリー１０８の
アドレス指定に対する変更は生じない。（この変
更を行う機構については第３図に関連して詳細に
論述する）従つて、制御信号CPGCCBが活動状
態にあるものとすれば、仮想アドレスのビツト１
１はCCBレジスタ１１５の位置αにおけるビツ
トで置換され、ビツト１２はCCBレジスタ１１
５におけるビツトβにより置換されて実アドレス
を形成する。もし制御信号CPGDIRが活動状態
にあれば、仮想アドレスのビツト１０はチヤネ
ル・レジスタ１１４のビツトＤにより置換され
る。もし制御信号CPGLINが活動状態にあれば、
仮想アドレスのビツト９がCHレジスタ１１４の
ビツトＭにより置換され、仮想アドレスのビツト
８はCHレジスタ１１４のビツトＨにより置換さ
れる。もし制御信号CPGAD８が活動状態にある
ならば、仮想アドレスのビツト７は１で置換され
る。最後に、もし信号CPGAD４が活動状態であ
れば、仮想アドレスのビツト４，５，６は１で置
換される。 CESU２Ｕ信号は、選択された汎用同期非同期
レシーバ／トランスミツタ（USART）１１６，
１１７をアドレス指定するため使用される。
（USARTは、Tevas Instrument Co.から市販さ
れタイプ７４LS−２４５である）CEIO２Ｕ制御
信号は両方向バス・ドライバ１１１を介してＩバ
ス１１３を駆動する。（これ等の両方向バス・ド
ライバは、Texas Instrument Co.から市販され
るタイプ７４LS２４５である）CEIO２Ｕ信号は
Ｉバス１１３からＵバス１１２に対する通信を許
容し、CEU２IO信号はＵバス１１２からＩバス
１１３への通信を許容する。Ｉバスは、通信情報
を記憶するため種々のレジスタを取付けられてい
る。その典型的なレジスタとしては、上位デー
タ・レジスタ１２０、下位データ・レジスタ１２
１、チヤネル番号レジスタ１２２、状態レジスタ
１２３がある。これ等のレジスタは、Ｉバス１１
３およびＵバス１１２を介してマイクロプロセサ
と通信し、Ｉバス１１３およびＭバス１０９を介
して主記憶装置１０８と通信する。Ｉバス１１３
上の種々の付属部材が主記憶装置１０８とマイク
ロプロセサ１０１と通信するためには、通信ポー
トと関連する種々の回線およびチヤネルに対して
主記憶装置におけるスペースを割当てることが必
要である。従つて、第２Ａ図によれば、実メモリ
ー２００がその領域の一部を回線０〜３に対して
予約されることが判るであろう。各回線は64バイ
トからなり、４回線０〜３の全ては論理表
（LCT）スペースからなる。更に各回線０〜３は
各々32バイトの２チヤネルに再分割される。従つ
て、各々がLCTスペースからなる64バイトの４
回線からなる32バイトの８チヤネルがある。次の
256バイトがチヤネル指令プログラム（CCP）の
用途のために予約される。又3K乃至4Kのバイト
があり、これは使用されないスペースと共にチヤ
ネル指令プログラム（CCP）のため予約される。
このスペースの下方には、チヤネル制御ブロツク
（CCB）に予約された別の256バイトがある。
LCTスペースの場合と同様、各回線０〜３は64
バイトの１つのCCBと関連し、このバイトは
各々32バイトの２チヤネルに再分割される。この
下方にはフアームウエア作業スペースとして予約
された記憶スペースがある。従つて、各回線０〜
３は１つのLCTスペースおよび１つのCCBスペ
ースと関連し、その各々は２つのチヤネルに再分
割される。第１Ａ図により前に述べたアドレス指
定機構の一部はこれ等記憶スペースの全てをアド
レス指定する。しかし、これを行うためには、ノ
アドレス・バイトが８ビツトからなり８ビツトは
僅かに256の場所をアドレス指定できるだけであ
るため、２つのアドレス・バイトａとｂを要す
る。更に第２Ａ図から判るように、3K／4Kの場
所を除いて768の場所（３×256）がある。これ等
の256の場所は、回線０〜３の通信が常にその
LCT、CCBおよびフアームウエアを伴わねばな
らないため最も瀕繁にアドレス指定される。単に
768の場所をアドレス指定する64000以上の場所を
通常アドレス指定できる16ビツトのアドレスを使
用するのは全く非効率的である。更に唯１つの８
ビツト・アドレスが256の場所をアドレス指定で
きるだけである。本発明は、前述の如く第２Ｂ図
の仮想アドレスの変更を可能にすることにより(b)
バイト１０３の最初の５ビツト８〜１２により
768の場所のアドレス指定を可能にする。従つて、
サイクル時間および記憶スペースがこの短いアド
レス指定形態により節減されるのである。第１Ｃ図においてページング信号ゼネレータ１
０５のマツプが示される（即ち、ページング
PROM３００）。このマツプは自明である。この
アドレス場所は最初の３欄の種々の番号系統で示
され、最後の欄はこのアドレス場所に記憶された
実際の情報を含んでいる。４番目の欄は同様な内
容の16進法の場所を表わす。第２Ｂ図においては、仮想メモリーのため予約
されたメモリー２０１における256の記憶場所が
示される。第１の64の場所即ちバイトは10進法の
０乃至６３および16進法の０乃至３Ｆで番号を付
され、CCPにより使用されるその時の回線の
LCTからなる。次の32の場所即ちバイト、即ち
10進法の場所64〜95および16進法の40〜5Fはそ
の時フアームウエアにより使用されるチヤネルの
LCTに対して予約される。10進法の96〜102およ
び16進法の60〜67で表わされる次の８つの場所即
ちバイトはその時のチヤネルのアクテイブ状態の
CCBのため予約される。この時使用されないス
ペースがあり、３つ即ち８バイトの場所がそれぞ
れその時の回線のUSARTおよびシヤドー
USARTと、その時のチヤネルのLCTの拡張部
のため予約されている。典型例はいかにして本発明の改善されたアドレ
ス指定方法が作用するかを示す。従つて、仮想メ
モリー２０１の回線０の記憶場所５がアドレス指
定されるものと仮定しよう。その結果レジスタ１
０３の(a)バイトのビツト０乃至７の全てが０とな
り、この状態がNORゲート１０４とページング
信号ゼネレータ１０５を駆動させる。次の５ビツ
ト８乃至１２も又０となるが、ビツト１３は１と
なり、ビツト１４は０、ビツト１５は１となつて
２進アドレス１０１即ち10進法の５を得る。仮想
アドレス１０６も又０に等しいビツト０乃至１２
を有し、ビツト１３は１、ビツト１４は０、ビツ
ト１５は１となる。しかし、更にレジスタ１０３
の(b)バイトのビツト８〜１２が０であるから、制
御信号CPGLINはアクテイブ状態となる。（もし
ビツト８〜１２がページング信号ゼネレータ１０
５における最初の８ワードをアドレス指定するた
め使用されるならば、信号CPGLINがアクテイ
ブ状態即ちローになることは前に述べた）信号
CPGLINがアクテイブ状態であれば、仮想アド
レス１０６のビツト８および９はチヤネル・レジ
スタ１１４のビツトＨおよびＭによりそれぞれ置
換されることになる。回線０の記憶場所５をアド
レス指定すると言う最初の仮定にあつては、チヤ
ネル・レジスタ１１４のビツトＨおよびＭは０と
なり、従つて実アドレス１０７のビツト８および
９も又０となる。このように、最後の実アドレス
はビツト０〜１２が０と等しく、ビツト１３は
１、ビツト１４は０、ビツト１５は１となり、こ
うして実メモリーの回線０の５番目の場所をアド
レス指定する。この問題を更に一歩進めて、次に回線１の５番
目の記憶場所がアドレス指定されるものと仮定す
る。レジスタ１０３と仮想アドレス１０６のビツ
ト内容は前の事例と同じになる。しかし、回線１
がこの時アドレス指定されるため、チヤネル・レ
ジスタ１１４はその上位ビツトＨで０を、又次の
下位ビツトＭにおいて１を有する。従つて、信号
CPGLINが一たんアクテイブ状態になる時（レ
ジスタ１０３の(b)バイトのビツト８〜１２は全て
零である）、仮想アドレス１０６のビツト８は０
であるチヤネル・レジスタ１１４のビツトＨによ
つて置換され、仮想アドレス１０６のビツト番号
９は、回線１がアドレス指定されつつあるため、
この事例では１であるチヤネル・レジスタ１１４
の中間ビツトＭにより置換される。従つて、実ア
ドレス１０７はビツト０乃至８において零を有
し、ビツト９は１となり、ビツト１０〜１２は０
の侭であり、ビツト１３は依然として１であり、
ビツト１４は０、ビツト１５は依然として１であ
る。従つて、16進数の場所４５は回線１の第５の
記憶場所である実メモリーにアドレス指定され
る。この説明により、回線２又は回線３の記憶場
所５は、実アドレス１０７を得るため仮想アドレ
ス１０６のビツト８および９でチヤネル・レジス
タ１１４のビツトＨおよびＭを置換するだけで同
様にアドレス指定され得ることが容易に判る。第３図においては、実アドレスへの仮想アドレ
スの改善されたマツピングのためのページング装
置の詳細な論理ブロツク図が示される。第１に、
第３図の種々の構成部が示され可能な場合第１Ａ
図に結び付けられる構造説明を示し、第２に、第
３図の構成の作用は行われる種々の機能を示すた
め説明する。前述の第１Ａ図から、ページング機
構はビツト４乃至１２を変更するかあるいは与え
られた信号に従つて変更されずに最後の実アドレ
ス１０７を与えるため仮想アドレス様式１０６の
ビツト４乃至１２を変更するように構成されるこ
とが判るであろう。第３図において、マルチプレ
クサ（MUX）３０２，３０３，３０４、および
ドライバ３０５が実アドレス１０７の変更された
ビツト８乃至１２を表わす回線３０２Ａ，３０３
Ａ，３０４Ａ，３０５Ａおよび３０５Ｂにそれぞ
れ出力信号を与えることが判るであろう。マルチ
プレクサ（MUX）３０１およびドライバ３０８
は、変更された実アドレス１０７のビツト４乃至
７を表わす回線３０１Ａ，３０８Ａ，３０８Ｂお
よび３０８Ｃに出力信号を与える。レジスタ３０
９は第１Ａ図のレジスタ１１４と対応してビツト
Ｈ，Ｍ，Ｄを記憶し、これ等のビツトを回線３０
９Ａ，３０９Ｂ，３０９Ｃに出力信号として与え
る。レジスタ３１０は第１Ａ図のCCBレジスタ
１１５と対応し、それぞれ回線３１０Ａおよび３
１０Ｂ上に出力信号としてαおよびβを与えて記
憶する。PROM３００はページング信号ゼネレ
ータ１０５と対応する。前述の如く、この
PROMは仮想アドレス１０６を実アドレス１０
７にマツピングするための種々の信号を与える。
PROM３００のマツプは第１Ｃ図と対応する。
ドライバ３０５および３０６はANDゲート３１
１Ａと接続されて実メモリー・アドレス・ビツト
１１および１２を与える。レジスタ３１１は種々
の信号を記憶するために使用される。これ等の各装置は、以下の表に示す如くその
一般的な表記に従つてTexas Instrument
Motorola Intelおよび他の半導体メーカから市
販されている。

【表】再び第３図に関して、仮想アドレスの実アドレ
スへの改善されたマツピングのためのページング
装置の作用および機能について更に詳細に説明す
る。第１Ａ図に関して既に述べたように、
PROMチツプ３００のアドレス０乃至７がアド
レス指令される時、通信ページング回線信号
（CPGLIN）はローになることによりアクテイブ
状態になる。このことは第３図のページング
PROMアツプで示されるが、最初の８位置にお
けるマツプの内容は01111111である。ビツト位置
７は０即ちローであり、これが信号CPGLINを
アクテイブ状態にする。次にこの信号はそれぞれ
マルチプレクサ（MUX）３０２および３０３の
入力ターミナル２agおよび２ahに与えられる。
マルチプレクサ３０２と３０３の入力ターミナル
１agおよび１ahに対する他の入力制御信号はそ
れぞれ論理値１（LOGIC１）信号であり、これ
は常にハイにワイアドされる。信号CPGLINが
アクテイブの状態である時（即ち、ローの状態に
ある時）、これはマルチプレクサ３０２の入力タ
ーミナル１agおよび１ahをそれぞれアドレス指
定し、このことは入力ターミナル１ｇおよび１ｈ
の信号はそれぞれ回線３０２Ａおよび３０３Ａ上
で出力として通過する。マルチプレクサ３０２の
入力ターミナル１ｇの再びソースに対する信号
（CPGCNH）によれば、この信号はチヤネル・
レジスタ３０９の回線３０９Ａ上の上位ビツトか
ら生じることが判る。そのソースに戻るMUX３
０３の入力ターミナル上の入力信号（CPGCNL）
によれば、これが中間順序の出力回線３０９Ｂか
ら生じることが判る。これ等は第１Ａ図のチヤネ
ル・レジスタ１１４のビツトＨおよびＭと対応す
る。従つて、回線ページング信号（CPGLIN）
がアクテイブ状態である時、レジスタ１１４、３
０９のＨおよびＭビツトはそれぞれ出力回線３０
２Ａ，３０３Ａ上の仮想アドレス・ビツト８およ
び９と代替される。逆に、回線ページング信号
（CPGLIN）がアクテイブ状態でない（即ち、ハ
イ）時、仮想アドレスのアドレス・ビツト８と９
は変更されずに、それぞれMUX３０２と３０３
の出力回線３０２Ａと３０３Ａに対する如く通さ
れる。この状態になるのは、信号CPGLINがハ
イでありLOGIC１が常にハイである時アドレス
３ｇと３ｈの10進数（２進数の１１）がMUX３
０２と３０３においてそれぞれアドレス指定され
るためである。MUX３０２の入力アドレス３ｇ
は、マイクロプロセサ・ビツト８の通信アドレス
と解釈されるCADU０８である。MUX３０３の
入力アドレス３ｈは、通信アドレス・マイクロプ
ロセサ・ビツト９として解釈されるCADU０９
である。入力ターミナル３ｇと３ｈがアドレス指
定される時、これはアクテイブ状態となつて、こ
のターミナル上のアドレスがMUX３０２と３０
３の出力回線３０２Ａと３０３Ａに通ることを許
容する。 PROMチツプ３００からの仮想アドレス１０
６を変更するための次の制御ビツトは方向性のあ
るビツト（CPGDIR）である。この方向性ビツ
トは、チヤネル・レジスタ３０９の回線３０９Ｃ
上のチヤネル・レジスタ１１４における下位ビツ
トＤである。この方向性ビツトは、PROM３０
０のアドレス８，９，１０および１１（10進数）
がアドレス指定される時アクテイブ状態になる
（第１Ｃ図参照）。更に、これ等ビツト８―１１が
アドレス指定される時、出力信号CPGLINも又
アクテイブ状態になる。従つて、MUX３０２お
よび３０３に対するCPGLIN信号の付与の外に、
MUX３０１と３０４の入力ターミナル１ａおよ
び１aiに対してそれぞれ信号CPGDIRの付与が行
われる。MUX３０４の入力ターミナル１の信号
CPGDIRがアクテイブでない即ちローの状態で
あれば、MUX３０４の入力ターミナル２ai上の
入力信号CPGAD８がハイとローのいずれの状態
であつても入力ターミナル０ｂ又は２ｂ（２進ア
ドレス０又は１１）のいずれかがアクテイブ状態
化され信号CPGCND信号がこれ等両アドレスに
与えられるため、前記入力信号CPGAD８がハイ
かローかは何等の相違を生じない。CPGCND信
号の出所は、チヤネル・レジスタ１１４と３０９
のＤビツトであるチヤネル・レジスタ３０９の出
力回線３０９Ｃからである。従つて、方向性ビツ
トCPGDIRがアクテイブ状態化されると、仮想
アドレス１０６の数10（10進数）ビツトはチヤネ
ル・レジスタ１１４又は３０９のＤビツトの内容
に従つて変更される。信号CPGAD８も又アクテ
イブ状態化されなければ、MUX３０１の入力タ
ーミナル１ｄの信号CPGDIRの作用は生じない。
これは、信号CPGAD８がアクテイブ状態でない
即ちハイであれば、MUX３０１のアドレス２ｅ
又は３ｅ（２進数10又は11）のみがアドレス指定
でき、これ等は共に同じでマイクロプロセサの通
信アドレスのビツト７を表わすためにそうなるの
である。しかし、PROM３００からのCPGAD８
信号も又アクテイブ状態化される（即ち、ロー）
時、MUX３０１のアドレス０ｅ又は１ｅ（２進
数00又は01）のみがアドレス指定されてアクテイ
ブ状態化され、これ等のアドレスは論理１の
LOGIC１を与えられるが、これ等は両信号
CPGAD８とCPGDIRがアクテイブ状態となるか
あるいはCPGAD８がアクテイブ状態となる時だ
けMUX３０１の出力回線３０１Ａに通ることを
許容される。従つて、信号CPGAD８がアクテイブ状態にさ
れると、仮想アドレスのビツト７が変更されて１
に強制される。第１Ａ図に関して既述した如く、チヤネル・レ
ジスタ・ビツト（CPGCCB）がアクテイブ状態
即ちローとなる時、仮想アドレス１０６のビツト
１１および１２はレジスタ１１５のチヤネル回線
αおよびβが入れられる。第３図のレジスタ３１
０がチヤネル・レジスタ１１５と対応し、出力回
線３１０ＡのビツトCPGCCHはチヤネル・レジ
スタ１１５のαビツトと、出力回線３１０Ｂのビ
ツトCPGCCLはレジスタ１１５のβビツトと対
応するため、信号CPGCCBがアクテイブ状態即
ちローとなる時これ等ビツトが仮想アドレスのビ
ツト１１と１２を置換する。これがいかにして生
じるかを考えてみよう。信号CPGCCBはアクテ
イブ状態化されると、ドライバ３０６の１１入力
ターミナルおよびANDゲート３１１Ａの１ター
ミナルに与えられる。従つて、ドライバ３０６は
駆動され、出力回線３１０Ａおよび３１０Ｂのチ
ヤネル制御ビツト信号CPGCCHおよびCPGCCL
はドライバ３０６のターミナル１ｈおよび０ｈに
それぞれ与えられ、ドライバ３０６の出力回線３
０６Ａおよび３０６Ｂに送られて、仮想メモリ
ー・アドレスのビツト１１および１２を置換す
る。ドライバ３０６の入力ターミナル１に与えら
れる信号CPGCCBはローの時にドライバ３０６
を駆動するが、ドライバ３０５の入力ターミナル
１９に与えられる同じ信号はドライバ３０５の動
作を禁止することに注目すべきである。従つて、
ドライバ３０５の入力ターミナル２４と２５のそ
れぞれのCADU信号はドライバ３０５の出力タ
ーミナル３０５Ａと３０５Ｂには通されないが、
前述の如くチヤネル・レジスタ３１０によつて置
換されるのである。そのため、ドライバ３０６又
は３０６（両方ではなく）が駆動され、チヤネ
ル・レジスタ・ビツトのいずれかがドライバ３０
６を経て送られ、あるいはマイクロプロセサ・ア
ドレス・ビツトがドライバ３０５を介して出力側
に送られることが判る。最後に、仮想アドレス変更については、ビツト
４，５，６の変更について述べる。第１Ａ図に関
して既に述べたように、この変更は信号CPGAD
４を経て行われる。ページング信号ゼネレータの
アドレス１２（10進数）がアドレス指定される
と、その後の全信号がアクテイブ状態になる。即
ち、CPGLIN，CPGDIR，CPGCCBおよび
CPGAD４である。このことは、アドレス１２
（10進数）が00001111以降を含む第１Ｃ図により
判る。従つて、第１Ａ図の照合番号１０５からビ
ツト位置４，５，６，７がロー即ちアクテイブ状
態であり、これ等ビツト位置はそれぞれ信号
CPGAD４，CPGCCB，CPGDIRおよび
CPGLINを対応する。最初の３信号がアクテイ
ブ状態である時いかにしてこれ等の３信号が仮想
アドレスを変更するかについては既に示したが、
ここで信号CPGAD４がいかにして仮想アドレス
を変更して仮想アドレスのビツト４，５，６に１
を強制するかについて示される。信号CPGAD４
はドライバ３０８の駆動ターミナルに与えられ
る。ドライバ３０８が駆動される（即ち、ロー）
時は１がビツト４，５，６に対してそれぞれ強制
され、もし駆動されずハイであれば、ビツト番号
４，５，６上のマイクロプロセサ・アドレス
CADUは通過する。その理由は、ドライバ３０
８が与えられた信号に対してレジスタをプル・ア
ツプした３状態回路（LS２４１として市販）で
あるためである。従つて、もしCPGAD４の如き
ローの信号が与えられれば、ドライバ３０８を駆
動せず出力信号は＋５ボルト迄プル・アツプされ
てこれを論理値１にする。一方、信号CPGAD４
がアクテイブ状態でなくハイであれば、ドライバ
３０８を駆動してドライバ３０８の入力ターミナ
ル１Ｋ，２Ｋおよび３Ｋ上のアドレス信号をそれ
ぞれ許容する。第１Ａ図のページング信号ゼネレータ１０５許
りでなく第３図のその相等PROM３００もメモ
リー１０９を更に効率的にアドレス指定できる
が、このPROMは更に、主記憶装置１０８、マ
イクロプロセサ１０１およびＩバスおよびＵバス
に取付けられた種々のレジスタおよび周辺装置の
間に更に有効なアドレス指定および通信を行う信
号を生成する。ＵバスおよびＩバスを用いるレジ
スタ・メモリーからレジスタの如き種々の装置間
のこの通信は信号CEU２IOをアクテイブ状態化
することにより開始される（即ち、信号CEU２
IOはローであつて第１Ｃ図において零で表示さ
れるれる）。信号CEU２IOはページング信号ゼネ
レータ１０５上のビツト位置番号１であることに
注目すべきである。ページング信号ゼネレータ１
０５とその相等PROM３００のマツプである第
１Ｃ図においては、ビツト位置番号１に零が記憶
される３つのアドレスがあり、これ等は10進数の
記憶場所１８，２１および２２、即ち仮想アドレ
スの16進数の場所９０、Ａ８およびＢ０であるこ
とに注目すべきである。従つて、ページング信号
ゼネレータ１０５又はPROM３００のこれ等の
場所のいずれかがマイクロプロセサ１０１により
アドレス指定される時、信号CEU２IOがアクテ
イブ状態即ちローとなる。信号CEU２IOは通信
プロセスを開始し、第１Ａ図のバス・ドライバお
よび第７図の７１１Ａの駆動状態を制御する。こ
れは又、第４図のANDゲート３５４に対して１
入力として与えられ、このデータがバス上で妥当
となつた後パルス・アウトを保証する。第３図および第４図においては、Ｉバス・ドラ
イバ７１１ＡをしてデータをＵバスからＩバスに
駆動させ、チヤネル・レジスタ１１４、CCBレ
ジスタ１１５又はＳレジスタ１２３Ａのいずれか
に書込ませることが望ましい時、信号CEU２IO
がPROM３００のビツト位置１で生成される。
第４図においては、信号CEU２IOがANDゲート
３５４の１入力ターミナルに与えられてストロー
ブ信号CTPHZDでANDされて出力側および
ANDゲート３５４で信号CEU２IO―１０を生じ
ることが判る。又、デコーダ３５５の入力ターミ
ナル２０Ａおよび１０Ａにそれぞれ与えられるの
は通信アドレス装置のアドレス１０３のビツト１
０および１１である。この時これ等のビツトはデ
コーダ３５５の出力ターミナル上の４信号の１つ
をアクテイブ状態にするよう復号される。デコー
ダ３５５の入力ターミナル２０および１０のビツ
ト１０および１１がそれぞれ10即ち２進化10進数
３である時、出力信号CEU２IO―Ａ２が駆動さ
れてデコーダ３５７の駆動ターミナルに与えられ
る。更に、通信アドレス装置のビツト１３と１４
（即ち、信号CADU１３およびCADU４）はデコ
ーダ３５７の入力ターミナル２PAおよび１PAに
それぞれ与えられる。これ等の両ビツト１３と１
４が０である時、デコーダ３５７の出力ターミナ
ル零が駆動され、信号CEI２CNがアクテイブ状
態化されて第１Ａ図のチヤネル・レジスタ１１４
および第３図の３０９への書込みのため使用され
る。一方、もしビツト１３および１４がそれぞれ
０および１であり、信号CADU１３および
CADU１４としてデコーダ３５７の入力ターミ
ナル２PAおよび１PAにそれぞれ与えられるなら
ば、デコーダ３５７の01出力ターミナルは駆動さ
れ、信号CEI２CBがアクテイブ状態となつて第
１図のCCBレジスタ１１５と第３図の３１０を
アドレス指定するため使用される。最後に、もし
デコーダ３５７の入力ターミナル２PAおよび１
PAの信号CADU１３およびCADU１４としてそ
れぞれ与えられるビツト１３と１４が１および０
即ち10進数の２であれば、デコーダ３５７の02出
力ターミナルは駆動状態となり、信号CEI２SR
はアクテイブ状態となつてＳレジスタ１２３Ａを
アドレス指定するため使用される。このように、
信号CEU２IOはバス・ドライバ１１１およびア
ドレス・レジスタ１１４，１１５，１２３Ａを駆
動するため使用される。従つて、マイクロプロセ
サ１０１が書込み命令を実行してこれに指令して
マイクロプロセサのアキユムレータを16進数の場
所Ａ８に書込ませる時、マイクロプロセサはマイ
クロプロセサのアキユムレータの内容をＵバス上
におき、バス・ドライバ１１１を書込み方向に駆
動し、これは次に適当なレジスタ・アドレスにス
トローブされる。書込み命令が実行中であつて情報がＩバス上の
レジスタのどれかに書込まれつつある時、第１Ａ
図のバス・ドライバ１１０も又Ｍバス１０９を駆
動状態にし、アドレス・レジスタに書込まれる同
じ情報も又アドレス指定されるメモリー１０８の
セクシヨンに書込まれる。（第２Ａ図および第２
Ｂ図も参照されたい）バス・ドライバ１１０は信
号CEMB２Ｕがないことにより駆動され、メモ
リー１０８の方向にＭバスを駆動する。従つて、
レジスタに書込まれた情報も又、診断およびデバ
ギングのための情報を保持する「シヤドー・メモ
リー」に書込まれ、遠隔の保守が行われる時デー
タを保持する場所を提供する。ＩバスからＵバスに対してデータを読出す際、
ＭバスからＵバスに対するデータの転送を禁止す
ることが必要である。これはＩバスがＵバスに対
するデータを制御することを許容する。この機能
は、ページング信号ゼネレータ１０５に信号CEI
０２Ｕを生成することにより行われる。この信号
は次に第４図のデコーダ３５１の駆動ターミナル
に与えられ、同時にアドレス１０３のビツト９お
よび１０は信号CADU０９およびCADU１０と
してそれぞれ入力ターミナル２Ｋおよび１Ｋに与
えられる。これ等の信号は第１の復号レベルを受
けて、入力ビツト９および１０がそれぞれ０およ
び１である時、デコーダ３５１の出力ターミナル
０１上に出力信号CEI０２Ｕ―Ａ１を与える。こ
の時信号CEI０２Ｕ―Ａ１は、それぞれ入力ター
ミナル２LAと１LAのビツト１４と１５と共にデ
コーダ３５２の駆動された入力ターミナルに与え
られる。ビツト１４と１５の２進数値に従つて、
４つのサブ指令信号の１つがエンコーダ３５２の
出力ターミナルに生成される。ビツト１４と１５
が０の値（仮想メモリー・スペースにおけるアド
レス指定場所１６進Ａ８と等しい）を有する時、
サブ指令CEDH２Ｉ―００がデコーダ３５２の00
出力ターミナルにおいて生成される。この信号は
次にレジスタ３６０の駆動ターミナルに与えられ
る。レジスタ３６０は第１Ａ図の上位データ・レ
ジスタ１２０と対応する。従つて、信号CEI０２
Ｕは、データの上位レジスタ１２０からＩバスお
よびＵバスへの読出しのための手段を提供する。
しかし、バス・ドライバ１１０は信号CEMB２
Ｕの存在により禁止されるため、アドレス１０３
によりアドレス指定されたメモリーは読出され
ず、上位レジスタ１２０のみが読出される。同様
に、ビツト１４および１５がそれぞれ０１であつ
てこれによりデコーダ３５２の出力ターミナル０
１をアドレス指定する時、下位データ・レジスタ
１２１が読出される。従つて、信号CEDL２Ｉ―
００が生成されて第４Ａ図のレジスタ３６１の駆
動ターミナルに与えられる。このように、第４Ａ
図のレジスタ３６０および３６１は第１Ａ図のレ
ジスタ１２０と１２１にそれぞれ対応する。第１Ａ図のバス・ドライバ１１０は第４Ｂ図の
ドライバ３７０と対応する。これは両方向のドラ
イバであつて、記憶バス１０９からＵバス１１２
へ、あるいはその逆にデータを駆動することがで
きる。データ転送の方向は信号CEMB２Ｕによ
つて制御される。この信号が生じる時はデータは
記憶バス１０９からマイクロプロセサ・バス１１
２に流れさせられ、信号がない時は反対方向のデ
ータ転送が許される。信号CEMB２Ｕは第４図
のANDゲート３７１および３７２を介して生成
される。これ等のANDゲートは、マイクロプロ
セサ読出しCUREAD、ストローブ信号CIPHZ２
および通信駆動信号CESR２ＵおよびCEIN２Ｕ
の如き種々の信号の簡単なAND操作を表示する。
これ等はCEMB２Ｕ信号を生成し、次にANDゲ
ート３７１の１入力ターミナルに与えられる。Ｉ
バスからＵバスへの転送操作が行われる時、換言
すればレジスタからの読出し操作がＩバスからＵ
バスに行われる時、この信号はANDゲート３７
１の入力側でハイとなり、もし残りの信号がハイ
であれば信号CEMB２Ｕがハイとなることに注
目すべきである。このハイの信号が第４Ｂ図のド
ライバ３７０の入力ターミナルに与えられる時、
Ｉバスからバス・ドライバ１１０を経てＭバスに
至る情報の流れを禁止することになる。次に第１Ａ図、第１Ｃ図、第４図においては、
USART１１６および１１７のアドレス指定操作
が示される。このアドレス指定手順を開始する信
号CESU２Ｕは第１Ａ図のページング信号ゼネレ
ータからのビツト３として生じる。第１Ｃ図か
ら、ビツト番号３の０を含む唯一のアドレスは16
進数88であることが判る。従つて、この場所がア
ドレス指定される時、ビツト０，３，４および７
がアクテイブ状態になる。前述の如く、ビツト３
は第４図のデコーダ３５０Ａの駆動ターミナルに
与えられる信号CESU２Ｕを与え、チヤネル番号
CPGCNLの中間ビツトの復号操作に関与する。
このビツトの値に従つて、デコーダ３５Ａの出力
ターミナル０と１の２つの出力信号CEOU２Ｕお
よびCE１Ｕ２Ｕはそれぞれアクテイブ状態とな
る。信号CEOU２Ｕがアクテイブ状態である時、
USART１１６が駆動され、CE１Ｕ２Ｕがアク
テイブ状態であればUSART１１７が駆動され
る。情報が駆動USARTに書込まれる時、これは
又アドレス１０３によりアドレス指定されるメモ
リーの前記部分に書込まれる。このタイプの２重
アドレス指定は、同じ物理的アドレスに変換され
て実際にアドレス指定される物理的装置の複写ア
ドレス即ちシヤドーを与える２つの仮想アドレス
を使用する。例えば、適当なUSARTに対して１
つの駆動信号を与えるこことにより、いかにして
16進数88のアドレスが物理的USARTをアドレス
指定するかを示した。再び第１Ｃ図においては、
16進アドレスＣ８が１つの点を除いて16進アドレ
ス８８と同じ２進マツプを有すること、および16
進アドレス８８のビツト番号３が０即ちアクテイ
ブ状態であるが16進アドレスＣ８のビツト３は１
即ちアクテイブ状態でないことが判るであろう。
従つて、第３のビツトを除いて、16進アドレス８
８が16進アドレスＣ８と同じ信号を生じ、従つて
アドレスＣ８は信号CESU２Ｕが16進アドレス８
８で与えられる時アドレス指定される特定の
USARTのシヤドーと考えることができることが
判る。従つて、16進アドレス８８即ち10進数17が
実際のUSARTデータをアドレス指定するが、16
進アドレスＣ８即ち10進数25はそのシヤドーをア
ドレス指定することが判る。従つて、16進アドレ
ス８８に書込みを行う場合は、書込みはUSART
において前述の原理に従つて記憶スペース16進数
C8によりアドレス指定される適当な記憶スペー
スに対して行われる。典型例によりいかにしてこ
れが行われるかを考察しよう。第１に、ページン
グ信号ゼネレータ１０５の10進数の場所17をアド
レス指定する。アドレス書式１０３を用いればア
ドレスは下記の如くとなる。即ち、0000000―
010001000である。実際のアドレス指定を行うビ
ツト８乃至１２は２進様式においては10進数17を
含むことに注意すべきである。第１Ｃ図におい
て、10進数の場所１７はビツト０，３，４および
７をアクテイブ状態にすることが判る。ビツト０
はページング信号ゼネレータ１０５において信号
CPGAD８を生じ、この信号はアクテイブ状態の
時ビツト７を１に強制する。ビツト３は、
USARTをアドレス指定し仮想アドレスの実アド
レスへの変更には関与しない信号である。ページ
ング信号ゼネレータのビツト４はCPGAD４であ
り、これがアクテイブ状態の時、ビツト４，５お
よび６を１に強制する。最後に、ページング信号
ゼネレータ１０５のビツト７は、アクテイブ状態
の時に信号CPGLINを与えてビツトおよびチヤ
ネル・レジスタの中間ビツトを実アドレスのビツ
ト位置８および９に強制する。本例の目的のため
にこれ等のビツト位置が０であると仮定すれば、
ビツト８および９は０となり最後の実アドレスは
000011110000000となる。この時10進アドレス２
５がアドレス指定されると、アドレス様式１０３
は0000000011001000の形態となる。再び第１Ｃ図
から、下記信号はアクテイブ状態のCPGAD８
CPGAD４およびCPGDINとなることが判る。こ
れも又前例において存在した信号CESU２Ｕはア
ドレスの変更には関与しなかつたので、その結果
生じる最後の実アドレスは下記の如く前のアドレ
スと同じになる。即ち、000011110000000である。
従つて、同じアドレスがメモリーにおいてアドレ
ス指定されることが判る。従つて、遠隔の保守又
は診断操作が要求される時、実USARTではなく
シヤドー・メモリーがアドレス指定され得る。こ
の同じ原理がＩバスに付属される他の周辺装置又
はレジスタにも妥当する。 USART―チヤネル・レジスタ又はチヤネル制
御ブロツク・レジスタ等の如き１つのハードウエ
アをアドレス指定するこのシヤドー技法は、その
内容を置換させるCCBレジスタの如きレジスタ
を要求する割込みが生じる時特に有効でありサイ
クル時間を節減する。従来の構成においては、レ
ジスタの内容が読出されて一時記憶域に記憶さ
れ、新らしい情報がレジスタに書込まれる。レジ
スタの元の内容を置換することが必要な場合、こ
のレジスタが最初に再び読出され、その内容は一
時記憶域に記憶され、次に元の内容が再び書込ま
れる。シヤドーの概念を用いると、レジスタの元
の情報のシヤドーが主記憶装置の予め定めた記憶
場所に記憶されるため、割込みモードに必要なも
のは全てレジスタに書込まれる新らしい情報に対
してである。元の情報は依然としてシヤドー場所
に保持され、これを再びレジスタに戻すことが必
要な場合は、この情報は直接シヤドー場所から読
出すことができる。読出しのためには約３マイク
ロ秒、書込みのためには４マイクロ秒がかかるた
め、各々の完全サイクルにおいては合計４マイク
ロ秒が節減される。次に第５Ａ図、第５Ｂ図および第５Ｃ図および
第６Ａ図および第６Ｂ図においては、本発明のベ
クトル化割込みの望ましい実施態様が示されてい
る。第６Ｂ図は割込みシーケンスのタイミング図
を示す。PTIME３信号はCPU６００により500
ナノ秒毎に生成される接地アクテイブTTL信号
であり、100ナノ秒の公称巾を有する。この信号
は、バス６２０，６２１および６２２上の条件を
デマークし、セツト／リセツトし、データ・スト
ローブとして作用するためシステム６００Ａの周
辺装置コントローラにより広く使用される。信号
BINTRはバス上の開路されたコレクタ駆動回線
である割込み要求信号で、割込みを行おうとする
システムの周辺装置コントローラにより接地する
よう切換えられる。このPIOCT信号も又、バス
ダイアログ制御情報をコントローラに伝送する状
態がバス上に符号化されることを選択されたコン
トローラに対して表示するためCPU６００によ
り使用される接地アクテイブTTL信号である。
PBYTE信号は、CPU６００によりアクテイブ状
態にされる時、マイクロプロセサ６０１の如きコ
ントローラにアドレス指定されるワードの下位バ
イト（即ち、ビツト８〜１５）を与える。最後
に、信号PBBUSY又はPROCEDは、アクテイブ
の状態の時、コントローラが使用であり指令を拒
否するか、バス上にあつた最終割込みを受入れた
のいずれかを表示する。本に述べたμP割込み機構は、Ｉ／Ｏバスを介
してＩ／Ｏ装置（６２０又は６０１）の１つに対
するチヤネル番号によりアドレス指定されるＩ／
Ｏ命令のCPU６００の開始によつてアクテイブ
状態化される。このμP６０１に対する順序が指
向されると、６０１Ａ内のデコーダはこのチヤネ
ル番号を認識してμP割込み要求をセツトする。
指令開始（PIOCT、第６Ｂ図参照）の間のシス
テム・バス上の16ビツトの情報は、10ビツトのチ
ヤネル番号およびａ，ｂ機能コードからなる。
CNの比較が行われる時、もしこれがμPのCNで
あると決定されれば、この情報はレジスタ３６２
（チヤネル番号）と３１１（FCN）に記憶され、
μPに対する割込み要求が６０１Ａのフロツプに
記憶される。μPがこれを「マスクされた割込み」
として処理するため、その動作は遅らされ得る。
これ等の動作のタイミングは第６Ｂ図に示され
る。マイクロプロセサ６０１が割込み命令を受取る
時、このマイクロプロセサは主記憶装置１０８に
おける16進数FFF８およびFFF９の場所を順次
アドレス指定し、ここで割込みベクトルのそれぞ
れの上位バイトおよび下位バイトが記憶される。
16進アドレスFFF８が番号１０３により第１Ａ
図に示される様式の16進数に入れられる時、記号
1111111111111―000を有することが判る。16進数
FFF９が前記様式に入れられると、記号
1111111111111001を有する。従つて、割込みレジ
スタの上位バイトが取出された後アドレスFFF
９がアドレス指定される時、FFF９アドレスの
ビツト１がアクテイブ状態になる。これ等のビツ
ト信号が種々の組合せ又は個個に第３図に示した
種々のハードウエア回路素子に与えられる、即ち
換言すれば、主記憶装置６０８Ａおよび６０８Ｂ
における16進アドレスFFF９の代りにこれ等の
アドレス・ビツトが用いられて、(a)前述のページ
ング・アドレス機構を動作禁止し、(b)CPUのデ
コーダ３８０を駆動し、これが更に(c)レジスタ３
１１がPROM／RAM６０１Ｂの予め定めた基本
アドレスを提供することを許容し、(d)この
PROM／RAMが更に64の機能コードの選択され
た１つのアドレスを含む。これは、前記アドレス
のビツト０，１，２，１３，１４，１５が第４Ｃ
図のデコーダ３８０の入力ターミナルに与えられ
る時に行われる。前述の如く、16進アドレス
FFF９がアドレス指定される時、ビツト１３と
１４は零となり、ビツト１５は１となり、これ等
はデコーダ３８０の駆動ターミナルに与えられ
る。更に、全て零であるアドレスのビツト０，
１，２は第４Ｃ図のデコーダ３８０のターミナル
１，２，４に与えられる。ビツト１３と１４（即
ち、信号CADU１４およびCADU１１５）が与
えられるターミナルが駆動される反転回路デコー
ダ３８０を有するため、全て１となるデコーダ３
８０のターミナル１，２，４における情報は復号
されてデコーダ３８０の出力ターミナル７上にア
クテイブ状態の信号CADUH７を与える。これ
は、２進数１１１が10進数７に復号するためであ
る。次に、信号CADUH７が第３図のレジスタ３
１１の駆動ターミナルＦに与えられ、更に同時に
MUX３０１，３０２，３０３およびANDゲー
ト３１１Ａの駆動／動作禁止ターミナルに与えら
れ、こうして前述のページング・アドレス機構の
動作を禁止する。従つて、16進数の場所FFF９
をアクセスする代りに、レジスタ３１１は駆動さ
れてその出力ターミナルにおいて下位ビツト１
０，１１，１２，１３，１４，１５を与える。こ
れ等ビツトは、RAM又はPROM６０１Ｂをアド
レス指定するためのアドレスを構成する。メモリ
ー６０１Ｂのアドレスの内容はプログラム・カウ
ンタ（PC）６０１Ｄの下位バイト位置に入れら
れる。レジスタ３１１における情報は第５Ｂ図に
示される機能コード情報であり、この情報は割込
みが開始された時（第６Ｂ図のPBYTE信号参
照）CPUによつて送られる。ページング・アド
レス機構が禁止されたため、又信号CADUH７が
アドレス指定場所16進数FFF９をレジスタ３１
１に再指向させるため、又信号CADUH７が更に
レジスタ３１１を駆動するため、レジスタ３１１
の下位ビツト１０，１１，１２，１３，１４，１
５は、プログラム・カウンタ（PC）６０１Ｄの
下位バイト位置に入れられるメモリー６０１Ｂの
情報をアクセスするために使用される。機能コー
ドの下位バイトには６ビツトがあるため、RAM
又はPROM６０１Ｂの如きメモリーにおいて64
迄の場所をアドレス指定することができる。これ
等記憶場所の各々は、帰属される場合割込みアド
レスを含むその機能コードと関連する割込みベク
トルの下位バイトを含んでいる。従つて、機能コードの情報内容に従つて、
PROM６０１Ｂにおいて64の異なる記憶場所の
どれかから開始し、従つて64迄の異なる割込み操
作を提供し得る割込み操作が提供される。更に、
前述の如く、プログラム・コンピユータ・カウン
タ６０１Ｄ又は他のレジスタはシヤドー場所から
その情報を得、従つて、最初に前の情報をアンロ
ードしてこれを保管し次に新らしい情報をロード
すること、および割込みループから出る時この操
作を繰返すことは必要ない。又、マイクロプロセ
サを割込の際アドレスFFF９に対し指向させる
マイクロプロセサの通常の割込み手順がパイパス
され、64の独自のアドレスの内の１つのアドレス
が自動的に機能コードによつて与えられ、こうし
て作用的に64の異なるベクトル即ちルーチンに対
するシヨートカツトを与えるものであることも判
るであろう。次に第４図および第６Ｂ図において、信号
CADUH７が駆動される時は位相Ｄの信号
（ANDゲート３５８Ａに対するCTPHZD、信号
CEI２CNを駆動）と共に与えられることに注目
すべきである。更に、信号CADUH７はORゲー
ト３５８ＢのCECN２Ｉ―１Ｈ信号でORされて
信号CECN２Ｉを付勢する。信号CEI２CNは第
３図のチヤネル・レジスタ３０９のＣターミナル
に与えられ、これは前述の如く第１Ａ図のチヤネ
ル・レジスタ１１５Ａに相等のものである。同様
に、信号CECN２Ｉは、第１Ａ図のチヤネル番号
レジスタ１２２の内容をＩバスに対し、あるいは
この逆方向にストローブするために使用される。従つて、このベクトル割込みは次の２つのこと
を行う。即ち、(a)この割込みは独自の機能コード
に従つて自動的に64の場所の内１つをアドレス指
定し、(b)ハードウエア・チヤネル番号レジスタを
割込みの際サービスを要求されるチヤネル番号に
対してロードする。このチヤネル制御ブロツク・
レジスタ（CCB）１１５も又、機能コードが依
存する割込み毎に変更され得る。又、多数の入出力装置間の優先順位の確立を含
む別の割込みタイプもある。これは、優先順を決
定するための情報を記憶する多数の予め定めた記
憶場所を有するPROMにより行われる。例えば、
第１Ａ図のUSART１１６又はUSART１１７の
いいずれか一方はチヤネル・プログラムの制御下
のマイクロプロセサ１０１を用いて操作する。優
先順位は第４Ｄ図のPROM３８４において確立
され、PROM３８４に対するCPBACK＋00入力
はマイクロプロセサ１０１が背景プログラムを実
行する時付勢される。USART１１６要求信号
CORRQT（受取り）およびCOTROT（伝送）は
それぞれPROM３８４アドレス・ターミナル１
ａおよび２ａに与えられる。同様に、USART１
１１７要求信号Ｃ１RRQTおよびCITRQTは
PROM３８４のアドレス・ターミナル３ａと４
ａに与えられる。信号CPGCNH，CPGCNLおよ
びCPGCNDはその時アクテイブ状態のチヤネ
ル・プログラムのチヤネル番号を識別し、それぞ
れアドレス・ターミナル５ａ，６ａ，７ａに与え
られるPROM３８４は内部で符号化されて２５
６出力の１つを与える。このコードは多くの規則
に従うことにより確立される。もしあるチヤネルが実行中であれば、その関連
部は通知割込みができない。即ち、もしUSART
０１１６が受取り動作中でPROM３８４に対
する受取り要求CORRQT＋00信号入力がハイで
あつて、USART０１１６の伝送要求
COTRQT＋00信号がUSART１１７の伝送要求
信号CITRQT＋00と共にハイに強制され、チヤ
ネル・プログラムが受取り操作を完了する迄
USART０１１６が受取りモードを維持するな
らば、このチヤネル・プログラムはUSART１１
６伝送操作を開始する。もしUSART０１１６とUSART１１１７
の両方が同時に動作すれば、受取り操作が伝送操
に勝る優先順位をとる。もしUSART０１１６
が伝送中でありUSART１１１７が受取り操作
のためチヤネル・プログラムを要求するならば、
このチヤネル・プログラムは、USART０１１
６がその伝送操作を完了した後USART１１１
７をサービスするため切換る。もし両方の回線が同期しなければ、USART０
１１６がUSART１１１７に勝る優先順位を
得る。マイクロプロセサ１０１を実行する背景プ
ログラムは、USART０１１６とUSART１
１１７の相方に勝る優先順位を有する。PROM
３８４に盛込まれたこの構成が優先順位を規定す
るのである。もしチヤネル・プログラムが通知割込みされる
ならば、PROM３８４の出力が、PROM３８４
の出力信号CICHNH＋00、CICHNL＋00および
CICHND＋00を経て通知割込みされたチヤネ
ル・プログラムで作用する装置のチヤネル番号を
選択する。更に、PROM３８４のCITCTR信号
はレジスタ３８２の入力側に与えられる。チヤネ
ル・プログラムがサブルーチンの終りに達する
と、16進数7E BD４０として符号化された飛踏
しマイクロ命令がマイクロプロセサ１０１から出
力される。16進数7Eと符号化されるビツトは飛
越しマイクロ命令を規定し、16進数BD４０とし
て符号化されるビツトはチヤネル・プログラムが
飛越すアドレスを表示する。アドレスBD４０₁₆
信号は、マイクロプロセサ１０１の割込み回線を
消勢する「セツト割込みマスク」マイクロワード
としてマイクロプロセサ１０１により感知され
る。次のアドレスBD４１₁₆（1011，1101，0100，
0001）は第４Ｃ図のアドレス・バス１０２と入力
デコーダ３８０に与えられる。０，１，２，１
３，１４，１５のビツト位置は、第４Ｃ図のデコ
ーダ３８０の入力側に与えられるか、アドレス・
バス信号CADU００＋00，CADU０１＋00，
CADU０２＋00，CADU１３＋00，CADU１４
＋00およびCADU１５＋00として第１Ａ図のデ
コーダ１２８に与えられる。デコーダ３８０の
CADUHT―00出力はローに強制され、これによ
り第４Ｄ図のＩレジスタ３８２を付勢し、あるい
は第１Ａ図に示される如くＩレジスタ１３０を付
勢する。もしチヤネル・プログラムに割込む要求がなさ
れなければ、信号CITCTR―00は論理値１とな
り、レジスタ３８２の出力は第１Ａ図のＵバス１
１２上に信号CDBU００―07＋00によつて16進
数39として現われ、これは開始マイクロ命令１の
戻しである。もし割込みの要求があれば、信号
CITCTR―00は論理値零となり、レジスタ３８
２の出力は第１Ａ図のＵバス１１２にノー・オペ
レーシヨン・マイクロプログラムである16進数01
として現われる。Ｕバス１１２の16進数01はマイクロプロセツサ
１０１により感知されてアドレス場所16進数BD
４２のサービス・ルーチン開始を始動してチヤネ
ル・プログラムに通知割込みする。第４図において、ANDゲート３７２に対する
入力CADUH５―00は、ハイの時、第４図の
ANDゲート３７１の出力信号CEMB２Ｕ＋00を
ハイに強制することによつてドライバ１１０を経
て第１Ａ図のＵバス１０９に対しＵバス１１２か
ら情報が流れることを禁止する。第３図から判るように、CCBレジスタ３１０
の信号CPBACK＋00出力は、第１図のＩバス１
１３の信号CDBI０２＋00が論理値１で、第４Ｄ
図のPROM３８４に対してマイクロプロセサ１
０１が背景モードで操作中であることを表示する
時に付勢状態にある。

【図面の簡単な説明】

第１Ａ図は本発明の望ましい実施態様を示すブ
ロツク図、第１Ｂ図は本発明の典型的なアドレス
指定様式を示す図、第１Ｃ図はページング
PROMのマツプを示す図、第２Ａ図は本発明の
実メモリーの典型的な構成を示す図、第２Ｂ図は
本発明の仮想メモリーの典型例を示す図、第３
図、第４図、第４Ａ図乃至第４Ｄ図、第５Ａ図お
よび第５Ｂ図、および第７図は本発明の望ましい
実施態様を示す図、第６Ａ図は本発明の各構成部
分のフローチヤート、および第６Ｂ図は本発明の
タイミング図である。１０１……マイクロプロセサ、１０２……アド
レス・バス、１０３……レジスタ、１０５……ペ
ージング信号ゼネレータ、１０６……仮想アドレ
ス、１０７……実アドレス、１０８……メモリ
ー、１０９……バス、１１０，１１１……バス・
ドライバ、１１２……Ｕ―バス、１１３……Ｉ―
バス、１１４……チヤネルレジスタ、１１５……
CCBレジスタ、１１６，１１７……USART、１
２０，１２１……データ・レジスタ、１２２……
チヤネル番号レジスタ、２０１……メモリー、３
００……PROM、３０１〜３０４……マルチプ
レクサ、３０５〜３０８……ドライバ、３０９〜
３１１，３６０〜３６１，３７０〜３７２，３８
２……レジスタ、３１１Ａ，３５４，３５８Ａ，
３７１〜３７２……ANDゲート、３５１〜３５
３，３５５〜３５７，３８０……デコーダ、３５
８，３５８Ｂ……コンパレータ、３８４……
PROM。

Claims

【特許請求の範囲】１チヤンネル番号信号及び機能コード信号を含
む入力／出力命令を発生する中央処理装置６００
と、記憶されている複数の割込みルーチンの一つ
を識別するためのアドレス位置を示す上位バイト
信号及び下位バイト信号を有する複数の絶対アド
レス信号を記憶するメモリを有する複数の周辺サ
ブシステム６２０と、上記上位バイト信号及び下
位バイト信号を記憶するプログラムカウンタ６０
１ｄを有するマイクロプロセツサと、前記複数の
割込みルーチンの一つを識別する前記アドレス位
置を選択するための多重ベクトル化割込み装置と
を備え、下記装置を更に有するコンピユータ装
置。 (a) 前記中央処理装置及びマイクロプロセツサに
結合され、割込み信号を発生するための前記チ
ヤンネル番号信号に応答する第１の装置６０１
ａ、上記マイクロプロセツサは第１のアドレス
FFF８信号及び第２のアドレスFFF９信号を
発生するための前記割込み信号に応答する、 (b) 前記メモリ１０８及びマイクロプロセツサに
結合され、前記プログラムカウンタ６０１ｄの
上位バイト位置における記憶のため前記メモリ
から上位バイト信号を取り出すための第１のア
ドレス信号に応答する第２の装置１０５，６０
１ｄ、 (c) 上記第２の装置、マイクロプロセツサ及び中
央処理装置に結合され、前記プログラムカウン
タの下位バイト位置における記憶のため上記メ
モリから下位バイト信号を取り出すための基本
アドレス信号を発生するための前記機能コード
信号に応じて、前記第２のアドレス信号を変形
するための第２のアドレス信号に応答する第３
の装置３８０，６０１ｂ，６０１ｄ、前記第２の装置は前記複数の割込みルーチンの
一つの第１のバイトを取り出すために前記プログ
ラムカウンタに記憶されている前記複数の絶対ア
ドレス信号の選択された一つに応答する。