JPH0440734B2

JPH0440734B2 -

Info

Publication number: JPH0440734B2
Application number: JP54163657A
Authority: JP
Inventors: Oo Horutei Toomasu; Shii Miraa Robaato; Shii Ju Kin
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1979-01-02
Filing date: 1979-12-18
Publication date: 1992-07-06
Also published as: AU531380B2; CA1124885A; US4290104A; AU5394779A; JPS5593583A

Description

【発明の詳細な説明】

本発明はデータ処理システムに関し、特に改善
されたページング機構を用いてコンピユータ・シ
ステムの遠隔保守を容易にするためのアドレス指
定装置に関する。通常は、コンピユータのメモリーはオペランド
とコンピユータの指令即ち命令の両方を記憶す
る。オペランドは一般にこれについて操作される
べきデータであり、指令はコンピユータ・プログ
ラムを全体的に形成する命令である。１つの命令
ワードは、通常コンピユータ・メモリーにおける
１つの記憶場所をアドレス指定する指令部分を含
んでいる。２進法により与えられた命令によりア
ドレス指定できるメモリーの記憶場所の数は、命
令ワードのアドレス部分に割当てられるビツト数
と、これ等ビツトに応答するハードウエアに依存
する。一般に、１つのバイトにおいていくつのビ
ツトでも使用できるが、命令ワードは８ビツト・
バイトからなる。又、命令のアドレス部分が１
つ、２つ、３つ又はそれ以上のバイトを含むこと
は一般的ではない。唯一の８ビツト・バイトを有
する命令のアドレス部分はメモリー当り2⁸＝256
の記憶場所しかアドレス指定できないが、２つの
８ビツト・バイトを有するアドレスは2¹⁶＝66336
の場所をアドレス指定することができる。これ以
上の記憶場所も２つの８ビツト・バイトでアドレ
ス指定可能であるが、メモリーから各アドレス・
ワードを取出してこれを実行するには更に多くの
サイクル数が必要となる。更に、これより多くの
ワードの記憶のためにはこれ以上の記憶スペース
が必要となる。従つて、ミニコンピユータ、マイ
クロコンピユータおよび通信プロセサにおける要
件は、命令のアドレス部分の取出しにおいて最小
限度のコンピユータ・サイクル時間で更に大きな
アドレス指定能力を可能にする改善されたアドレ
ス指定機構である。従つて、コンピユータ・シス
テムが誤動作を生じると、非常に遠隔の場所にあ
る遠隔ステーシヨンから診断を行うことが望まし
い。従つて、コンピユータ回路網の保守コストは
実質的に減少する。典型的なコンピユータの主記憶装置のアドレス
指定機構は米国特許第3267462号に示される。こ
れは、無作為に選択された位置で始まる所要数の
文字をアドレス指定する能力を有する直接のアド
レス指定機構である。主記憶装置に記憶された命令は一般に、コンピ
ユータ・プログラムを構成するようなグループの
連続する記憶場所に記憶される。従つて、第２の
命令を見出すため別のアドレスを取出す等の必要
はないのが普通であるが、これは元のアドレスが
既に取出されたアドレスに番号１（又は他の番号）
を加えることにより変更でき、これによりこれを
次に取出されるべき隣りの記憶場所に指標付けす
るためである。他の変換技法は、元のアドレスによりアドレス
指定されて取出されるべきオペランドに対する新
しいアドレスを与えるため元のアドレスを置換即
ち変更する指標付けレジスタを構成する。このタ
イプの典型的な装置は、1966年11月８日発行の米
国特許第3284778号（Ｈ・Trauboth）に記載され
ている。更に徹底したコンピユータ・アドレス指定法
は、１つの命令のアドレス部分が所望の絶対記憶
アドレスを指示せずに主記憶装置に配されるペー
ジやセグメントの如き相対アドレスを指示する相
対アドレス指定法を導入した。セグメント又はペ
ージの始めに対して配され得るのはこのページ又
はセグメントである。従つて、１つのセグメント
又はページ内の相対アドレスをハードウエアが絶
対アドレスを見出す主記憶装置を用いてこのセグ
メント又はページの始めの場所と連絡することが
できる。このタイプの装置の典型例は、1976年２
月10日発行のＪ・Ｌ・Brown等の米国特許第
3938096号、および1968年８月12日発行のＷ・
Ｃ・Emersonの米国特許第3461433号である。更に他のアドレス指定法では、高速の小容量の
メモリーを用いて主記憶装置を支持することによ
り速度およびスループツトを増大し、このアドレ
スに対してアドレス指定機構により使用されるに
先立つて取出される。従つて、アドレス指定にお
ける速度が得られる。この装置の典型例は1966年
５月10日発行のYohan Chuの米国特許第3251041
号である。IBMのシステム370において使用され
た如きオペレーテイング・システムが磁気デイス
ク上に存在するアドレスを主記憶装置上にマツプ
する仮想メモリー・システムが主記憶装置の容量
を増大させるため着想された。ユーザが主記憶装
置をアドレス指定し、ユーザにとつての感じは非
常に大きい容量の主記憶装置を有することであ
る。（米国ニユーヨーク州のVan Nostrand
Reinhold Co.の1971年版のHarry Katzan，Jr.
著、「コンピユータの構成およびシステム370」を
参照されたい）これは、本出願人が関知する記憶
アドレス指定法に関する従来技術のあるものであ
る。これは背景技術として提示されるもので、こ
れが本発明に対し最も近い従来技術であり特許調
査を行つたものと考えてはならない。これ等全ての技法は大型コンピユータ・システ
ムに関するもので、一般に指標レジスタ、バツフ
ア・メモリー等の余計なハードウエアを必要とす
る。しかも記憶スペースは小型コンピユータにお
ける如く大型コンピユータにとつてはそれ程余分
なものではない。小型コンピユータにとつての要件は、基底アド
レス指定機構のハードウエアを使用し、同時に多
重アドレス・ワードのアクセスのためのサイクル
時間を最小限にする改良されたアドレス変更シス
テムである。更に、コンピユータ・システムにお
ける診断を遠隔場所から通信チヤネルを経て行う
ことが望ましい。本発明の目的は、仮想アドレスの実アドレスヘ
マツピングするための改善された装置の提供にあ
る。本発明によれば、仮想および実メモリーと、
仮想アドレスを実アドレスにマツピングするため
の装置を備えたコンピユータ・システムが提供さ
れる。本発明の望ましい一実施例によれば、種々の通
信ベースに接続され、仮想アドレスを実アドレス
にマツピングしてデータのフローを制御し、特殊
な通信チヤネルの「シヤドー」の記憶場所にアド
レス指定情報を更に記憶するためのアドレス指定
ハードウエアが提供される。８ビツト・アドレスの５ビツトを用いてページ
ング信号発生器をアドレス指定して主として８つ
の制御信号を生成する。この８つの制御信号は、
８ビツト・アドレス（通常、主記憶装置の256だ
けの記憶場所をアドレス指定できる）を変更して
８ビツト・アドレスに対する別のアドレス指定能
力を提供するために使用される。制御信号が特定
のビツトに対してアクテイブである時、このビツ
トが変更されるかあるいは別のビツトが代替され
る。制御信号がアクテイブでなければ、このアド
レスにおける元のビツトが使用される。レジスタ
USART等の物理的装置がアドレス指定される
時、アドレスが通信チヤネルのために予約された
主記憶装置の特殊区域の「シヤドー」記憶場所に
更に記憶される。本発明による構成について、以下に添付図面に
関して例示的に説明する。第１図においては、本発明を実施した典型的な
コンピユータの通信システムのブロツク図が示さ
れる。MODEMとデータ・プロセサ間の標準的
なインターフエース伝送制御装置は簡略化のため
本図には示さない。通信は、レシーバから送受話
器を持上げて遠隔地区をダイアルすることにより
自動的に接続することができる。この遠隔地区と
の間の電話通信が一たん確保されると、典型的な
デイジタル制御信号１２０Ａ−１がデータ・プロ
セサ１２０−１によつて送られ、電話線１２２−
１上をMODEM１２１−１を介して送られるの
に適する典型的なアナログ信号に変換される。次
にこれ等の信号は通信回線１２２−１により
MODEM１２３−１に送られ、ここでこの信号
はアナログ形の信号１２０Ｃ−１からデイジタル
形の信号１２０Ｄ−１に変換されて、以降の操作
（以下に更に詳細に説明する）を行う遠隔電力コ
ントローラ１２５に受取られる。次に第１AA図において、本発明が共に実施され
る従来技術のコンピユータ通信システムが示され
る。このタイプのシステムによれば、遠隔地区の
コンピユータ１０７は、中央地区のコンピユータ
１０１が伝送中であるかどうかには拘りなく連続
的に給電されねばならない。この従来技術のコン
ピユータ通信システムにおいてデータを伝送する
ため、コンピユータ１０１が自動ダイヤル装置１
０３を経て遠隔地区コンピユータ１０７の電話番
号をダイヤルするが、もち論手動によるダイヤル
操作も行うことができる。データを伝送するため
のダイヤローグを開始するため伝送制御装置１０
２に対する信号をダイヤルする。伝送制御装置１
０３は、MODEM１０４とコンピユータ１０１
間の標準的なインターフエースであり、EIA（電
子工業協会）基格BS−232−Ｃと呼ばれる。これ
等の標準的なインターフエース装置は下記の如き
種々の信号を受取り、生成し、送出する。１データ信号 (a) 伝送データ（対MODEM）伝送するため端末又はコンピユータにより生成
されるデータ。 (b) 受取りデータ（対端末又はコンピユータ）端末に対しMODEMにより受取られたデータ。２タイミング信号 (a) トランスミツタ信号素子タイミング２つの結
合が規定される。１つはコンピユータシステム
用の伝送ターミナルからそのMODEMに対し
て信号素子タイミング情報を送出する。他は伝
送MODEMからその端末又はコンピユータを
経てタイミング情報を送出する。 (b) レシーバ信号素子タイミング２つの結合が規
定される。１つは受取りターミナルからその
MODEM又はコンピユータ・システムに信号
素子タイミング情報を送出する。他は受取り
MODEMからそのターミナルにタイミング情
報を送出する。このタイミング信号結合は任意
選択される。始動／停止の伝送のための
MODEMはこれ等の結合は使用しない。３制御信号 (a) 送出要求（対MODEM）この結合上の信号は伝送を要求する時伝送ター
ミナルによつて生成される。この結合のON条件
においてMODEMキヤリア信号が伝送される。
（半２重操作により、この結合のOFF条件が
MODEMを「データ受取り」状態に保持する。 (b) 送出クリア（対端末又はコンピユータ・シス
テム）。この結合における信号は伝送MODEMにより
生成され、データ伝送の用意がなされることを表
示する。これ等は、伝送装置から信号を送る要求
に対する応答である（全２重操作により、
MODEMは常に伝送状態にある）。 (c) データ・セツト使用可能（対端末又はコンピ
ユータ）。この結合における信号は局部MODEM
により生成されて伝送機械に対し動作の用意があ
ることを表示する。（下記の制御信号が作用する） (d) データ・ターミナル使用可能（対MODEM）端末又はコンピユータ・システムがこの結合に
おいてON条件を送出する時、MODEMを通信回
線に接続させる。OFF条件は、別の用途の回線
の呼出しの終了即ち解除のためこれを遮断させ
る。 (e) リング標識（対端末）この結合における信号は、ターミナルに対し、
MODEMが遠隔場所からリング信号を受取りつ
つあることを通知する。 (f) データ・キヤリア検出装置（対端末）この結合における信号は、端末に対し、キヤリ
ア（信号を送る正弦波）が受取られつつあること
を表示する。もしキヤリアが回線上の異常条件の
故に脱落するならば、この端末はこの結合におけ
るOFF条件によつて通知されることになる。 (g) データ変調検出装置（対端末）この結合におけるON条件は、端末に対し、こ
の信号がMODEMにより適正に変調されつつあ
ることを通知する。変調の品質がある閾値以下に
下落すると、この端末は、再伝送要求又は低い伝
送速度の使用の要求の如き有効な動作をとり得
る。 (h) 速度セレクタ２つの速度セレクタ結合があり、その１つは
MODEMに対するもの、他は端末に対するもの
である。これ等を用いて伝送速度が変更できる。４接地 (a) 保護用接地機械のフレームおよび、恐らくは外部のアース
に取付けられる。 (b) 信号接地諸回路に対する共通接地が照合する電位を確保
する。回線の通信が中央地区のコンピユータ１０
１とMODEM１０４間に確保されると、
MODEMが通信回線１０５上に転送されること
が可能な形態でデータを翻訳した後、データの伝
送が進行する。このデータはMODEM１０６に
より受取られ、このMODEMはこのデータをデ
イジタルフオーマツトに再翻訳し、これを受取り
側のコンピユータ１０７に伝送する。次に第１Ａ図においては、改善されたアドレス
指定のため情報のフローおよび情報の変更を示す
本発明の望ましい一実施例の論理ブロツク図が示
される。マイクロプロセツサ１０１は、
Motorola Inc.により市販されるタイプ6800であ
り、主記憶装置１０８をアドレス指定するため16
ビツトのアドレス・バス１０２を使用する。これ
は、主記憶装置１０８の64000バイト以上のアド
レス指定能力を提供する。命令のフオーマツトは
第１Ｂ図において示される。一方が８ビツトの
OPコードと８ビツトの(a)バイトを有し、他方が
８ビツトのOPコードと８ビツトの(a)バイトと８
ビツトの(b)バイトを有する主として２つの書式が
ある。第１Ａ図においては、レジスタ１０３はペ
ージング信号発生器１０５をアドレス指定するた
め最初の５つの上位ビツト８，９，10，11および
12を使用する。（このページング信号発生器は
Motorola Inc.から市販されるタイプ5610と呼ば
れる集積回路メモリーチツプである）ページング
信号発生器１０５は、(b)バイトのビツト８〜12に
よりアドレス指定可能な32ワードを記憶する。こ
のページング信号発生器のアドレス指定のため５
ビツトが使用されるため、これ等は内部の32ワー
ドのいずれかをアドレス指定するために使用でき
る。発生器１０５の内部回路は、第１の８ワード
（アドレス07迄）がアドレス指定される時に信号
CPGLINがアクテイブ状態となるもの（即ち、
ローになる如きもの）である。信号発生器１０５
の次の４ワードがアドレス指定される（即ち、ア
ドレス８−11）時、両信号CPGLINおよび
CPGDIRがアクテイブ状態におかれる。次に記
憶場所ワード13（即ち、アドレス12）がアドレス
指定される時、信号CPGLIN，CPGDIR，
CPGCCB、およびCPCAD4の全てがアクテイブ
状態化（即ち、ローになる）される。ORゲート
１０４からのローの出力信号がそのＥ入力ターミ
ナルに存在する時、ページング信号発生器１０５
が付勢される。ローの入力信号は、(a)バイトの全
ての入力ビツナ１〜８が０即ちローである時、
ORゲート１０４の出力側からページング信号発
生器１０５のＥ入力ターミナルに与えられる。従
つて、(a)バイトの全てのビツトが０である時にロ
ーの信号はORゲート１０４の出力側に生じ、こ
れがページング信号発生器１０５のＥ入力ターミ
ナルに与えられ、こうしてこれを付勢する。信号
発生器１０５が付勢されると、制御信号の場所１
０５ａの１つが(b)バイトのビツト９〜13によつて
アドレス指定され、ローになることにより付勢さ
れる。これ等の制御信号１０５ａの１つがアクテ
イブ状態（即ち、ロー）である時、16ビツトの仮
想アドレス１０６が実アドレス１０７に変換さ
れ、これが次に主記憶装置１０８をアドレス指定
する。もしこの制御信号１０５ａがいずれもアク
テイブ状態でなければ、16ビツトのアドレス１０
６は16ビツト・アドレス１０７と同じになり、メ
モリー１０８のアドレス指定のための変更は生じ
ない。（この変更を行うための機構については第
３図に関して以下に詳細に説明する）従つて、信
号CPGCCBがアクテイブ状態であるものとすれ
ば、仮想アドレスのビツト11はCCBレジスタ１
１５の位置αにおけるビツトにより置換され、ビ
ツト12はCCBレジスタ１１５におけるビツトβ
によつて置換されて実アドレスを形成する。もし
制御信号CPGDIRがアクテイブ状態であれば、
仮想アドレスのビツト10はチヤネル・レジスタ１
１４のビツトＤにより置換される。もし制御信号
CPGLINがアクテイブ状態であれば、仮想アド
レスのビツト９はチヤネルレジスタ１１４のビツ
トＭにより置換され、仮想アドレスのビツト８は
チヤネルレジスタ１１４のビツトＨにより置換さ
れる。もし制御信号CPGAD８がアクテイブ状態
であれば、仮想アドレスのビツト７は１により置
換される。最後に、もし制御信号CPGAD４がア
クテイブ状態であれば、仮想アドレスのビツト
４，５，６は１で置換される。信号CESU2Uは、選択された汎用同期非同期
レシーバ／トランスミツタ（USART）１１６，
１１７の回線番号をアドレス指定するため使用さ
れる。（USARTは、Intel Corp.からプログラマ
ブル通信インターフエース8251Aとして市販され
ている。）信号CEIU20は両方向バス・ドライバ
１１１を介してＩバス１１３を付勢する（これ等
の両方向バス・ドライバはTexas Instrument
Co.からタイプ74LS245として市販される）。信号
CEIO₂ＵはＩバス１１３かＵバス１１２に対する
通信を許容し、CEU₂IOはＵバス１１２からＩバ
ス１１３に対する通信を許容する。Ｉバスは、通
信情報を記憶するために取付けられた種々のレジ
スタを有する。典型的なレジスタは、上位デー
タ・レジスタ１２０、下位データレジスタ１２
１、チヤネル番号レジスタ１２２、および状態レ
ジスタ１２３がある。これ等のレジスタは、Ｉバ
ス１１３およびＵバス１１２を介してマイクロプ
ロセツサと、又Ｉバス１１３とＭバス１０９を介
して主記憶装置１０８と通信する。Ｉバス１１３
上の種々の付属要素が主記憶装置１０８と通信す
るためには、通信ポートと関連する各回線および
チヤネルに対して主記憶装置におけるスペースを
割当てることが必要である。従つて第２Ａ図によ
れば、実メモリー２００が回線０−３に対してそ
の領域の一部を予約することが判る。各回線は64
バイトからなり、合計４本の回線０−３は論理表
（LCT）スペースを有する。各回線０−３は更に
各32バイトの２チヤネルに再分割される。従つ
て、LCTスペースを構成する各々64バイトの４
回線からなる32バイトの８チヤネルがある。次の
256バイトはチヤネル指令プログラム（CCP）の
用途のため予約される。又、不使用スペースと共
にチヤネル指令プログラム（CCP）のため予約
される３乃至4Kのバイトもあある。このスペー
スの下にはチヤネル制御ブロツク（CCB）のた
め予約された別の256バイトがある。LCTスペー
スと共に、各回線０−３は64バイトの１つの
CCBと関連させられ、この64バイトはそれぞれ
32バイトの２チヤネルに再分割される。この下に
はフアームウエアの作業スペースとして予約され
る記憶スペースがある。従つて、各回線０−３
は、各々が２チヤネルに再分割される１つの
LCTおよび１つのCCBスペースと関連させられ
ることが判る。第１Ａ図と共に以下に説明するア
ドレス指定機構の一部がこれ等全ての記憶スペー
スをアドレス指定する。しかし、このためには、
１アドレス・バイトが８ビツトからなり又８ビツ
トが256の場所しかアドレス指定できないため、
これが２つのアドレス・バイトａとｂを要する。
第２Ａ図から更に判るように、3K／4Kの記憶場
所を除く768の記憶場所（３×256）がある。これ
等の256の場所は、回線０−３の通信がその
LCT，CCBおよびフアームウエアと常に関連し
なければならないため、最も瀕繁にアドレス指定
される。本発明は768の場所が以下に述べる如く
第２Ｂ図の仮想アドレスの変更を許容することに
より(b)バイト１０３の最初の５ビツト８〜12によ
つてアドレス指定を可能にする。従つて、サイク
ル時間および記憶スペースはこの短いアドレス指
定形態により節減されるのである。第１Ｃ図においてはページング信号発生器１０
５（即ち、ページングPROM300）のマツプが示
される。このアドレス場所は最初の３列の種々の
番号のシステムにおいて示され、最後の列はこの
アドレス場所に記憶される実情報を含んでいる。
４番目の列は同様な内容を有する16進数の場所を
表示する。第２Ｂ図においては、仮想メモリーのため予約
されたメモリー２０１の256の記憶場所が示され
る。最初の64の場所即ちバイトは10進法の０乃至
64および16進法の０乃至3Fで付番され、CCPに
より使用される現時回線のLCTを含む。次の32
の場所即ちバイト、10進表示の場所64〜95および
16進表示の40〜5Fはフアームウエアにより使用
される現時チヤネルのLCTのため予約されてい
る。次の８つの場所即ち10進表示96−102および
16進表示60〜67のバイトは現時チヤネルのアクテ
イブ状態のCCBのため予約されている。従つて
１つの不使用スペースがあり、又現時回線の
USARTと、それぞれの現時回線のコピー
USARTと、現時チヤネルのLCTの実行のため
予約された３つの８バイトの場所がある。本発明の改善されたアドレス指定法がいかに作
用するかを典型的な事例により示す。従つて、仮
想メモリー２０１の回線０の記憶場所５がアドレ
ス指定されるものと仮定する。従つて、レジスタ
１０３の(a)バイトのビツト０乃至７の全てが０と
なり、このためORゲート１０４を付勢しページ
ング信号発生器１０５を付勢することになる。次
の５ビツト８乃至12も又０となるが、ビツト13は
１、ビツト14は０、ビツト15は１となつて、２進
アドレス１０１即ち10進アドレス５を生じる。仮
想アドレス１０６も又ビツト０乃至12が０、ビツ
ト13が１、ビツト14が０、ビツト15が１となる。
しかし、更に、レジスタ１０３の(b)バイトのビツ
ト８〜12が０であるため、制御信号CPGLINは
アクテイブ状態となる。（前述のことから、もし
ビツト８〜12がページング信号発生器１０５にお
ける最初の８ワードをアドレス指定するため使用
されるならば、信号CPGLINはアクテイブ即ち
ローとなることが判る。）信号CPGLINがアクテ
イブ状態であれば、仮想アドレス１０６のビツト
８および９はチヤネル・レジスタ１１４のビツト
ＨおよびＭによりそれぞれ置換されることにな
る。最初回線０の場所５をアドレス指定中であつ
たと仮定した場合において、チヤネル・レジスタ
１１４のビツトＨおよびＭが０となり、従つて実
アドレス１０７のビツト８および９も又０とな
る。このように、最後の実アドレスはビツト０−
12が０、ビツト13は１、ビツト14は０、ビツト15
は１となり、こうして実メモリーの回線０の第５
の場所をアドレス指定する。この問題を１ステツプ進めるため、回線１にお
ける第５の場所がこの時アドレス指定されるもの
と仮定する。レジスタ１０３および仮想アドレス
１０６のビツト内容は前の事例と同じである。し
かし、回線１はこの時アドレス指定中であるた
め、チヤネル・レジスタ１１４はその上位ビツト
Ｈにおいて０を、又その次の順位のビツトＭにお
いては１を有することになる。従つて、信号
CPGLINが一たんアクテイブ状態になると（レ
ジスタ１０３の(b)バイトのビツト８〜12が全て零
であるため）、仮想アドレス１０６のビツト８は
０であるチヤネル・レジスタ１１４のビツトＨに
より置換され、仮想アドレス１０６のビツト番号
は、回線１がアドレス中であるため本例では１で
あるチヤネル・レジスタ１１４の中間ビツトＭに
より置換されることになる。従つて、実アドレス
１０７はビツト０乃至８において零、ビツト９は
１、ビツト10〜12は０の儘、ビツト13は１、ビツ
ト14は０、ビツト15は１の儘である。従つてこの
時上記実アドレス（000000001000101）によつて
16進法の場所45（10進法表示で69）は、回線１の
第５の場所である実メモリーにおいてアドレス指
定される。このため、回線２又は３の場所５にお
いては、仮想アドレス１０６のビツト８および９
に対してチヤネル・レジスタ１１４のビツトＨお
よびＭを代替するだけで同様にアドレス指定で
き、実アドレス１０７を得る。第３図においては、仮想アドレスの実アドレス
へのマツピングを改善するためのページング装置
の詳細な論理ブロツク図が示される。最初に構造
説明を行うが、これにおいては第３図の各構成部
が識別され、可能なかぎり第１Ａ図と結び付け、
第２図に第３図の構成部の作用について行われる
種々の機能を説明する。第１Ａ図から、前に述べ
たように、ページング機構は、最後の実アドレス
１０７に与えられた信号により変更されるか変更
されないビツト４乃至12を与えるため仮想アドレ
スフオーマツト１０６のビツト４乃至12を変更す
るよう構成されることに注目すべきである。第３
図においては、マルチプレクサ（MUX）３０
２，３０３，３０４およびドライバ３０５が、実
アドレス１０７の変更されたビツト８乃至12を表
示する回線３０２Ａ，３０３Ａ，３０４Ａ，３０
５Ａおよび３０５Ｂ上に出力信号をそれぞれ与え
ることに留意すべきである。マルチプレクサ
（MUX）３０１およびドライバ３０８は、変更
された実アドレス１０７のビツト４乃至７を表わ
す回線３０１Ａ，３０８Ａ，３０８Ｂおよび３０
８Ｃに出力信号を与える。レジスタ３０９は第１
Ａ図のレジスタ１１４と対応し、ビツトＨ，Ｍお
よびＤを記憶し、回線３０９Ａ，３０９Ｂ，３０
９Ｃ上に出力信号としてこれ等のビツトを与え
る。レジスタ３１０は第１Ａ図のCCBレジスタ
１１５と対応し、それぞれ回線３１０Ａおよび３
１０Ｂ上に出力信号としてＬおよびＢビツトを与
えて記憶する。PROM３００はページング信号
発生器１０５と対応する。前述の如く、この
PROMは仮想アドレス１０６の実アドレス１０
７へのマツピングを行うための種々の信号を与え
る。マツプPROM３００は第１Ｃ図と対応する。
ドライバ３０５と３０６はANDゲート３１１と
接続されて実メモリー・アドレス・ビツト11と12
を与える。レジスタ３１１は種々の信号を記憶す
るために使用される。これ等装置の各々は、下記の表１に示す如き統
一された表示に従つてTexas Instrument、
Motorola、Intelおよびその他の半導体メーカに
より市販されるものである。

【表】再び第３図に関して、仮想アドレスの実アドレ
スへの改善されたマツピングのためのページング
装置の作用および機能について更に詳細に説明す
る。第１Ａ図に介して既に述べたように、
PROMチツプ３００のアドレス０乃至７がアド
レス指定される時通信ページング回線信号
（CPGLIN）がローになることによつてアクテイ
ブの状態になる。このことは第３図のページング
PROMマツプに示され、第１の８つの位置の内
容は01111111である。ビツト位置７は０即ちロー
であり、信号CPGLINをアクテイブ状態化する。
この信号は次にそれぞれマルチプレクサ
（MUX）３０２と３０３の入力ターミナルに与
えられる。それぞれマルチプレクサ３０２と３０
３の入力ターミナル１に対する他の入力制御信号
は、常にハイとなるようにされる論理値１
（LOGIC1）信号である。信号CPGLINがアクテ
イブ（ローの状態）である時、これはそのぞれ入
力ターミナル１ag，１ahマルチプレクサ３０２，
３０３をアドレス指定するが、これは入力ターミ
ナル１ｇおよび１ｈ上の信号が回線３０２Ａと３
０３Ａ上を出力としてそれぞれ通過すること意味
する。マルチプレクサ３０２の入力ターミナル１
ｇ上の信号（CPGCNH）に従つて、これがチヤ
ネル・レジスタ３０９の回線３０９Ａ上の上位ビ
ツトから生じるものであることが判る。同様に
MUX３０３の入力ターミナル１ｈ上の入力信号
（CPGCNL）によれば、これは中間位置の出力回
線３０９Ｂから来ることが判る。これ等は第１Ａ
図のチヤネル・レジスタ１１４のビツトＨおよび
Ｍと対応する。従つて、回線ページング信号
（CPGLIN）がアクテイブ状態におかれる時、レ
ジスタ１１４，３０９のＨおよびＭビツトはそれ
ぞれ出力回線３０２，３０３上の仮想アドレス・
ビツト８および９に対して代替される。逆に、回
線ページング信号（CPGLIN）がアクテイブ状
態（即ち、ハイ）におかれると、仮想アドレスの
アドレス・ビツト８と９は変更されずに、それぞ
れMUX３０２と３０３の出力回線３０２Ａと３
０３Ａに対する場合と同様に通過させられる。こ
れは、CPGLINがハイである時、LOGIC₁は常に
ハイであり、10進アドレス３ｇと３ｈ（２進数11）
はそれぞれMUX３０２と３０３上でアドレス指
定される。MUX３０２の入力アドレス３ｇは信
号CADU08で、この信号はマイクロプロセツサ
１０１によつてアドレスレジスタ１０３に入力さ
れるアドレスのビツト８である。MUX３０３の
入力アドレス３ｈはCADU09であり、これは通
信アドレス・マイクロプロセサ・ビツト９として
解釈される。入力ターミナル３ｇおよび３ｈがア
ドレス指定される時、これはアクテイブ状態とな
り、このターミナルにおけるアドレスがMUX３
０２と３０３の出力回線３０２Ａおよび３０３Ａ
に対し通過することを許容する。 PROMチツプ３００からの仮想アドレス１０
６を変更する次の制御ビツトは両方向
8CPGDIR）である。両方向ビツトは表示された
チヤンネルにおけるデータの流れの方向（入つて
くるのか、出ていくのか）をあらわすビツトで、
これはチヤンネル・レジスタ１１４の下位Ｄビツ
トにある。両方向ビツトはPROM３００のアド
レス８，９，10，11（10進）がアドレス指定され
る時（第１Ｃ図参照）にアクテイブ状態になる。
更に、これ等のビツト８−11がアドレス指定され
る時、出力信号CPGLINもアクテイブ状態とな
る。従つて、MUX３０２および３０３に対する
CPG−LIN信号の付与に加えて、それぞれMUX
３０１および３０４の入力ターミナル１ｄおよび
１aiにおいて信号CPGDIRが付与される。MUX
３０４の入力ターミナル１の信号CPGDIRが非
アクテイブ状態即ちハイの時は、MUX３０４の
入力ターミナル２ai上の入力信号CPGAD８がハ
イでもローでも変りはないが、これはいずれの場
合でも入力ターミナル０ｂ又は２ｂ（２進アドレ
ス０又は11）がアクテイブ状態化されて信号
CPGCNDがこれ等の両アドレスに与えられるた
めである。CPGCND信号の出所は、チヤネル・
レジスタ１１４とチヤネル・レジスタ３０９のＤ
ビツトであるチヤネル・レジスタ３０９の出力回
線３０９Ｃである。従つて、方向性を有するビツ
トCPGDIRがアクテイブ状態化される時、仮想
アドレス１０６の数字10（10進数）はチヤネル・
レジスタ１１４又は３０９のＤビツトの内容によ
り変更される。信号CPGAD８も又アクテイブ状
態にならなければ、MUX３０１の１ｄ入力ター
ミナル上には信号CPGDIRの作用は生じない。
これは、信号CPGAD８が非アクテイブ状態即ち
ハイであればアドレス２ｅ又は３ｅ（２進数の10
と11）又はMUX３０１のみがアドレス指定可能
であり、これ等が共に同じであつてマイクロプロ
セサの通信アドレスのビツト７を表示する故にこ
うなる。しかし、PROM３００からのCPGAD8
信号も又アクテイブ状態化（即ち、ロー）される
時、MUX３０１の唯１つのアドレス０ｅ又は１
ｅ（２進数の00又は01）がアドレス指定されてア
クテイブ状態となり、これ等の両アドレスが論理
信号１LOGIC１を与えられ、この論理信号は、
両信号CPGAD８およびCPGDIRがアクテイブ状
態の時又はCPGAD８のみがアクテイブ状態の時
MUX３０１の出力回線３０１Ａに通過すること
を許容される。従つて、信号CPGAD８がアクテイブ状態であ
れば、仮想アドレスのビツト７が変更されて１に
強制される。第１Ａ図に関して前に述べたように、チヤネ
ル・レジスタ・ビツト（CPGCCB）がアクテイ
ブ状態即ちローである時、仮想アドレス１０６の
ビツト11と12はレジスタ１１５のチヤネル・ビツ
トαとβにより置換される。第３図のレジスタ３
１０がチヤネル・レジスタ１１５と対応し、出力
回線３１０ＡのビツトCPGCCHがチヤネル・レ
ジスタ１１５のαビツトと対応し、出力回線３１
０ＢのビツトCPGCCLがレジスタ１１５のβビ
ツトと対応するため、これ等ビツトは信号
CPGCCBがアクテイブ状態即ちローである時仮
想アドレスのビツト11と12を置換する。信号
CPGCCBがアクテイブ状態におかれる時、ドラ
イバ３０６の11入力ターミナルおよびANDゲー
ト３１１Ａの１ターミナルに与えられる。従つ
て、ドライバ３０６が付勢され、出力回線３１０
Ａと３１０Ｂ上のチヤネル制御ビツト信号
CPGCCHおよびCPGCCLがそれぞれドライバ３
０６のターミナル１ｈおよび０ｈに与えられ、ド
ライバ３０６の出力回線３０６Ａおよび３０６Ｂ
に送られ、仮想メモリー・アドレスのビツト11お
よび12を置換する。ドライバ３０６の入力ターミ
ナル１に与えられたCPGCCB信号がローの時、
これがドライバ３０６を付勢するが、ドライバ３
０５の入力ターミナル１９に与えられるこの同じ
信号がドライバ３０５を消勢することに注目すべ
きである。従つて、ドライバ３０５の入力ターミ
ナル２４と２５の信号CADUはそれぞれドライ
バ３０５の出力ターミナル３０５Ａと３０５Ｂに
は送られず、その代り前述の如くチヤネル・レジ
スタ３１０により置換される。従つて、ドライバ
３０６又は３０５は両方ではなくいずれか一方が
付勢され、いずれか一方のチヤネル・レジスタ・
ビツトがドライバ３０６に送られるか、マイクロ
プロセサのアドレス・ビツトがドライバ３０５を
介して出力側に送られることが判る。最後に、仮想アドレス変更に関しては、ビツト
４，５および６の変更について説明する。第１Ａ
図に関して既述の如く、この操作は信号CPGAD
４を介して行われる。ページング信号発生器のア
ドレス12（10進）がアドレス指定されると、
CPGLIN，CPGDIR，CPGCCBおよびCPGAD
４信号の全てがアクテイブ状態となる。このこと
は、アドレス12（10進）が下記00001111を含む第
１Ｃ図を照合すれば判る。従つて、ビツト位置
４，５，６，７はロー即ちアクテイブ状態とな
り、第１Ａ図の照合番号１０５から、これ等はそ
れぞれ信号CPGAD４，CPGCCB，CPGDIRおよ
びCPGLINと対応する。いかにして最初の３信
号がアクテイブ状態である時仮想アドレスを変更
するかについては既に示したが、いかにして信号
CPGAD４が仮想アドレスを変更して１を仮想ア
ドレスのビツト４，５，６に強制するかについて
はこれから示す。信号CPGAD４はドライバ３０
８の付勢ターミナル１９に与えられる。ドライバ
３０８が付勢される（即ち、ローの）時、１はそ
れぞれビツト４，６，５に強制され、もし付勢さ
れずハイであれば、ビツト番号４，５，６上のマ
イクロプロセサ・アドレスCADUがそれぞれ通
過する。その理由は、ドライバ３０８が市販の３
状態回路LS２４１であり、与えられた信号に対
する抵抗をプルアツプするためである。従つて、
もしCPGAD４の如きローの信号が与えられれ
ば、ドライバ３０８を付勢せず、出力信号は＋５
ボルト迄引出されてこれを論理値１にする。一
方、信号CPGAD４がアクテイブ状態でなくハイ
であれば、ドライバ３０８を付勢してドライバ３
０８の入力ターミナル１Ｋ，２Ｋ，３Ｋ上にアド
レス信号を許容する。第１Ａ図のページング信号発生器１０５および
第３図のその相等PROM３００が更に有効にメ
モリー１０８をアドレス指定できる信号を生成せ
ずに、主記憶装置１０８と、マイクロプロセサ１
０１と、種々のレジスタと、ＩバスおよびＵバス
に付属する周辺装置間の有効なアドレス指定およ
び通信を行う信号を更に生成するものである。Ｕ
バスおよびＩバスを用いてレジスタ、メモリー対
レジスタの如き種々の装置間の通信は信号CEU₂
IOのアクテイブ状態化によつて開始される（即
ち、信号CEU₂IOはローで、第１Ｃ図において零
で示される）。信号CEU₂IOはページング信号発
生器１０５におけるビツト位置番号１であること
に注目すべきである。次に、ページング信号発生
器１０５およびPROM３００のマツプである第
１Ｃ図に関して、ビツト位置番号１に記憶された
零がある３つのアドレスがあり、これ等は10進場
所18，21，22即ち仮想アドレスの16進場所90，
A8およびB0であることに注目すべきである。従
つて、ページング信号発生器１０５又はPROM
３００のこれ等の場所のいずれかがマイクロプロ
セサ１０１によりアドレス指定される時、信号
CEU₂IOがアクテイブ状態即ちローとなる。信号
CEU₂IOが通信プロセスを開始し、第１Ａ図のバ
ス・ドライバ１１１および第３図の３１１Ａの付
勢を制御する。又これは第４図のANDゲート３
５４に対して入力され、データがバス上で妥当と
なつた後のパルス出力を保証する。第３図および第４図によれば、信号CADUH7
＋00は、Ｉバス・ドライバ３１１Ａを付勢してデ
ータをＵバスからＩバスに駆動させてこれをチヤ
ネル・レジスタ１１４、CCBレジスタ１１５又
はＳレジスタ１２３Ａのいずれかに書込ませる
時、PROM３００のビツト位置１において生成
される。第４図によれば、信号CEU₂IOがAND
ゲート３５４の１入力ターミナルに与えられ、ス
トローブ信号CTPHZDでANDされて出力側およ
びANDゲート３５４で信号CEU₂IO−10を生成
することが判る。次にこの信号はデコーダ３５５
の付勢入力に与えられる。又デコーダ３５５の入
力ターミナル２０Ａおよび１０Ａにそれぞれ与え
られるのは通信アドレス装置のアドレス１０３の
ビツト10および11である。これ等のビツトはこの
時デコーダ３５５の出力ターミナル上の４信号の
内の１つをアクテイブ状態化するように複号され
る。デコーダ３５５の入力ターミナル２０と１０
におけるビツト10と11がそれぞれ１，０，即ち２
進化10進数３である時、出力信号CEU₂IO−A2
が付勢され、デコーダ３５７の付勢ターミナルに
与えられる。更に、通信アドレス装置のビツト13
と14（即ち、信号CADUI３およびCADUI４）は
それぞれデコーダ３５７の入力ターミナル２PA
および１PAに与えられる。これ等の両ビツト13
と14が０の時、デコーダ３５７の零出力ターミナ
ルが付勢され、信号CEI₂CNが付勢されて第１Ａ
図のチヤネル・レジスタ１１４および第３図の３
０９に書込むため使用される。他方、もしビツト
13と14がそれぞれ０と１でありデコーダ３５７の
入力ターミナル２PAおよび１PAにそれぞれ信号
CADU１３およびCADU１４として与えられ、
デコーダ３５７の01出力ターミナルが付勢され、
信号CEI₂−CBはアクテイブ状態となつて第１Ａ
図のアドレスCCBレジスタ１１５と第３図の３
１０をアドレス指定するため使用される。最後
に、もしデコーダ３５７の入力ターミナル２PA
および１PAにおける信号CADU１３および
CADU１４としてそれぞれ与えられたビツト13
と14が１および０即ち２進数の２であれば、デコ
ーダ３５７の02出力ターミナルは付勢状態とな
り、信号CEI₂SRはアクテイブ状態となつてＳレ
ジスタ１２３Ａのアドレス指定のため使用され
る。このように、信号CEU₂IOは、バス・ドライ
バ１１１とアドレス・レジスタ１１４，１１５お
よび１２３Ａを付勢するために使用される。従つ
て、マイクロプロセサ１０１がこれを指令してマ
イクロプロセサのアキユムレータを16進数の場所
Ａ８に書込む書込み命令を実行する時、マイクロ
プロセサはＵバス上にマイクロプロセサのアキユ
ムレータの内容を入れ、書込み指令においてバ
ス・ドライバ１１１を付勢し、これが後で適当な
レジスタ・アドレスにストローブされる。書込み命令が実行中であり情報がＩバス上のレ
ジスタのどれかに書込まれつつある時、第１Ａ図
のバス・ドライバ１１０も又Ｍバス１０９を付勢
し、アドレス・レジスタに書込まれた同じ情報が
アドレス指定されるメモリー１０８の１セクシヨ
ンにも書込まれる。（第２Ａ図および第２Ｂ図も
参照せよ）バス・ドライバ１１０は信号CEMB₂
Ｕがないことにより付勢され、メモリー１０８の
指令においてＭバスを付勢する。従つて、レジス
タに書込まれる情報も又「シヤドー・メモリー」
に書込まれ、これが診断目的又はデバギングのた
め情報を保持し、遠隔保守がおこなわれる時デー
タを保持する場所を提供する。ＩバスからＵバスに対してデータを読出す際、
ＭバスからＩバスへのデータの転送を禁止する必
要がある。これによりＩバスがＵバスに対するデ
ータの制御を行うことを可能にする。この機能
は、ページング信号発生器１０５における信号
CEIO₂Ｕの生成により行われる。この信号は次に
第４図のデコーダ３５１の付勢ターミナルに与え
られ、同時にアドレス１０３のビツト９と10がそ
れぞれ信号CADU09とCADU10として入力ター
ミナル２Ｋと１Ｋに与えられる。これ等の信号は
第１のレベルの復号操作を受けて、入力ビツト９
と10がそれぞれ０と１である時デコーダ３５１の
出力ターミナル01上に出力信号CEIO₂Ｕ−A1を
与える。この時、信号CEIO₂Ｕ−A1は、入力タ
ーミナル２LAおよび１LAにおけるビツト14と15
と共にそれぞれデコーダ３５２の付勢入力ターミ
ナルに与えられる。ビツト14と15の２進値に従つ
て、４つのサブ指令信号の１つがエンコーダ３５
２の出力ターミナルにおいて生成される。ビツト
14と15が０の値を有する時（16進アドレス指定場
所Ａ８と相当する仮想メモリー・スペース）、サ
ブ指令CEDH₂Ｉ−00がデコーダ３５２の00出力
ターミナルに生成される。この信号は次にレジス
タ３６０の付勢ターミナルに与えられる。レジス
タ３６０は第１Ａ図の上位データ・レジスタと対
応する。従つて、信号CEIO₂Ｕは上位レジスタ１
２０からＩバスおよびＵバスへのデータの読出し
のための手段を提供する。しかし、バス・ドライ
バ１１０は信号CEH₂Ｕの存在により禁止された
ため、アドレス１０３によりアドレス指定される
メモリー・スペースは読出されず、上位レジスタ
１２０のみが読出される。ビツト14と15がそれぞ
れ01でこれによりデコーダ３５２の出力ターミナ
ル01をアドレス指定する時、同様に下位データ・
レジスタ１２１が読出される。従つて、信号
CEDL₂Ｉ−00がが生成され、これが第４Ａ図の
レジスタ３６１の付勢ターミナルに与えられる。
このように、第４Ａ図のレジスタ３６０と３６１
が第１Ａ図のレジスタ１２０と１２１とそれぞれ
対応することが判る。第１Ａ図のバス・ドライバ１１０は第４Ｂ図の
ドライバ３７０と対応する。これは両方向性のド
ライバで、記憶バス１０９からＵバス１１２へ、
あるいはその逆方向にデータを駆動することがで
きる。データ転送の方向は信号CEMB₂Ｕにより
制御される。信号が生じると、データは記憶バス
１０９からマイクロプロセサ・バス１１２へ流れ
ることを許容され、信号が存在しなければ、反対
方向のデータ転送を許容する。信号CEMB₂Ｕは
第４図のANDゲート３７１と３７２を介して生
成される。これ等のANDゲートは、マイクロプ
ロセサ読出し信号CUREAD、ストローブ信号
CIPHZ₂、および通信可能信号CSR₂Ｕおよび
CEIN₂Ｕの如き種々の信号のAND操作を行なう。
これ等は次にANDゲート３７１の１入力ターミ
ナルに与えられるCEMB₂Ｕ信号を生じる。Ｉバ
スからＵバスへの転送操作、即ち換言すればＩバ
ス上のレジスタからＵバスへの読出し操作が行わ
れる時ANDゲート３７１の入力側では前記信号
がハイとなり、も又残りの信号も又ハイであれ
ば、信号CEMB₂Ｕがハイとなることに注目すべ
きである。このハイの信号が第４Ｂ図のドライバ
３７０の入力ターミナルに与えられる時、これは
ＩバスからＭバスに対して情報がバス・ドライバ
１１０を通ることを禁止する。次に第１Ａ図、第１Ｃ図および第４図において
はUSART１１６と１１７のアドレス指定操作が
示されている。このアドレス指定手順CESU₂Ｕ
を開始するこの信号は第１Ａ図のページング信号
発生器１０５からのビツト３として生じる。第１
Ｃ図からは、ビツト番号３において０を含む唯一
のアドレスが16進場所66であることに注意すべき
である。従つて、この場所がアドレス指定される
と、ビツト０，３，４および７がアクテイブ状態
となる。前述の如く、ビツト３は第４図のデコー
ダ３５０Ａの付勢ターミナルに与えられる信号
CESU₂Ｕを与えてチヤネル番号CPGCNLの中間
ビツトの復号操作に関与する。前記ビツトの値に
依存して、デコーダ３５Ａの出力ターミナル０お
よび１における２つの出力信号CEOU₂Ｕおよび
CE₁U₂Ｕの１つがアクテイブ状態になる。信号
CE₀U₂Ｕがアクテイブ状態になると、USART１
１６が付勢されるが、CE₁U₂Ｕがアクテイブ状態
ならば、USART１１７が付勢される。情報が付
勢されたUSARTに書込まれると、これも又アド
レス１０３によりアドレス指定されたメモリーの
前記部分に書込まれる。このタイプの２重アドレ
ス指定は２つの仮想アドレスを使用するが、これ
は同じ物理的アドレスに変換されて２重アドレス
即ち実際にアドレス指定される物理的装置のコピ
ーを提供する。例えば、ここで、いかにして16進
アドレス88が適当なUSARTに対する付勢信号を
与えることにより物理的USARTをアドレス指定
するかを示した。再び第１Ｃ図においては、16進
アドレスC8が、１つの点、即ち16進アドレス88
のビツト番号３が０即ちアクテイブ状態であるが
16進アドレスC8のビツト３は１即ち非アクテイ
ブ状態であることを除いて、16進アドレス88と同
じ２進マツプを有することが判るであろう。従つ
て、第３のビツトを除いて16進アドレス88が16進
アドレスC8と同じ信号を与え、従つて信号
CESU₂Ｕが16進アドレス88において与えられる
時C8がアドレス指定される特定のUSARTのシ
ヤドーと見做すことができることが判る。従つ
て、16進アドレス88即ち10進アドレス17は実際の
USARTデータをアドレス指定するが、16進アド
レスC8即ち10進アドレス25はそのシヤドーをア
ドレス指定することが判る。従つて、16進アドレ
ス88に書込む時はこのUSARTに書込まれ、適当
な記憶スペースが前述の諸原理に従つて記憶スペ
ースの16進C8によりアドレス指定される。次に
典型例によりいかにしてこれが生じるかを考えよ
う。第１に、ページング信号発生器１０５の10進
場所17をアドレス指定しよう。アドレスフオーマ
ツト１０３を用いて、アドレスは
0000000010001000の如くとなる。実際のアドレス
指定を行うビツト８乃至12が２進数のフオーマツ
トで10進数17を含むことに注目されたい。第１Ｃ
図において、10進場所17はビツト０，３，４，７
をアクテイブ状態で有することが判る。ビツト０
はページング信号発生器１０５において信号
CPGAD₈を生成し、この信号はアクテイブ状態
の時ビツト７を１に強制する。ビツト３は、
USARTをアドレス指定するが仮想アドレスの実
アドレスへの変更には関与しない信号である。ペ
ージング信号発生器のビツト４はCPGAD₄で、
これがアクテイブ状態の時ビツト４，５，６を１
に強制する。最後に、ページング信号発生器１０
５のビツト７はアクテイブ状態の時信号
CPGLINを与え、チヤネル・レジスタの上位ビ
ツトと中間位置ビツトを実アドレスのビツト位置
８および９に強制する。本例においては、これ等
ビツト位置が０であり、従つてビツト８と９が
０、最終の実アドレスが000011110000000となる
ことを仮定しよう。10進アドレス25がアドレス指
定される時、このアドレスのフオーマツト１０３
は次の形態をとる。即ち0000000011001000であ
る。再び第１Ｃ図からは、信号CPGAD₈，
CPGAD₄、およびCPGLINがアクテイブ状態で
あることが判る。これも又前の事例に示された信
号CESU₂Ｕがアドレスの変更に関与しなかつた
ため、結果として生じる最終の実アドレスは下記
の如き前のアドレスと同じである。即ち、
000011110000000である。従つて、同じアドレス
がメモリーにおいてアドレス指定されることが判
る。従つて、遠隔保守又は診断操作が要求される
時、シヤドー記憶がアドレス指定され実際の
USARTはアドレス指定されない。これと同じ原
理が他の周辺装置即ちＩバスに付属されるレジス
タにも適用される。 USART、チヤネル・レジスタ又はチヤネル制
御ブロツク・レジスタ等の如き１個のハードウエ
アをアドレス指定するこのシヤドー技法は特に有
効であり、その内容を置換するためCCBレジス
タの如きレジスタを必要とする割込みが生じる時
サイクル時間を節減する。公知の構成において
は、レジスタの内容は一時記憶域に読出されて記
憶され、新しい情報がこのレジスタに書込まれ
る。レジスタの元の内容を置換することが要求さ
れる時、このレジスタが最初に再び読出され、一
時記憶域にその内容が記憶され、次に元の内容が
再び書込まれる。シヤドー記憶の概念を用いれ
ば、主記憶装置における予め定めた記憶場所には
レジスタの元の情報のシヤドーが記憶されている
ため、割込モードにおいて要求される全ての事は
レジスタに書込まれるべき新しい情報についてで
ある。元の情報は依然としてシヤドー記憶場所に
保持され、これを再びレジスタに戻すことが必要
になる時はシヤドー記憶場所から直接読出すこと
ができる。読出しには約３マイクロ秒、書込みに
は４マイクロ秒かかるから、合計で４マイクロ秒
が各完全サイクルにおいて節減される。次に第５Ａ図、第５Ｂ図、第５Ｃ図、および第
６Ａ図および第６Ｂ図において本発明のベクトル
化割込み法の望ましい実施例が示される。第６Ｂ
図は割込みシーケンスのタイミング図を示す。
PTIME₃信号はCPU６００により500ナノ秒毎に
生成される接地アクテイブTTL信号であり、100
ナノ秒の公称時間巾を有する。この信号は、バス
６２０，６２１，６２２における諸条件を示し、
セツト／リセツトし、データ・ストローブとして
作用するためシステム６００Ａの周辺装置コント
ローラにより広く使用されている。BINTR信号
は割込み要求信号で、これはバス上の開放コレク
タ駆動回線で、割込みを試みるシステムの周辺装
置コントローラにより接地される。信号PIOCT
も又接地アクテイブTTL信号で、CPU６００に
より使用されて選択されたコントローラに対して
バス・ダイアログ制御情報を伝えるバス上に符号
化された状態があることをこのコントローラに対
し表示する。DATA BUS VALID信号は、この
バス上のデータが妥当であることを表示する。
PBYTE信号は、CPU６００によりアクテイブ状
態化される時、マイクロプロセサ６０１の如きコ
ントローラを提供してこのワードの下位のバイト
（即ち、ビツト８〜15）がアドレス指定される。
最後に、信号PBBUSY又はPROCEDは、アクテ
イブ状態の時、いずれか一方のコントローラが使
用中であつて指令を拒否するか、又はバス上にあ
つた最後の割込みを受入れるかのいずれかを表示
する。本文において説明したマイクロプロセサ（μP）
割込み機構は、Ｉ／Ｏバスを介してＩ／Ｏ装置６
２０又は６０１の１つに対するチヤネル番号によ
りアドレス指定されるＩ／Ｏ命令のCPU６００
の開始によりアクテイブ状態化される。このμP
６０１に対して順序が指定されるならば、６０１
Ａ内のデコーダはこのチヤネル番号を認識し、
μP割込み要求をセツトする。指令の開始
（PIOCT、第６Ｂ図参照）におけるシステム・バ
スに関する情報の16ビツトは10ビツトのチヤネル
番号とａ，ｂ機能コードからなる。CNが比較さ
れる時、もしこのμPのCNに決定されるならば、
この情報はレジスタ３６２（チヤネル番号）と３
１１（FCN）に記憶され、μPに対する割込み要
求は６０１Ａのフロツプに記憶される。μPがこ
れを「マスクされた割込み」として取扱うため、
その動作は遅延される。これ等の動作のタイミン
グは第６Ｂ図に示される。主としてマイクロプロセサ６０１は割込み命令
を受取る時、主記憶装置１０８における16進の場
所FFF８およびFFF９を順次アドレス指定し、
ここで割込みベクトルの上位バイトおよび下位バ
イトがそれぞれ記憶される。16進アドレスFFF
８が第１Ａ図において番号103により示される書
式で16進化２進法で入れられる時、これは記号
1111111111111000を有することが判る。このフオ
ーマツトにおいて16進法FFF９が入れられると、
記号1111111111111001となる。従つて、アドレス
FFF９が割込みレジスタの上位バイトが取出さ
れた後アドレス指定される時、FFF９アドレス
の１のビツトがアクテイブ状態となる。これ等の
ビツト信号は種々の組合せで又は個々に第３図に
示したハードウエア回路素子に与えられ、換言す
れば主記憶装置６０８Ａおよび６０８Ｂにおける
16進アドレスFFF９をアドレス指定する代りに
これ等のアドレス・ビツトが使用されて、(a)前述
のページング・アドレス機構を動作禁止し、(b)
CPUにおけるデコーダ３８０を駆動し、これが
更に(c)レジスタ３１１を駆動してPROM／RAM
６０１Ｂにおいて予め定めた基底アドレスを与
え、これが更に(d)６４の機能コードの選択された
１つのアドレスを含む。これは、前記アドレスの
ビツト０，１，２，13，14および15が第４Ｃ図の
デコーダ３８０の入力ターミナルに与えられる時
に達成される。前述の如く、16進アドレスFFF
９がアドレス指定されつつある時に、ビツト13と
14が零、ビツト15は１となり、これ等はデコーダ
３８の付勢ターミナルに与えられる。更に、全て
１であるアドレスのビツト０，１および２は第４
Ｃ図のデコーダ３８０のターミナル１，２および
４に与えられる。ビツト13と14（即ち、信号
CADUI₄およびCADUI₅）が与えられるターミナ
ルが反転回路デコーダ３８０を有し、このデコー
ダは付勢され、全て１であるデコーダ３８０のタ
ーミナル１，２および４における情報は復号され
てデコーダ３８０の出力ターミナル７にアクテイ
ブ状態の信号CADUH₇−00を与える。この状態
は、２進数111が10進数７に復号するためにそう
なる。信号CADUH₇はこの時第３図のレジスタ
３１１の付勢ターミナルＦに与えられ、更に同時
にMUX３０１，３０２，３０３の付勢／消勢タ
ーミナルとANDゲート３１１Ａに与えらえ、こ
うして前述のページング・アドレス機構を消勢す
る。従つて、16進アクセス場所FFF９の代りに、
レジスタ３１１は付勢されてその出力ターミナル
で下位ビツト10，11，12，13および15を与える。
これ等のビツトはRAM又はPROM６０１Ｂをア
ドレス指定するためのアドレスを形成する。メモ
リー６０１Ｂのアドレスの内容はプログラムカウ
ンタ（PC）６０１Ｄの下位バイト位置に入れら
れる。レジスタ３１１における情報は、割込みが
開始された時CPUにより送られた第５Ｂ図に示
した機能コード情報である（第６Ｂ図PBYTE信
号参照）。ページング・アドレス機構が禁止され
信号CADUH₇が16進アドレス指定場所FFF９を
再びレジスタ３１１に指向するため、又信号
CADUH₇が更にレジスタ３１１を付勢するため、
レジスタ３１１の下位ビツト10，11，12，13，14
および15はプログラム・カウンタ（PC）６０１
Ｄの下位バイト位置に入れられるメモリー６０１
Ｂにおける情報をアクセスするため使用される。
機能コードの下位バイトには６ビツトがあるた
め、これはRAM又はPROM６０１Ｂの如きメモ
リーにおいて64迄の記憶場所をアドレス指定でき
る。これ等の記憶場所は各々、割込みアドレスを
構成するその機能コードと関連する割込みベクト
ルの下位バイトを含んでいる。従つて、機能コードの情報内容に従つて、
PROM６０１Ｂにおける64の異なる記憶場所の
どれかで開始でき、従つて64迄の異なる割込み操
作を提供できる割込みが提供される。更に、前述
の如く、プログラム・コンピユータ・カウンタ６
０１Ｄ又は他のレジスタはシヤドー記憶場所から
その情報を得、従つて最初古い情報をアンロード
してこれを保管し、次に新しい情報をロードし、
割込みループから外る時再び同じプロセスを繰返
す必要はない。又、マイクロプロセサを割込の都
度アドレスFFF９に指向させるマイクロプロセ
サの通常の割込み手順がバイパスされ、64の独自
のアドレスの１つのアドレスは機能コードにより
自動的に与えられ、こうして作用的には64の異な
るベクトル即ちルーチンに対するシヨートカツト
を提供する。次に第４図および第６Ｂ図において、信号
CADUH₇が付勢される時、位相Ｄ信号（信号
CEI₂CNを付勢するANDゲート３５８Ａに対す
るCTPHZD）と共に与えられることに注目すべ
きである。更に、信号CADUH₇は信号CECN₂Ｉ
IH ORゲート３５８ＢでORされ、信号
CECN₂Ｉを付勢する。信号CEI₂CNは第３図のチ
ヤネル・レジスタ３０９のＣターミナルに与えら
れ、これは前述の如く第１Ａ図のチヤネル・レジ
スタ１１５Ａに相当する。同様に、信号CECN₂
Ｉは第１Ａ図のチヤネル番号レジスタ１２２の内
容をＩバスに対し、又はその逆方向にストローブ
するために使用される。従つて、このベクトル割込みは次の２つのこと
を行う。即ち、(a)独自の機能コードに従つて64の
場所の内のどれかを自動的にアドレス指定し、(b)
ハードウエアのチヤネル番号レジスタをこの時割
込みと同時にサービスを要求されるチヤネル番号
にロードする。チヤネル制御ブロツク・レジスタ
（CCB）１１５は又、機能コードが依存する割込
みと同時にフアームウエアにより後で変更可能で
ある。

【図面の簡単な説明】

第１図は通信のために電話線又は電報電線を使
用するコンピユータ・システムの全体図、第１
AA図は通信のため電話線を用いるコンピユー
タ・システムの更に詳細な図、第１Ａ図は本発明
の望ましい実施例のブロツク図、第１Ｂ図は本発
明の典型的なアドレス指定フオーマツトを示す
図、第１Ｃ図はページングPROMのマツプ、第
２Ａ図は本発明の実メモリーの典型的な構成を示
す図、第２Ｂ図は本発明の仮想メモリーの典型的
構成を示す図、第３図、第４図、第４Ａ図、第４
Ｂ図、第４Ｃ図、第５Ａ図、第５Ｂ図および第７
図は本発明の望ましい実施例を示す図、第６Ａ図
は本発明の各部分のフローチヤート、および第６
Ｂ図は本発明のタイミング図である。１０１……中央地区コンピユータ、１０２……
伝送制御装置、１０３……自動ダイヤル装置、１
０４，１０６，１２１，１２３……MODEM、
１０５……通信回線、１０７……コンピユータ、
１０８……主記憶装置、１０９……Ｍバス、１１
０，１１１……バスドライバ、１１２……Ｕバ
ス、１１３……Ｉバス、１１６，１１７……
USART、１２０……データ・プロセサ、１２２
……チヤネル番号レジスタ、１２３……状況レジ
スタ、１２４……データ・プロセサ、１２５……
遠隔電力制御装置、３００……PROM、３０１
〜３０４……マルチプレクサ、３０５，３０６，
３０８……ドライバ、３０９，３１０……レジス
タ。

Claims

【特許請求の範囲】１少なくとも１つのマイクロプロセツサと、複
数のアドレス変更用レジスタと、実アドレスによ
つてアドレスされるメモリ位置を有するメモリと
を備え、上記メモリは上記マイクロプロセツサに
よつて遂行可能な命令ワードを含み、これら命令
ワードのあるものは他の命令ワードより短いアド
レスフイールドを有する短いタイプの命令ワード
でかつ上記メモリにおける全てのメモリ位置より
も少ない第１の数のメモリ位置をアドレスできる
ものであるコンピユータシステムにおいて、上記
短いタイプの命令ワードのアドレス能力を拡大す
るための下記手段から成る装置。 (a) オペランドアクセス時にCPUから出力され
るオペランドアドレスの上位８ビツトが全て０
であることを検出することにより、前記マイク
ロプロセツサによつて遂行されている命令ワー
ドが、少なくとも短いタイプの命令ワードの全
てを含む命令ワードのうちの１つであることを
検出する手段、 (b) 遂行されている命令ワードが、少なくとも短
いタイプの命令ワードの全てを含む命令ワード
のうちの１つであることを、前記検出手段が示
す時、所定数の制御信号を発生する信号発生手
段、 (c) 前記アドレス変更用レジスタ及び信号発生手
段に接続され、前記制御信号及びアドレス変更
用レジスタに蓄積されているデータに応答し
て、前記マイクロプロセツサによつて遂行され
ている短いタイプの命令ワードのアドレスフイ
ールドを、前記メモリにおけるメモリ位置をア
ドレスするための、前記第１の数のメモリ位置
よりも大きい数の実アドレスに変換する手段。２前記命令ワードのオペランドフイールドの示
すアドレスは仮想アドレスであつて、オペランド
アクセス時にCPUから出力される前記仮想アド
レスを格納する所定レジスタを備え、前記信号発
生手段は上記仮想アドレスに応答して第１及び第
２の状態の何れか１つを有する１組の制御信号を
発生し、かつ該第２の状態は複数の状態から成
り、更に、可変データを有するアドレス変更用レ
ジスタと、上記アドレス変更用レジスタ及び上記
所定レジスタに結合され、前記第１の状態におい
て前記１組の制御信号に応答して前記仮想アドレ
スから実アドレスを直接生成し、かつ前記第２の
状態における制御信号の組の状態に応答して前記
所定アドレス中の仮想アドレスを示すビツトと前
記アドレス変更用レジスタにおけるデータとを合
成することによつて実アドレスを生成するゲート
手段と、を備えた特許請求の範囲第１項記載の装
置。