JPS595478A - 電子計算機のアドレス装置 - Google Patents
電子計算機のアドレス装置Info
- Publication number
- JPS595478A JPS595478A JP57115206A JP11520682A JPS595478A JP S595478 A JPS595478 A JP S595478A JP 57115206 A JP57115206 A JP 57115206A JP 11520682 A JP11520682 A JP 11520682A JP S595478 A JPS595478 A JP S595478A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- data
- parallel
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子計算機や各種制御器に係り１．特にアドレ
スバス制御に使用される装置に関する。
スバス制御に使用される装置に関する。
近年の半導体集積回路技術の進歩は、一方でマイクロプ
ロセッサや周辺ＬＳＩの小型・軽量化をモタラし、能力
でマイクロコンピュータの性能の向上とアドレス空間の
著（−い広がりをもたらした。
ロセッサや周辺ＬＳＩの小型・軽量化をモタラし、能力
でマイクロコンピュータの性能の向上とアドレス空間の
著（−い広がりをもたらした。
このアドレス空間の広がりにつれてアドレスデータを伝
送するアドレス信号線の本数はしだいに増加Ｉ７ている
。というのは、マイクロコンピュータ内部における各種
データは並列処理されているために、一般には信号１ビ
ツトあたり１本のバス（信号線）が必要と々るからであ
る。こうして最近ではアドレス空間が増加するにつれて
、１６本から２４本さらに３２本のアドレスバスが要求
されるに至っている。そのため、マイクロコンピュータ
の性能を本質的に左右する東積回路部分が小型・軽量化
し、ＩＣやＬＳＩの個数が減じたりしても、アドレス信
号線、コネクタあるいはバス駆動用のＩＣの個数は増加
して、装置全体の小型・＠量化を阻む要因となっている
。
送するアドレス信号線の本数はしだいに増加Ｉ７ている
。というのは、マイクロコンピュータ内部における各種
データは並列処理されているために、一般には信号１ビ
ツトあたり１本のバス（信号線）が必要と々るからであ
る。こうして最近ではアドレス空間が増加するにつれて
、１６本から２４本さらに３２本のアドレスバスが要求
されるに至っている。そのため、マイクロコンピュータ
の性能を本質的に左右する東積回路部分が小型・軽量化
し、ＩＣやＬＳＩの個数が減じたりしても、アドレス信
号線、コネクタあるいはバス駆動用のＩＣの個数は増加
して、装置全体の小型・＠量化を阻む要因となっている
。
本発明は上記の点に鑑みてなされたもので５アドレス空
間を広げても、いたずらにバス関係の金物を増加させな
い電子計算機のアドレス装置を提供することを目的とす
る。
間を広げても、いたずらにバス関係の金物を増加させな
い電子計算機のアドレス装置を提供することを目的とす
る。
この目的を実現するため本発明は、従来のアドレス装置
の上位アドレスに関して少なくとも一組の並列／直列変
換回路および！頁列／並列変換回路を設け、上位アドレ
スデータを並列／直列変換してシリアルデータとし、こ
れを少なくとも１本のアドレス信号線で伝送するよりに
することによってアドレスバス関係の金物を増加させな
い電子計算機のアドレス装置を提供するものである。
の上位アドレスに関して少なくとも一組の並列／直列変
換回路および！頁列／並列変換回路を設け、上位アドレ
スデータを並列／直列変換してシリアルデータとし、こ
れを少なくとも１本のアドレス信号線で伝送するよりに
することによってアドレスバス関係の金物を増加させな
い電子計算機のアドレス装置を提供するものである。
以下添付図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例の構成を示したものである＝
：ｇｉ図９実施例では上位アドレスおよび下位アドレス
を共に１６ピツトとしたが、任意の組合せでもよい。ｔ
た。データバスとアドレスバスな共通にすることもでキ
ル。
：ｇｉ図９実施例では上位アドレスおよび下位アドレス
を共に１６ピツトとしたが、任意の組合せでもよい。ｔ
た。データバスとアドレスバスな共通にすることもでキ
ル。
下位アドレスの１６ピツト （ＯＡ〜１５Ａ）はｃｐｇ
（中央処理装置）１０１から並列に出力され、１６本の
下位アドレス信号線１０２を経てメモリ装置１０３に与
えられる（ＯＢ〜１５Ｂ）ｏこれは従来の装置と同様で
ある。ところが、上位アドレスの１６ビツト （１６Ａ
〜３１ Ａ ）についてに、ＣＰ Ｕ １０１から出力
する際に並列／直列変換回路１０４で並列／直列変換し
て一ヒ位アドレスデータをシリアルデータと［７、これ
を１本の上位アドレスイ（レス１０５で１σ列に伝送し
てメモリ装置１０３に与える。メモリ装置１０３に与え
られたシリアルデータは、直列／並列変換回路１０６で
直列／並列変換されて１６ビツトの一ヒ位アドレスデー
タ（１６Ｂ〜３１Ｂ）とされ、メモリのアクセスに使わ
れる。ここで、ストローブ信号線１０７は、上位アドレ
ス信号ａ１１０５１経由して直列／並列（換回路］０６
に与えられるシリアルデータの有効性を示すためのスト
ローブ信号を伝送するもので、従来より一般に用いられ
ているｒ、また、シフトストローブ信号線１０８は、シ
１）アルデータとして上位アドレス信号線１０５を直列
に順次伝送される１ビツトづつのアドレスデータの有効
４１示すだめのシフトストローブ信号を伝送するもので
、第１図の実施例に必須のものでない。す々わち、順次
伝送されてくる１ビツトづつのアドレスデータのタイミ
ングを検知あるいは計測する回路等を設けることにより
シフトストローブ信号線１０８を省略することができる
。
（中央処理装置）１０１から並列に出力され、１６本の
下位アドレス信号線１０２を経てメモリ装置１０３に与
えられる（ＯＢ〜１５Ｂ）ｏこれは従来の装置と同様で
ある。ところが、上位アドレスの１６ビツト （１６Ａ
〜３１ Ａ ）についてに、ＣＰ Ｕ １０１から出力
する際に並列／直列変換回路１０４で並列／直列変換し
て一ヒ位アドレスデータをシリアルデータと［７、これ
を１本の上位アドレスイ（レス１０５で１σ列に伝送し
てメモリ装置１０３に与える。メモリ装置１０３に与え
られたシリアルデータは、直列／並列変換回路１０６で
直列／並列変換されて１６ビツトの一ヒ位アドレスデー
タ（１６Ｂ〜３１Ｂ）とされ、メモリのアクセスに使わ
れる。ここで、ストローブ信号線１０７は、上位アドレ
ス信号ａ１１０５１経由して直列／並列（換回路］０６
に与えられるシリアルデータの有効性を示すためのスト
ローブ信号を伝送するもので、従来より一般に用いられ
ているｒ、また、シフトストローブ信号線１０８は、シ
１）アルデータとして上位アドレス信号線１０５を直列
に順次伝送される１ビツトづつのアドレスデータの有効
４１示すだめのシフトストローブ信号を伝送するもので
、第１図の実施例に必須のものでない。す々わち、順次
伝送されてくる１ビツトづつのアドレスデータのタイミ
ングを検知あるいは計測する回路等を設けることにより
シフトストローブ信号線１０８を省略することができる
。
次に、第１図乃至第３図を参照して上記実施例の動作に
ついて説明する。例えば、ＣＰ Ｕ １０１はメモリ装
ｊｌ１０３内のＡ、Ｂ、Ｃ，Ｄのエリアのメモリを順次
アクセスするものとする。そして第２図に示すようにＡ
とＤとは互いに上位アドレスが同じで下位アドレスが異
なり、ＢとＣとはりいに上位アドレスが同じで下位アド
レスが異なり、さらにＡおよびＤとＢおよびＣとは〃い
に上位アドレスも下位アドレスも異なるものとする。
ついて説明する。例えば、ＣＰ Ｕ １０１はメモリ装
ｊｌ１０３内のＡ、Ｂ、Ｃ，Ｄのエリアのメモリを順次
アクセスするものとする。そして第２図に示すようにＡ
とＤとは互いに上位アドレスが同じで下位アドレスが異
なり、ＢとＣとはりいに上位アドレスが同じで下位アド
レスが異なり、さらにＡおよびＤとＢおよびＣとは〃い
に上位アドレスも下位アドレスも異なるものとする。
Ａのエリアをアクセスすると、上位アドレスデータは並
列／直列変換回路１０４によってシリアルデータに変換
きれ、第３図に示すようにＭＳＢ側から順次伝送される
。そして、シフトストローブ信号がシリアルデータの１
ビツトごとに対応して送られ、同ル１をとる。１６ビツ
トのデータが伝送されるとストローブ信号が送られ、ア
ドレスの同期をとる。
列／直列変換回路１０４によってシリアルデータに変換
きれ、第３図に示すようにＭＳＢ側から順次伝送される
。そして、シフトストローブ信号がシリアルデータの１
ビツトごとに対応して送られ、同ル１をとる。１６ビツ
トのデータが伝送されるとストローブ信号が送られ、ア
ドレスの同期をとる。
Ｂのエリアをアクセスすると、上位アドレスデータはＡ
のエリアをアクセスしたときの状態と異なっているため
、それは前述のようにシリアルデータに変換されてＭＳ
’Ｂ側から順次転送される。
のエリアをアクセスしたときの状態と異なっているため
、それは前述のようにシリアルデータに変換されてＭＳ
’Ｂ側から順次転送される。
Ｃのエリアをアクセスすると、上位アドレスデータ１ｌ
−１Ｂのエリアをアクセスしたときの状態と異ならんＸ
Ａため、シリアルデータに変換して伝送窟れることはな
い。ただ、アドレスの同期をとるたぬにストローブ信号
に伝送さね、る。
−１Ｂのエリアをアクセスしたときの状態と異ならんＸ
Ａため、シリアルデータに変換して伝送窟れることはな
い。ただ、アドレスの同期をとるたぬにストローブ信号
に伝送さね、る。
Ｄのエリアをアクセスすると、上位アドレスデータはＢ
およびＣのエリアケアクセスｌ−たときの状暢と異なる
ため、それは上述のようにシリアルデータに変換されて
Ｍ Ｓ Ｂ ｇ＋１から順次転送される。
およびＣのエリアケアクセスｌ−たときの状暢と異なる
ため、それは上述のようにシリアルデータに変換されて
Ｍ Ｓ Ｂ ｇ＋１から順次転送される。
このように第１図の実施例によれば、例えば３２ピツト
のアドレスデータを伝送する場合には、３２本の信号線
からなるアドレスバス全１フ本のアドレス（ｉレスと１
本のシフトス・トロープ信号線に減少させることができ
る。また、下位アドレスの１６ビツトで６４にビットの
アドレス空間を示すことになるため、はとんどの場合に
下位アドレスのみで対応することができ、上位アドレス
を変化させることは非常に少ないので、シリアルデータ
により直列に伝送することから生じるメモリアクセスの
遅れも少なく押えることができる。
のアドレスデータを伝送する場合には、３２本の信号線
からなるアドレスバス全１フ本のアドレス（ｉレスと１
本のシフトス・トロープ信号線に減少させることができ
る。また、下位アドレスの１６ビツトで６４にビットの
アドレス空間を示すことになるため、はとんどの場合に
下位アドレスのみで対応することができ、上位アドレス
を変化させることは非常に少ないので、シリアルデータ
により直列に伝送することから生じるメモリアクセスの
遅れも少なく押えることができる。
捷た、第１図の実施例では直列／並列変換回路１０６は
アドレスバスを渡ってメモリ装置＃１０３側に設ｉｉｔ
ｌ−、たが、ＣＰ Ｕ １０１釘＜−＋１側に設置し
てもよい。この場合はアドレスバスの金物にあ１り減ぜ
られないが、ＣＰＵ１ｏ１のピン数を減少させるという
効果がある。
アドレスバスを渡ってメモリ装置＃１０３側に設ｉｉｔ
ｌ−、たが、ＣＰ Ｕ １０１釘＜−＋１側に設置し
てもよい。この場合はアドレスバスの金物にあ１り減ぜ
られないが、ＣＰＵ１ｏ１のピン数を減少させるという
効果がある。
また、第１図の実施例では並列／直列変換回路１０４、
上位アドレスバス１０５および直列／並列変換回路１０
６は１組設置したにすぎないがこれらを少なくとも２組
設置した構成とすることもできる。
上位アドレスバス１０５および直列／並列変換回路１０
６は１組設置したにすぎないがこれらを少なくとも２組
設置した構成とすることもできる。
このようにすると、並列／直列変換されたシリアルデー
タのシリアル転送に要する時間的なロスをより少なくす
ることができる。
タのシリアル転送に要する時間的なロスをより少なくす
ることができる。
第４１スを参照して所定の選択回路を設けた本発明の他
実施例について説明する。ここで、第１図の実施例と同
一の要素に同一の符号で示す。また、第４図の実施例は
アドレスデータが１６ビツトの場合についてのものｒあ
るが、これに限定されないことにいう捷でもない。
実施例について説明する。ここで、第１図の実施例と同
一の要素に同一の符号で示す。また、第４図の実施例は
アドレスデータが１６ビツトの場合についてのものｒあ
るが、これに限定されないことにいう捷でもない。
この第４図の実施例においては、下位アドレスの８ビツ
ト （ＯＡ〜７Ａ）はＣＰＴＪＩＯＩから並列に出力さ
れ、８本のアドレスバス１０２を経てメモリ装置１０３
に与えられる （ＯＢ〜７Ｂ） −これは従来装置と同
じである。ところが、上位アドレスの８ビツト （８Ａ
〜１５Ａ）については、ＣＰＵ１０１から出力する際に
並列／直列変換回路１０４で並列／ｉＭ列変喚［７て上
位アドレスデータをシリアルデータとし、これを１本の
上位アドレス信号線１０５で直列に伝送してメモリ装置
１０３に与える。
ト （ＯＡ〜７Ａ）はＣＰＴＪＩＯＩから並列に出力さ
れ、８本のアドレスバス１０２を経てメモリ装置１０３
に与えられる （ＯＢ〜７Ｂ） −これは従来装置と同
じである。ところが、上位アドレスの８ビツト （８Ａ
〜１５Ａ）については、ＣＰＵ１０１から出力する際に
並列／直列変換回路１０４で並列／ｉＭ列変喚［７て上
位アドレスデータをシリアルデータとし、これを１本の
上位アドレス信号線１０５で直列に伝送してメモリ装置
１０３に与える。
メモリ装置１０３に与えられたシリアルデータは、２個
の直列／並列変換回路１０６ａ、１０６ｂのいずれかに
よって８ビツトの上位アドレスデータに変換される。こ
の２個の直列／並列変換回路１０６ａ。
の直列／並列変換回路１０６ａ、１０６ｂのいずれかに
よって８ビツトの上位アドレスデータに変換される。こ
の２個の直列／並列変換回路１０６ａ。
１０６ｂから与えられる８ビツトのアドレスデータを伝
送する信号線は併合され、８ビツトの上位アドレスデー
タ （８Ｂ−１５Ｂ） としてメモリアクセスに使わ
れる。捷た、ＣＰＵｌ０Ｉ内には選択回路１０９を設け
、直列／並列変換回路１０６ａ、 １０６ｂのそれぞれ
に直前に与えられたシリアルデータを記憶し、これと新
たに並列／直列変換回路１０４で変換されたシリアルデ
ータを比較し、いずれかと同一のときは当該直列／並列
変換回路にセレクト信号を与えてこれを選択するように
する。選択回路１０９に記憶されたシリアルデータがい
ずれのシリアルデータとも回−でないときは、より以前
に与えられたシリアルデータと置き換えられるものとす
る。なお、ストローブ信号線１０７、シフトストローブ
信号線１０８などの構成およびｉＩｌ＞きは第１図で示
した実施例と同じである。
送する信号線は併合され、８ビツトの上位アドレスデー
タ （８Ｂ−１５Ｂ） としてメモリアクセスに使わ
れる。捷た、ＣＰＵｌ０Ｉ内には選択回路１０９を設け
、直列／並列変換回路１０６ａ、 １０６ｂのそれぞれ
に直前に与えられたシリアルデータを記憶し、これと新
たに並列／直列変換回路１０４で変換されたシリアルデ
ータを比較し、いずれかと同一のときは当該直列／並列
変換回路にセレクト信号を与えてこれを選択するように
する。選択回路１０９に記憶されたシリアルデータがい
ずれのシリアルデータとも回−でないときは、より以前
に与えられたシリアルデータと置き換えられるものとす
る。なお、ストローブ信号線１０７、シフトストローブ
信号線１０８などの構成およびｉＩｌ＞きは第１図で示
した実施例と同じである。
次に下記の表を参照して第４図の実施例の動作について
説明する。例えば、第２図に示したよう々メモυ上のＡ
、Ｂ、Ｃ，Ｄのエリアを、Ａ→Ａ→Ｂ−＋Ｃ＋Ｂ−＋−
Ｃ−＋Ｄの順にアクセスしたとすると、セレクト信号は
下記の表の如く発せられることに々る。なお、表中で「
１０４アドレス」とは並列／Ｉ￥ｉ列変換回路１０４に
新たに与えられた一Ｌ位子アドレスデータ示し−ｒ１０
６ａアドレス」とは直列／並列変換回路１０６ａで直前
に変換された上位アドレスデータを示し、ｒ１０６ｂ
アドレス」とは直列／並列変換回路１０６ｂで直前に変
閘された上位アドレスデータを示ｆ、−またｒａセ」、
「ｂセ」とはそれぞれの直列／並列変換回路にセレクト
信号を発することを示し、「ａシ」、「ｂシ」とにそれ
ぞれの直列／並列変換量ｉ６３にシリアルデータを伝送
することを示す。
説明する。例えば、第２図に示したよう々メモυ上のＡ
、Ｂ、Ｃ，Ｄのエリアを、Ａ→Ａ→Ｂ−＋Ｃ＋Ｂ−＋−
Ｃ−＋Ｄの順にアクセスしたとすると、セレクト信号は
下記の表の如く発せられることに々る。なお、表中で「
１０４アドレス」とは並列／Ｉ￥ｉ列変換回路１０４に
新たに与えられた一Ｌ位子アドレスデータ示し−ｒ１０
６ａアドレス」とは直列／並列変換回路１０６ａで直前
に変換された上位アドレスデータを示し、ｒ１０６ｂ
アドレス」とは直列／並列変換回路１０６ｂで直前に変
閘された上位アドレスデータを示ｆ、−またｒａセ」、
「ｂセ」とはそれぞれの直列／並列変換回路にセレクト
信号を発することを示し、「ａシ」、「ｂシ」とにそれ
ぞれの直列／並列変換量ｉ６３にシリアルデータを伝送
することを示す。
表
これによると、Ａのエリアを引き続いてアクセスしたと
き、およびＢ、Ｃのエリアをアクセスした後に引き続い
てＢ、Ｃのエリアをアクセスしたときにはシリアルデー
タを伝送するまでもなく、セレクト信号を発することに
よってメモリのアドレスを指定すること力（できるので
、シリアル転送に要する時間が増加することはない。こ
のようにバス関係の金物全１フ本から１２本に減じても
、シリアル転送による時間的ロスをあまり生じさせない
。
き、およびＢ、Ｃのエリアをアクセスした後に引き続い
てＢ、Ｃのエリアをアクセスしたときにはシリアルデー
タを伝送するまでもなく、セレクト信号を発することに
よってメモリのアドレスを指定すること力（できるので
、シリアル転送に要する時間が増加することはない。こ
のようにバス関係の金物全１フ本から１２本に減じても
、シリアル転送による時間的ロスをあまり生じさせない
。
特に、マイクロコンピュータでは同一のアドレスを引き
続いであるいは繰り返してアクセスすること力玉多いの
でより効果が大きくなる。
続いであるいは繰り返してアクセスすること力玉多いの
でより効果が大きくなる。
なお、第４図の実施例では直列／並列変換回路は２個と
したが、３個以上にしてもよいことはいう゛までもない
。
したが、３個以上にしてもよいことはいう゛までもない
。
上古己のように本発明に係る電子計算機のアドレス装置
ａによれば、上位アドレスデータを並列／直列変換回路
を用いてシリアルデータに変換し、これをメモリ側に伝
送することができるので、バス関係のｅ物を著しく減じ
ることができる。
ａによれば、上位アドレスデータを並列／直列変換回路
を用いてシリアルデータに変換し、これをメモリ側に伝
送することができるので、バス関係のｅ物を著しく減じ
ることができる。
また上位アドレスデータを変化させることが多いときに
は、メモリ側の直列／並列変換回路を複数とｔ、、これ
全１ハ択回路で選択することによってシリアル転送に要
する時間を増加させないでバス関係の金物を著しく減じ
ることができる。
は、メモリ側の直列／並列変換回路を複数とｔ、、これ
全１ハ択回路で選択することによってシリアル転送に要
する時間を増加させないでバス関係の金物を著しく減じ
ることができる。
第１図は本発明に係る一実施例のブロック図、；１２図
にアクセスするメモリのエリアを１６進法のアドレスで
示した説明図、第３図は第１図の実施例の動作ｆ：説明
するためのタイミングチャート、第４図は選択回路を設
けたときの本発明の他の実施例のブロック図である。 １０１・・・ＣＰ ［１，１０２・・・下位アドレス信
号線、１０３・・・メモリ装置、１０５・・・上位アド
レス信号線、１０７・・・ストローブ信号線、１０８・
・・シフトストローブ信号線、１０９・・・選択回路。
にアクセスするメモリのエリアを１６進法のアドレスで
示した説明図、第３図は第１図の実施例の動作ｆ：説明
するためのタイミングチャート、第４図は選択回路を設
けたときの本発明の他の実施例のブロック図である。 １０１・・・ＣＰ ［１，１０２・・・下位アドレス信
号線、１０３・・・メモリ装置、１０５・・・上位アド
レス信号線、１０７・・・ストローブ信号線、１０８・
・・シフトストローブ信号線、１０９・・・選択回路。
Claims (1)
- 【特許請求の範囲】 １ メモリと、このメモリをアクセスするＣ”ＰＵと、
一群の下位アドレスデータを前記ＣＰ Ｕから前記メモ
リに伝送する一群の下位アドレス信号線と、一群の上位
アドレスデータをシリアルデータに変換する並列／直列
変換回路、このシリアルデータを伝送する上位アドレス
信号線、このシリアルデータを一群の上位アドレスデー
タに変換する直列／並列変換回路を有し、一群の上位ア
ドレスデータを前記ＣＰ Ｕから前記メモリに伝送する
伝送装置とを備えた電子計算機のアドレス装置。 ２前記並列／直列変換回路および上位アドレス信号線お
よび直列／並列変換回路を少なくとも２組備えることを
特徴とする特許請求の範囲第１項３、メモリど、このメ
モリをアクセスするＣＰＵと、一群の下位アドレスデー
タｔｌ１ｍ記ＣＰＵから前記メモリに伝送する一群の下
位アドレス信号線、一群の上位アドレスデータをシリア
ルデータに変換する並列／直列変換回路、このシリアル
データをそれぞれ直列に伝送する少々くとも１本の上位
アビレス４５号線、このシリアルデータをそれぞれ並列
の上位アトＶスデータに変換する少なくとも２個の直列
／並列変換回路、この直列／並列変換回路のそれぞれに
直前に与えられたシリアルデータのいずれかが前記並列
／直列変換回路で新たに変換されたシリアルデータに一
致するときは当該直列／並列変換回路を選択する選択回
路を有し、一群の上位アドレスデータを前記ＣＰ ’Ｕ
から前記メモリに伝送したりあるいにいずれかの前記直
列／並列変換回路を選択したりする伝送選択装置を備え
た電子計算機のアドレス装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115206A JPS595478A (ja) | 1982-07-02 | 1982-07-02 | 電子計算機のアドレス装置 |
| US06/510,357 US4644469A (en) | 1982-07-02 | 1983-07-01 | Addressing system for electronic computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115206A JPS595478A (ja) | 1982-07-02 | 1982-07-02 | 電子計算機のアドレス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595478A true JPS595478A (ja) | 1984-01-12 |
| JPS6245627B2 JPS6245627B2 (ja) | 1987-09-28 |
Family
ID=14656980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115206A Granted JPS595478A (ja) | 1982-07-02 | 1982-07-02 | 電子計算機のアドレス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644469A (ja) |
| JP (1) | JPS595478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285617A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | データ処理装置、データ処理方法、およびコンピュータ読み取り可能な記憶媒体 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6112287A (en) * | 1993-03-01 | 2000-08-29 | Busless Computers Sarl | Shared memory multiprocessor system using a set of serial links as processors-memory switch |
| US6751696B2 (en) * | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5519876A (en) * | 1993-12-23 | 1996-05-21 | Unisys Corporation | Processor communications bus having address lines selecting different storage locations based on selected control lines |
| JP2752592B2 (ja) * | 1994-12-28 | 1998-05-18 | 日本ヒューレット・パッカード株式会社 | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
| US8006114B2 (en) * | 2007-03-09 | 2011-08-23 | Analog Devices, Inc. | Software programmable timing architecture |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3742456A (en) * | 1972-04-05 | 1973-06-26 | Pitney Bowes Inc | Apparatus for selectively formatting serial data bits into separate data characters |
| US3962682A (en) * | 1974-10-30 | 1976-06-08 | Motorola, Inc. | Split low order internal address bus for microprocessor |
| JPS5846734B2 (ja) * | 1976-04-30 | 1983-10-18 | 富士通株式会社 | デ−タ読み書き方式 |
| JPS6016664B2 (ja) * | 1977-10-28 | 1985-04-26 | 豊田工機株式会社 | デ−タ転送装置 |
-
1982
- 1982-07-02 JP JP57115206A patent/JPS595478A/ja active Granted
-
1983
- 1983-07-01 US US06/510,357 patent/US4644469A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285617A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | データ処理装置、データ処理方法、およびコンピュータ読み取り可能な記憶媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4644469A (en) | 1987-02-17 |
| JPS6245627B2 (ja) | 1987-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5970236A (en) | Circuit for selectively performing data format conversion | |
| US5819096A (en) | PCI to ISA interrupt protocol converter and selection mechanism | |
| US5448703A (en) | Method and apparatus for providing back-to-back data transfers in an information handling system having a multiplexed bus | |
| US7506093B2 (en) | Apparatus and method for converting parallel and serial PCI hot plug signals | |
| US5568619A (en) | Method and apparatus for configuring a bus-to-bus bridge | |
| US5255378A (en) | Method of transferring burst data in a microprocessor | |
| US6081863A (en) | Method and system for supporting multiple peripheral component interconnect PCI buses by a single PCI host bridge within a computer system | |
| US20020103988A1 (en) | Microprocessor with integrated interfaces to system memory and multiplexed input/output bus | |
| JPH05204820A (ja) | マイクロプロセッサ、処理システム、およびバスインタフェース | |
| US5550989A (en) | Bridge circuit that can eliminate invalid data during information transfer between buses of different bitwidths | |
| US5740385A (en) | Low load host/PCI bus bridge | |
| US6473814B1 (en) | System for optimally tuning a burst length by setting a maximum burst length based on a latency timer value and adjusting the maximum burst length based on a cache line size | |
| US5497466A (en) | Universal address generator | |
| JPS595478A (ja) | 電子計算機のアドレス装置 | |
| US5535349A (en) | Data processing system and method for providing chip selects to peripheral devices | |
| US5790884A (en) | Integrated controller with first and second controller controlling information transfers when the input address ranges falls within ranges controlled by first and second controller respectively | |
| US5784710A (en) | Process and apparatus for address extension | |
| US5974494A (en) | Method and apparatus for packing digital data | |
| JPH08235105A (ja) | コンピュータ・システム | |
| KR960001023B1 (ko) | 이기종 버스시스템에서의 버스 공유방법 및 버스 스와핑장치 | |
| JPH04350753A (ja) | 直接メモリアクセス制御器およびデータチャンネルへのインターフェース装置を備えたワークステーション | |
| JPH11259417A (ja) | バスアクセス方式およびバスアクセス制御装置 | |
| JPH1063617A (ja) | シリアル通信装置 | |
| JPS6383844A (ja) | マイクロプロセツサシステム | |
| JPS58203537A (ja) | バス制御方式 |