JPH08235105A - コンピュータ・システム - Google Patents

コンピュータ・システム

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JPH08235105A
JPH08235105A JP7308852A JP30885295A JPH08235105A JP H08235105 A JPH08235105 A JP H08235105A JP 7308852 A JP7308852 A JP 7308852A JP 30885295 A JP30885295 A JP 30885295A JP H08235105 A JPH08235105 A JP H08235105A
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bus
storage
computer system
bit
memory
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JP7308852A
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Patrick M Bland
パトリック・モーリス・ブランド
Daniel R Cronin Iii
ダニエル・アール・クロニン
Richard G Hofmann
リチャード・ジィ・ホフマン
Dennis Moeller
デニス・モエラー
Lance M Venarchick
ランス・エム・ベナルチック
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International Business Machines Corp
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Abstract

(57)【要約】 【課題】 異なる記憶アドレス指定容量と、Ｍビットの
アドレスを生成する第１のバス・マスタとを有する２つ
のバスを持つコンピュータ・システムが、２つのバスを
接続するブリッジと共に提供される。 【解決手段】 第２のバスで使用されるＮビットのアド
レスを生成するためにブリッジの直接記憶アクセス（Ｄ
ＭＡ）制御回路はＰ＋Ｍ＝ＮであるＰビットを作り出
す。ＰビットはＭビットと連結され、メモリをアドレス
指定するために第２のバスで使用されるＮビットのアド
レスを作る。Ｐビットを付加することによりＭビットで
アドレス指定可能なメモリ・セグメントを、Ｎビットの
アドレスでアドレス指定可能なメモリ・マップ内の何れ
の位置に再割当てできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル・コンピ
ュータ・システムの分野に関し、特に２つ以上のバスを
有するシステムのメモリ・セグメントに対するアクセス
に関する。
【０００２】
【従来の技術】コンピュータ・システムでは、電子チッ
プ及び他の構成要素が互いにバスによって接続されてい
る。様々な構成要素がバスに接続されているので、バス
に接続されている全ての装置の間で相互通信が行える。
産業界で幅広く支持されているバスには、産業標準アー
キテクチャ（ＩＳＡ）・バスがある。ＩＳＡバスは２４
本のメモリ・アドレス線を持っているので最大１６メガ
バイトのメモリをサポートできる。ＩＳＡバスが幅広く
支持されているため、製作される装置の多くはＩＳＡバ
スで使用されるように設計されている。しかしながら、
現コンピュータ・システムで一般に使用されるビデオ制
御装置を始めとする高速の入出力装置は高速伝送のバス
を必要とする。
【０００３】プロセッサと何れの高速入力装置との間に
おけるデータの送受信の問題解決は、ローカル・バスに
ある。限られた帯域幅で比較的、遅く働くＩＳＡバスと
違い、ローカル・バスはシステム速度で交信し、データ
を３２ビット・ブロックで搬送する。ローカル・バス方
式はデータを主システムのバスからメモリ、ディスプレ
イ及びディスク駆動装置などの高速応答を必要とするイ
ンタフェースに移動する。コンピュータ産業で幅広い支
持を受けているこのようなローカル・バスには周辺機器
相互接続（ＰＣＩ）バスがある。ＰＣＩバスは、高速で
データを転送するため３２ビット或いは６４ビットの経
路である。実質的に、ＰＣＩバスはＩＳＡバスに付加さ
れた平行データ経路である。システムのプロセッサ及び
メモリは、直接に或いはホスト・ブリッジを経てＰＣＩ
バスに付加される。グラフィック表示装置、ディスク制
御装置などの他の装置はＰＣＩバスに直接に付加でき
る。
【０００４】ブリッジ・チップはＰＣＩバスとＩＳＡバ
スとを結び、２つのバスの装置間での交信を与える。ブ
リッジ・チップはＩＳＡバス・サイクルとＰＣＩバス・
サイクルとを相互に実質的に変換する。
【０００５】ＰＣＩバスとＩＳＡバスに取り付けられた
装置の多くは主装置であり、それぞれ独立してバスまた
は他の装置を処理実行できる。従属装置或いは目標装置
は命令を受け、主装置の要求に応答する。
【０００６】ＰＣＩバスは３２ビットのアドレス指定能
力を持つので、４ギガバイトの記憶アクセスができる。
ＩＳＡバスのマスタはＰＣＩバスのメモリの記憶位置を
アクセス可能であるが、ＩＳＡバス・マスタは通常、Ｐ
ＣＩバスの０メガバイト乃至１６メガバイトまでの記憶
領域だけにアクセスが限定されている。これはＩＳＡバ
ス・マスタが２４ビットのアドレス指定能力を持つから
である。このことは、３２ビットのメモリ・マップの大
部分がＩＳＡバス・マスタでアクセスできないことを意
味する。更にあるオペレーティング・システムではＩＳ
Ａバス・マスタの目的以外のために低位の１６メガバイ
トのメモリを割当てる。
【０００７】この問題を解決するには、ＩＳＡバスでマ
スタ信号が検出される場合、外部回路を使用して３２ビ
ットのＰＣＩアドレスにおける最上位のビットを高位に
設定する。これはメモリ・マップの最低位にある１６メ
ガバイトより上の所定の領域にある特定の１６メガバイ
トのセグメント（またはブロック）に記憶アクセスを再
割当てする。この方法の不利な点は外部回路を必要と
し、及び１６バイトのメモリ・ブロックを４ギガバイト
のメモリ・マップの同じ位置に再割当てするのに制限が
あるため融通性がないことである。
【０００８】
【発明が解決しようとする課題】異なる記憶アクセスの
制限を有する第１及び第２のバスを持つシステムのメモ
リ・マップ内で、メモリ・ブロックの再割当てにおいて
プログラムできる方法が必要である。
【０００９】これらの必要条件は、本発明がコンピュー
タ・システムのバスを結びつけるブリッジを与えること
によって満足できる。本発明が適用されるコンピュータ
・システムはＭビットの記憶アドレス指定容量を有する
第１のバスと、記憶アクセスのためにＭビットのアドレ
スを生成する第１のバスに結合された第１のバス・マス
タと、第１のバスに結合され、ＮがＭより大きいＮビッ
トの記憶アドレス指定容量を持つ第２のバスと、第２の
バスに結合された第２のバス記憶目標とを有する。ブリ
ッジは第１のバスに結合された直接記憶アクセス（ＤＭ
Ａ）制御回路を有する。ＤＭＡ制御回路はＮ＝Ｍ＋Ｐで
あるＰビットを記憶するレジスタ及び論理回路を有す
る。論理回路はレジスタに記憶されたＰビットを第１の
バス・マスタによって生成されたＭビットのアドレスと
連結し、第２のバスの第２のバス記憶目標のメモリをア
ドレス指定するためにＮビットのアドレスを作る。
【００１０】また、本発明の他の実施例によって上述の
必要条件を満足するコンピュータ・システムが提供され
る。上記コンピュータ・システムはＭビットの記憶アド
レス指定容量を有する第１のバスと、記憶アクセスのた
めにＭビットのアドレスを生成する第１のバスに結合さ
れた第１のバス・マスタと、第１のバスに結合され、Ｎ
がＭより大きいＮビットの記憶アドレス指定容量を持
つ、第２のバスと、第２のバスに結合された第２のバス
記憶目標と、第１のバスに結合された直接記憶アクセス
（ＤＭＡ）制御回路とを有する。ＤＭＡ制御回路は、Ｎ
＝Ｍ＋ＰであるＰビットを記憶するレジスタ及び論理回
路を有する。論理回路はレジスタに記憶されたＰビット
を第１のバス・マスタによって生成されたＭビットのア
ドレスと連結し、第２のバスの第２のバス記憶目標のメ
モリをアドレス指定するためにＮビットのアドレスを作
る。
【００１１】
【課題を解決するための手段】本発明は、Ｍビットのア
ドレスによってアドレス指定可能である低位のメガバイ
トのメモリより上位にあるメモリをアクセスするのに外
部回路を必要としない利点を有する。その代わりにレジ
スタに記憶された多数のビットはＭビットのアドレスと
単に連結され、メモリの何れの位置をアクセスできるＮ
ビットのメモリを作る。またＭビットのアドレスに複数
のビットを連結することにより、メモリ・セグメントを
メモリ・マップのただ１つだけの位置に再割当てする従
来技術での制限を取り除く。
【００１２】ある好ましい実施例では、レジスタはプロ
グラム可能であり、Ｐビットの指定値をレジスタの記憶
位置に個々に記憶する。この機能によりメモリ・セグメ
ントをメモリ・マップの異なる位置に動的再割当てでき
る。
【００１３】本発明の他の特徴として、コンピュータ・
システムはＭビットの記憶アドレス指定容量を有する第
１のバスと、第１のバスに結合され、Ｘバイトのメモリ
に記憶アクセスするためにＭビットのアドレスを生成す
る第１のバス・マスタと、第１のバスに結合され、Ｙが
Ｘより大きいＹバイトのメモリに記憶アクセスするため
にＮがＭより大きい、Ｎビットの記憶アドレス指定容量
を有する第２のバスと、第２のバスに結合された第２の
バス記憶目標と、Ｙバイトのメモリ内の何れの指定位置
にあるＸバイトの大きさのメモリ・ブロックをアクセス
できるように、第１のバス・マスタをプログラム的に導
く論理回路とを有する。
【００１４】
【発明の実施の形態】図１を参照すると、本発明が実用
されるシステム環境の参照番号１０である従来のコンピ
ュータすなわちＰＣが示されている。コンピュータ１０
は、コンソール・ハウジング１２を含むＩＢＭパーソナ
ル・コンピュータまたは同種のシステム利用が好まし
い。コンソール・ハウジング１２の回路基板はマイクロ
プロセッサ・チップ、ＢＩＯＳチップ、制御回路、ラン
ダム・アクセス・メモリ及び他のハードウェアが配置さ
れた不可欠な回路を有する。コンピュータは、またビデ
オ・ディスプレイ１４並びにケーブル１８を通してハウ
ジング１２に接続されたキーボード１６を有する。大容
量記憶媒体はハウジング内にユーザがアクセス不可能で
あるハード・ディスク駆動装置及びユーザがアクセス可
能であるフロッピー・ディスクを有し、オプションとし
てＣＤ−ＲＯＭ駆動装置２０及び２２を有する。
【００１５】図２は、コンピュータ・システムの従来技
術での配置を示すブロック図である。周辺機器制御相互
接続（ＰＣＩ）バス３０などのローカル・バスにはＰＣ
Ｉメモリ・スレーブ４０が接続されている。コンピュー
タ・システムは、また拡張バスの役割をする第２のバス
を有する。この拡張バスは、例えば産業標準アーキテク
チャ（ＩＳＡ）・バス３２などである。ＩＳＡバス３２
はＰＣＩバス３０より伝送速度が非常に遅い。しかし、
ＩＳＡバス３２に結合され現在利用可能な多くの装置
は、ＰＣＩバス３０の伝送速度と同速度で実行できない
のでＩＳＡバス３２は有用である。従って図２の構成
は、高速用の装置が使用する第１のバスであるＰＣＩバ
ス３０と、低速用の装置が使用する第２のバスであるＩ
ＳＡバス３２とから成る。
【００１６】ブリッジ・チップ３４は、ＰＣＩバス３０
とＩＳＡバス３２とを結ぶ。複数のＩＳＡバス・マスタ
３６及びＩＳＡメモリ・スレーブ３８はＩＳＡバス３２
に結合される。
【００１７】ブリッジ・チップ３４は、ＰＣＩバス３０
とＩＳＡバス３２とを結ぶ。ブリッジ・チップ３４内の
ＩＳＡバス・インタフェース４２は、ＩＳＡバス・サイ
クルをシステム・バス・サイクルに変換してブリッジ・
チップ３４で使用できるようにする。ＰＣＩバス・イン
タフェース４６はＰＣＩバス３０からのＰＣＩバス・サ
イクルをシステム・バス・サイクルに変換してブリッジ
・チップ３４で使用できるようにする。ＤＭＡ制御回路
５０はシステム内で記憶アクセスのＤＭＡ制御を行う。
ＤＭＡ制御回路５０は、個々のＩＳＡバス・マスタ３６
のそれぞれの交信と記憶アクセスが行われる複数の独立
したＤＭＡチャネルを与える。ＤＭＡ制御回路５０は、
またＩＳＡバス・マスタ３６がＤＭＡ転送を望む場合、
ＩＳＡバス・マスタ３６に対してシステムの仲裁を行
う。
【００１８】前述のようにＰＣＩバス３０のアドレス指
定能力は、４ギガバイトのメモリに対するアドレス指定
能力を与える。図３は４ギガバイトのメモリ・マップで
あり、４ギガバイト内における、従来技術に従う１６メ
ガバイトのメモリの再割当てを示す。ＩＳＡバス・マス
タ３６は２４ビットだけのアドレスを生成するので、１
６メガバイトのセグメント内の記憶をアドレス指定する
には限界がある。これは、図３において低位の１６メガ
バイトのメモリとして示されている。この低位の１６メ
ガバイトのセグメントより上位にメモリを再割当てする
ことが望ましいことがわかっている。従来技術の解決策
ではＩＳＡバス３２でマスタ信号が検知された場合、３
２ビットのＰＣＩアドレスの最上位のビットを高位に設
定するのに外部回路を使用した。この解決策は図３に示
すように、１６メガバイトのメモリを４ギガバイトのメ
モリ内の異なる位置に再割当てする。しかし、ＩＳＡバ
ス・マスタ３６によるＰＣＩバス３０のメモリに対する
全てのアクセスは、この同じ再割当てされたセグメント
に対してである。
【００１９】対照的に、図４で示されるように本発明
は、１６メガバイトのメモリ・セグメントを４ギガバイ
トのメモリ内の何れの指定の１６メガバイトのメモリ・
セグメントに動的再割当てを行う。各々の独立したＩＳ
Ａバス・マスタ３６は、４ギガバイトのメモリ内で分離
された１６メガバイトのメモリ・セグメントを持つこと
ができる。本発明による１６メガバイトのセグメントの
典型的な割当てが図４のメモリ・マップに示されてい
る。
【００２０】説明の目的上、図２に示される本発明のシ
ステムの、ある構成要素だけが図５のブロック図に示さ
れている。単一のＩＳＡバス・マスタ３６はＩＳＡバス
３２を介してブリッジ・チップ３４に接続されている。
単一のＰＣＩメモリ・スレーブ４０は、ＰＣＩバス３０
を介してブリッジ・チップ３４に結合されている。
【００２１】ブリッジ・チップ３４に配置されたＤＭＡ
制御回路５０は、ＩＳＡバス・マスタの記憶アドレスの
高位バイトを含んでいるハイ・ページ・レジスタ６６を
有する（ＤＭＡ制御回路５０の典型的な実施例は、後で
図５及び図６で詳細に説明される）。ＤＭＡチャネルが
従来技術で既知のようにカスケード・モードに置かれる
場合、ＤＭＡ制御回路５０の所定のＤＭＡチャネルはＩ
ＳＡバス・マスタ３６によりシステムの仲裁のために使
用されることを意味する。ＤＭＡ制御回路５０はカスケ
ード・モード・チャネルでＤＭＡ仲裁要求を検知する
と、ＩＳＡバス・マスタ３６に対してシステム制御を試
みる。ひとたび制御がカスケード・モード・チャネルに
渡されると、ＤＭＡ制御回路５０は対応する特定のチャ
ネルのハイ・ページ・レジスタの内容をＤＭＡ転送カウ
ンタ６８にロードする。ＤＭＡ制御回路５０が肯定応答
信号を出すと、ＩＳＡバス・マスタ３６はＰＣＩの３２
ビットのメモリとやりとりを開始する。ＤＭＡ転送カウ
ンタ６８に含まれる高位バイトは２４ビットのＩＳＡバ
ス・マスタ・アドレスと連結され、最大限である３２ビ
ットのＰＣＩ記憶アドレスを作る。
【００２２】ＩＳＡバス・マスタ３６は従来方法で１６
メガバイトのアドレス指定を行う。１６メガバイトの制
限を越えるメモリへのアクセスはＩＳＡバス・マスタ３
６にはわからずにＤＭＡ制御回路５０を使用してブリッ
ジ・チップ３４によって実行され、高位バイトをＩＳＡ
バス・マスタのアドレスに連結させる。
【００２３】３２ビットのＰＣＩアドレスの上位８ビッ
トを与えるのに使用されるＤＭＡ制御回路５０の特定の
典型的実施例を説明する前に、一般的なＤＭＡ制御回路
５０に関する説明を下記に行う。デジタル・コンピュー
タでは、マイクロプロセッサは主メモリに記憶されたデ
ータにもとづいて動作する。主メモリの実際的な大きさ
には限度があるので、大容量記憶装置が主メモリとは別
に独立して付加される。マイクロプロセッサがハードデ
ィスクのような大容量記憶装置に記憶されたデータを使
用する場合、データはハードディスクから主メモリに移
される。コンピュータ内へのメモリ・ブロックのこの移
動は、非常に時間を消費するプロセスであって、マイク
ロプロセッサがメモリ転送の制御に係わっている場合、
コンピュータ・システムの性能を落とすことになる。
【００２４】コンピュータ内へのメモリ・ブロックの移
動制御の雑用からマイクロプロセッサを開放するために
直接記憶アクセス（ＤＭＡ）制御回路が使用される。Ｄ
ＭＡ制御回路はバイトが何処から移動されるのか、何処
のアドレスに移動されるのか、及び移動されるバイト数
などの基底位置に関する情報をマイクロプロセッサから
受ける。マイクロプロセッサによってＤＭＡ制御回路が
ひとたびプログラムされると、ＤＭＡ制御回路はコンピ
ュータ・システム内のメモリ・データの転送を監督す
る。通常、入出力（Ｉ／Ｏ）装置とメモリ間のデータの
やりとりにＤＭＡオペレーションが使用される。
【００２５】市販のＤＭＡ制御回路は、インテル製作の
８２３７ＤＭＡ制御回路であることができる。８２３７
ＤＭＡ制御回路は４つの分離したＤＭＡチャネルを与
え、それぞれが独立してメモリ転送に使用できる。ある
種のよく知られているコンピュータ・システム、例えば
ＩＢＭ ＰＣ／ＡＴでは、２つの８２３７ＤＭＡ制御回
路が使用されている。図５及び図６のＤＭＡ制御回路５
０は、これらの従来のＤＭＡ制御回路６０及び６２を使
用する。第１のＤＭＡ制御回路６０の１つのチャネル
は、従来技術で既知であるように第２のＤＭＡ制御回路
６２をカスケードするのに使用される。従って１対のＤ
ＭＡ制御回路６０及び６２は合計で７個のＤＭＡチャネ
ルを与え、４つのチャネルは第１の制御回路６０及び３
つのチャネルは第２の制御回路６２によって与えられ
る。
【００２６】クロック信号などの多数の異なる信号は、
本発明に直接関係ないので図６には示されていない。し
かし、一般的にこれらの信号が実際に使用されることは
周知である。
【００２７】第１のＤＭＡ制御回路６０及び第２のＤＭ
Ａ制御回路６２はバス・マスタとして働く場合、ＰＣＩ
バス３０に対する１６ビットの記憶アドレスを作る。Ｄ
ＭＡ制御回路５０は、またロー・ページ・レジスタ６４
及びハイ・ページ・レジスタ６６を有する。ロー・ペー
ジ・レジスタ６４はＩＢＭ ＰＣ／ＡＴなどの従来技術
の設計で使用され、他の８ビットの記憶アドレス指定能
力を供給し、合計２４ビットのアドレス指定能力を作
り、１６メガバイトのメモリに対処する。本発明は付加
の８ビットの記憶アドレス指定能力を与え、合計３２ビ
ットのアドレス指定能力を有し、４ギガバイトのメモリ
に対処する。これらの付加の８ビットはＩＳＡバス・マ
スタ３６がＤＭＡチャネルの管理を受ける場合、ハイ・
ページ・レジスタ６６によって低位の２４ビットの記憶
アドレスに連結されてＰＣＩバス３０に与えられる。ハ
イ・ページ・レジスタ６６の内容は７個の異なるＤＭＡ
チャネルでそれぞれ違うので、７個のＩＳＡバス・マス
タ３６はＰＣＩバス３０での４ギガバイトのメモリ内に
て７個の異なる１６メガバイトのセグメントのメモリを
アクセスできる。ハイ・ページ・レジスタ６６はプログ
ラム可能なので、個々のＩＳＡバス・マスタ３６におけ
る１６メガバイトのセグメントの指定記憶位置の割当て
は変更可能である。
【００２８】ＩＢＭ ＰＣ／ＡＴコンピュータ・システ
ムで使用されるＤＭＡ制御回路の既存の設計に対するハ
イ・ページ・レジスタの付加は、低位の２４ビットの記
憶アドレスを与えるのに既知の実証済みの技術を使用す
る一方でＰＣＩバスに対して３２ビットのアドレス指定
ができる。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３０】（１）Ｍビットの記憶アドレス指定容量を
持つ第１のバスと、前記第１のバスに結合され、記憶ア
クセスのためにＭビットのアドレスを生成する第１のバ
ス・マスタと、前記第１のバスに結合され、ＮがＭより
大きいＮビットの記憶アドレス指定容量を持つ第２のバ
スと、前記第２のバスに結合された第２のバス記憶目標
と、を有するコンピュータ・システムであって、Ｎ＝Ｍ
＋Ｐである上位Ｐビットを記憶するレジスタを持ち、前
記第１のバスに結合された直接記憶アクセス（ＤＭＡ）
制御回路と、前記レジスタに記憶された前記上位Ｐビッ
トを前記第１のバス・マスタによって生成されたＭビッ
トのアドレスに連結させ、前記第２のバスの前記第２の
バス記憶目標の記憶をアドレス指定するためにＮビット
のアドレスを作る論理回路と、を含むシステム・バスを
接続するブリッジを有する、コンピュータ・システム。 （２）前記コンピュータ・システムは複数の第１のバス
・マスタを有し、ＤＭＡ制御回路は記憶アドレスが伝え
られる複数のＤＭＡチャネルを有し、前記各第１のバス
・マスタは異なるＤＭＡチャネルを通して交信し、前記
レジスタは複数の記憶位置を持ち、各前記記憶位置は前
記ＤＭＡチャネルの異なる１つに対応する、前記（１）
記載のコンピュータ・システム。 （３）前記レジスタがプログラム可能であり、Ｐビット
の指定値を個々の記憶位置にそれぞれ記憶させる、前記
（２）記載のコンピュータ・システム。 （４）前記個々の第１のバス・マスタのために形成され
たＮビットのアドレスが異なり、そのため第２の記憶目
標の異なるメモリ・ブロックにアクセスできるようにＰ
ビットの指定値は各記憶位置で異なる、前記（３）記載
のコンピュータ・システム。 （５）前記第１のバスが産業標準アーキテクチャ（ＩＳ
Ａ）・バス、前記第２のバスが周辺機器相互接続（ＰＣ
Ｉ）バスである、前記（４）記載のコンピュータ・シス
テム。 （６）Ｍが２４、Ｎが３２及びＰが８である、前記
（５）記載のコンピュータ・システム。 （７）ＤＭＡ制御回路はカスケード・モードのＤＭＡ制
御回路である、前記（６）記載のコンピュータ・システ
ム。 （８）Ｍビットの記憶アドレス指定容量を持つ第１のバ
スと、前記第１のバスに結合され、Ｘバイトのメモリに
記憶アクセスするためにＭビットのアドレスを生成する
第１のバス・マスタと、前記第１のバスに結合され、Ｙ
がＸより大きいＹバイトのメモリを記憶アクセスするた
めに、ＮがＭより大きいＮビットの記憶アドレス指定容
量を持つ第２のバスと、前記第２のバスに結合された第
２のバス記憶目標と、Ｙバイトのメモリ内の何れの指定
位置においてＸバイトの大きさのメモリ・ブロックをア
クセスできるように、前記第１のバス・マスタをプログ
ラム的に導く論理回路とを有する、コンピュータ・シス
テム。 （９）論理回路は、前記第１のバスに結合された直接記
憶アクセス（ＤＭＡ）制御回路を有し、前記ＤＭＡ制御
回路はＮ＝Ｍ＋ＰであるＰビットを記憶するレジスタ
と、前記レジスタに記憶されたＰビットを前記第１のバ
ス・マスタによって生成されたＭビットのアドレスと連
結し、前記第２のバスの前記第２のバス記憶目標のメモ
リをアドレス指定するためにＮビットのアドレスを作る
論理回路とを有する、前記（８）記載のコンピュータ・
システム。 （１０）ＭビットはＸバイトの大きさのブロック内の記
憶位置をアクセスし、ＰビットはＹバイトのメモリ内の
Ｘバイトの大きさのブロックの指定位置をアクセスす
る、前記（９）記載のコンピュータ・システム。 （１１）複数の前記第１のバス・マスタを更に有し、前
記ＤＭＡ制御回路は記憶アドレスが伝えられる複数のＤ
ＭＡチャネルを有し、前記各第１のバス・マスタは異な
るＤＭＡチャネルを通して交信し、前記レジスタは複数
の記憶位置を持ち、各記憶位置はＤＭＡチャネルの異な
る１つに対応する、前記（１０）記載のコンピュータ・
システム。 （１２）前記レジスタがプログラム可能であり、Ｐビッ
トの指定値を個々の記憶位置にそれぞれ記憶させる、前
記（１１）記載のコンピュータ・システム。 （１３）個々の前記第１のバス・マスタのために形成さ
れたＮビットのアドレスが異なり、そのため前記第２の
記憶目標の異なるメモリ・ブロックにアクセスできるよ
うに、Ｐビットの指定値は各記憶位置で異なる、前記
（１２）記載のコンピュータ・システム。 （１４）前記第１のバスが産業標準アーキテクチャ（Ｉ
ＳＡ）・バス、前記第２のバスが周辺機器相互接続（Ｐ
ＣＩ）バスである、前記（１３）記載のコンピュータ・
システム。 （１５）Ｍが２４、Ｎが３２及びＰが８である、前記
（１４）記載のコンピュータ・システム。 （１６）前記ＤＭＡ制御回路はカスケード・モードのＤ
ＭＡ制御回路である、前記（１５）記載のコンピュータ
・システム。 （１７）Ｍビットの記憶アドレス指定容量を持つ第１の
バスと、前記第１のバスに結合され、記憶アクセスする
ためにＭビットのアドレスを生成する、第１のバス・マ
スタと、前記第１のバスに結合され、ＮがＭより大きい
Ｎビットの記憶アドレス指定容量を持つ第２のバスと、
前記第２のバスに結合された第２のバス記憶目標と、前
記第１のバスに結合された直接記憶アクセス（ＤＭＡ）
制御回路と、を有し、前記ＤＭＡ制御回路はＮ＝Ｍ＋Ｐ
である上位Ｐビットを記憶するレジスタと、前記レジス
タに記憶された上位Ｐビットを前記第１のバス・マスタ
によって生成されたＭビットのアドレスと連結し、前記
第２のバスの前記第２のバス記憶目標のメモリをアドレ
ス指定するためにＮビットのアドレスを作る、コンピュ
ータ・システム。 （１８）複数の前記第１のバス・マスタを更に有し、前
記ＤＭＡ制御回路は記憶アドレスが伝えられる複数のＤ
ＭＡチャネルを有し、各前記第１のバス・マスタは異な
るＤＭＡチャネルを通して交信し、前記レジスタは複数
の記憶位置を持ち、前記各記憶位置はＤＭＡチャネルの
異なる１つに対応する、前記（１７）記載のコンピュー
タ・システム。 （１９）前記レジスタがプログラム可能であり、Ｐビッ
トの指定値を個々の記憶位置にそれぞれ記憶させる、前
記（１８）記載のコンピュータ・システム。 （２０）個々の前記第１のバス・マスタのために形成さ
れたＮビットのアドレスが異なり、そのため前記第２の
記憶目標の異なるメモリ・ブロックにアクセスできるよ
うに、Ｐビットの指定値が各記憶位置で異なる、前記
（１９）記載のコンピュータ・システム。 （２１）前記第１のバスが産業標準アーキテクチャ（Ｉ
ＳＡ）・バス、前記第２のバスが周辺機器相互接続（Ｐ
ＣＩ）バスである、前記（２０）記載のコンピュータ・
システム。 （２２）Ｍが２４、Ｎが３２及びＰが８である、請求項
２１記載のコンピュータ・システム。 （２３）前記ＤＭＡ制御回路はカスケード・モードのＤ
ＭＡ制御回路である、前記（２２）記載のコンピュータ
・システム。
【００３１】
【発明の効果】本発明は、Ｍビットのアドレスによって
アドレス指定可能である低位のメガバイトのメモリより
上位にあるメモリをアクセスするのに外部回路を必要と
しない方法を提供できる。
【図面の簡単な説明】
【図１】本発明におけるコンピュータ・システムの立体
図である。
【図２】本発明の実施例に従って構成された、図１のコ
ンピュータ・システムのブロック図である。
【図３】従来技術に従ってメモリ・セグメントが再割当
てされたメモリ・マップのブロック図である。
【図４】本発明に従ってメモリ・セグメントが再割当て
されたメモリ・マップのブロック図である。
【図５】本発明の構成要素を示すブロック図である。
【図６】本発明の実施例に従って構成されたＤＭＡ制御
回路の典型的な実施例のブロック図である。
【符号の説明】
１０ コンピュータ １２ コンソール・ハウジング １４ ビデオ・ディスプレイ １６ キーボード １８ ケーブル ２０、２２ ＣＤ−ＲＯＭ駆動装置 ３０ 周辺機器制御相互接続（ＰＣＩ）バス ３２ 産業標準アーキテクチャ（ＩＳＡ）・バス ３４ ブリッジ・チップ ３６ ＩＳＡバス・マスタ ３８ ＩＳＡメモリ・スレーブ ４０ ＰＣＩメモリ・スレーブ ４２ ＩＳＡバス・インタフェース ４６ ＰＣＩバス・インタフェース ５０ ＤＭＡ制御回路 ６０ 第１のＤＭＡ制御回路 ６２ 第２のＤＭＡ制御回路 ６６ ハイ・ページ・レジスタ ６８ ＤＭＡ転送カウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル・アール・クロニン アメリカ合衆国33467、フロリダ州レイ ク・ワース、ハターレス・ドライブ 6868 (72)発明者 リチャード・ジィ・ホフマン アメリカ合衆国、ノースカロライナ州カリ ー、サラバンデ・ドライブ 6868 (72)発明者 デニス・モエラー アメリカ合衆国33487、フロリダ州ボカ・ ラトン、ローズウッド・サークル 7430 (72)発明者 ランス・エム・ベナルチック アメリカ合衆国33433、フロリダ州ボカ・ ラトン、コンタド・ロード 21752

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】Ｍビットの記憶アドレス指定容量を持つ第
    １のバスと、前記第１のバスに結合され、記憶アクセス
    のためにＭビットのアドレスを生成する第１のバス・マ
    スタと、前記第１のバスに結合され、ＮがＭより大きい
    Ｎビットの記憶アドレス指定容量を持つ第２のバスと、
    前記第２のバスに結合された第２のバス記憶目標と、を
    有するコンピュータ・システムであって、 Ｎ＝Ｍ＋Ｐである上位Ｐビットを記憶するレジスタを持
    ち、前記第１のバスに結合された直接記憶アクセス（Ｄ
    ＭＡ）制御回路と、前記レジスタに記憶された前記上位
    Ｐビットを前記第１のバス・マスタによって生成された
    Ｍビットのアドレスに連結させ、前記第２のバスの前記
    第２のバス記憶目標の記憶をアドレス指定するためにＮ
    ビットのアドレスを作る論理回路と、を含むシステム・
    バスを接続するブリッジを有する、コンピュータ・シス
    テム。
  2. 【請求項２】前記コンピュータ・システムは複数の第１
    のバス・マスタを有し、ＤＭＡ制御回路は記憶アドレス
    が伝えられる複数のＤＭＡチャネルを有し、前記各第１
    のバス・マスタは異なるＤＭＡチャネルを通して交信
    し、前記レジスタは複数の記憶位置を持ち、各前記記憶
    位置は前記ＤＭＡチャネルの異なる１つに対応する、請
    求項１記載のコンピュータ・システム。
  3. 【請求項３】前記レジスタがプログラム可能であり、Ｐ
    ビットの指定値を個々の記憶位置にそれぞれ記憶させ
    る、請求項２記載のコンピュータ・システム。
  4. 【請求項４】前記個々の第１のバス・マスタのために形
    成されたＮビットのアドレスが異なり、そのため第２の
    記憶目標の異なるメモリ・ブロックにアクセスできるよ
    うにＰビットの指定値は各記憶位置で異なる、請求項３
    記載のコンピュータ・システム。
  5. 【請求項５】前記第１のバスが産業標準アーキテクチャ
    （ＩＳＡ）・バス、前記第２のバスが周辺機器相互接続
    （ＰＣＩ）バスである、請求項４記載のコンピュータ・
    システム。
  6. 【請求項６】Ｍが２４、Ｎが３２及びＰが８である、請
    求項５記載のコンピュータ・システム。
  7. 【請求項７】ＤＭＡ制御回路はカスケード・モードのＤ
    ＭＡ制御回路である、請求項６記載のコンピュータ・シ
    ステム。
  8. 【請求項８】Ｍビットの記憶アドレス指定容量を持つ第
    １のバスと、 前記第１のバスに結合され、Ｘバイトのメモリに記憶ア
    クセスするためにＭビットのアドレスを生成する第１の
    バス・マスタと、 前記第１のバスに結合され、ＹがＸより大きいＹバイト
    のメモリを記憶アクセスするために、ＮがＭより大きい
    Ｎビットの記憶アドレス指定容量を持つ第２のバスと、 前記第２のバスに結合された第２のバス記憶目標と、 Ｙバイトのメモリ内の何れの指定位置においてＸバイト
    の大きさのメモリ・ブロックをアクセスできるように、
    前記第１のバス・マスタをプログラム的に導く論理回路
    とを有する、コンピュータ・システム。
  9. 【請求項９】論理回路は、前記第１のバスに結合された
    直接記憶アクセス（ＤＭＡ）制御回路を有し、前記ＤＭ
    Ａ制御回路はＮ＝Ｍ＋ＰであるＰビットを記憶するレジ
    スタと、前記レジスタに記憶されたＰビットを前記第１
    のバス・マスタによって生成されたＭビットのアドレス
    と連結し、前記第２のバスの前記第２のバス記憶目標の
    メモリをアドレス指定するためにＮビットのアドレスを
    作る論理回路とを有する、請求項８記載のコンピュータ
    ・システム。
  10. 【請求項１０】ＭビットはＸバイトの大きさのブロック
    内の記憶位置をアクセスし、ＰビットはＹバイトのメモ
    リ内のＸバイトの大きさのブロックの指定位置をアクセ
    スする、請求項９記載のコンピュータ・システム。
  11. 【請求項１１】複数の前記第１のバス・マスタを更に有
    し、前記ＤＭＡ制御回路は記憶アドレスが伝えられる複
    数のＤＭＡチャネルを有し、前記各第１のバス・マスタ
    は異なるＤＭＡチャネルを通して交信し、前記レジスタ
    は複数の記憶位置を持ち、各記憶位置はＤＭＡチャネル
    の異なる１つに対応する、請求項１０記載のコンピュー
    タ・システム。
  12. 【請求項１２】前記レジスタがプログラム可能であり、
    Ｐビットの指定値を個々の記憶位置にそれぞれ記憶させ
    る、請求項１１記載のコンピュータ・システム。
  13. 【請求項１３】個々の前記第１のバス・マスタのために
    形成されたＮビットのアドレスが異なり、そのため前記
    第２の記憶目標の異なるメモリ・ブロックにアクセスで
    きるように、Ｐビットの指定値は各記憶位置で異なる、
    請求項１２記載のコンピュータ・システム。
  14. 【請求項１４】前記第１のバスが産業標準アーキテクチ
    ャ（ＩＳＡ）・バス、前記第２のバスが周辺機器相互接
    続（ＰＣＩ）バスである、請求項１３記載のコンピュー
    タ・システム。
  15. 【請求項１５】Ｍが２４、Ｎが３２及びＰが８である、
    請求項１４記載のコンピュータ・システム。
  16. 【請求項１６】前記ＤＭＡ制御回路はカスケード・モー
    ドのＤＭＡ制御回路である、請求項１５記載のコンピュ
    ータ・システム。
  17. 【請求項１７】Ｍビットの記憶アドレス指定容量を持つ
    第１のバスと、 前記第１のバスに結合され、記憶アクセスするためにＭ
    ビットのアドレスを生成する、第１のバス・マスタと、 前記第１のバスに結合され、ＮがＭより大きいＮビット
    の記憶アドレス指定容量を持つ第２のバスと、 前記第２のバスに結合された第２のバス記憶目標と、 前記第１のバスに結合された直接記憶アクセス（ＤＭ
    Ａ）制御回路と、を有し、前記ＤＭＡ制御回路はＮ＝Ｍ
    ＋Ｐである上位Ｐビットを記憶するレジスタと、前記レ
    ジスタに記憶された上位Ｐビットを前記第１のバス・マ
    スタによって生成されたＭビットのアドレスと連結し、
    前記第２のバスの前記第２のバス記憶目標のメモリをア
    ドレス指定するためにＮビットのアドレスを作る、コン
    ピュータ・システム。
  18. 【請求項１８】複数の前記第１のバス・マスタを更に有
    し、前記ＤＭＡ制御回路は記憶アドレスが伝えられる複
    数のＤＭＡチャネルを有し、各前記第１のバス・マスタ
    は異なるＤＭＡチャネルを通して交信し、前記レジスタ
    は複数の記憶位置を持ち、前記各記憶位置はＤＭＡチャ
    ネルの異なる１つに対応する、請求項１７記載のコンピ
    ュータ・システム。
  19. 【請求項１９】前記レジスタがプログラム可能であり、
    Ｐビットの指定値を個々の記憶位置にそれぞれ記憶させ
    る、請求項１８記載のコンピュータ・システム。
  20. 【請求項２０】個々の前記第１のバス・マスタのために
    形成されたＮビットのアドレスが異なり、そのため前記
    第２の記憶目標の異なるメモリ・ブロックにアクセスで
    きるように、Ｐビットの指定値が各記憶位置で異なる、
    請求項１９記載のコンピュータ・システム。
  21. 【請求項２１】前記第１のバスが産業標準アーキテクチ
    ャ（ＩＳＡ）・バス、前記第２のバスが周辺機器相互接
    続（ＰＣＩ）バスである、請求項２０記載のコンピュー
    タ・システム。
  22. 【請求項２２】Ｍが２４、Ｎが３２及びＰが８である、
    請求項２１記載のコンピュータ・システム。
  23. 【請求項２３】前記ＤＭＡ制御回路はカスケード・モー
    ドのＤＭＡ制御回路である、請求項２２記載のコンピュ
    ータ・システム。
JP7308852A 1994-11-30 1995-11-28 コンピュータ・システム Pending JPH08235105A (ja)

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