JPH04367055A - マルチ周辺制御装置 - Google Patents
マルチ周辺制御装置Info
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- JPH04367055A JPH04367055A JP1069892A JP1069892A JPH04367055A JP H04367055 A JPH04367055 A JP H04367055A JP 1069892 A JP1069892 A JP 1069892A JP 1069892 A JP1069892 A JP 1069892A JP H04367055 A JPH04367055 A JP H04367055A
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- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【発明の背景】この発明は一般に、複数の周辺装置を中
央処理装置にインタフェースさせるための周辺制御装置
に関するものである。この発明はより特定的には、少な
くとも１対のシリアルポートインタフェース、パラレル
ポートインタフェース、ハードディスクドライブインタ
フェースおよびキーボードマイクロコントローラを含み
、これらすべてが同じ集積回路に集積化された周辺制御
装置に関するものである。
央処理装置にインタフェースさせるための周辺制御装置
に関するものである。この発明はより特定的には、少な
くとも１対のシリアルポートインタフェース、パラレル
ポートインタフェース、ハードディスクドライブインタ
フェースおよびキーボードマイクロコントローラを含み
、これらすべてが同じ集積回路に集積化された周辺制御
装置に関するものである。
【０００２】中央処理装置が周辺装置とインタフェース
される応用は多い。そのような応用には、たとえば、中
央処理装置がキーボードやハードディスクドライブなど
の周辺装置とインタフェースされるパーソナルコンピュ
ータがある。そのような応用において、パーソナルコン
ピュータの製造業者がパーソナルコンピュータの中央処
理装置と周辺装置との間のインタフェースに、個々にア
ッド・イン（ａｄｄ−ｉｎ）カードを含む別個のインタ
フェース集積回路を設けることは珍しくない。多数の周
辺装置がインタフェースさせられる場合、そのようなア
ッド・インカードはそのようなシステムに対して高いコ
ンポーネントの数、最終的に大きいパッケージの大きさ
、および高い製造コストを表わす。
される応用は多い。そのような応用には、たとえば、中
央処理装置がキーボードやハードディスクドライブなど
の周辺装置とインタフェースされるパーソナルコンピュ
ータがある。そのような応用において、パーソナルコン
ピュータの製造業者がパーソナルコンピュータの中央処
理装置と周辺装置との間のインタフェースに、個々にア
ッド・イン（ａｄｄ−ｉｎ）カードを含む別個のインタ
フェース集積回路を設けることは珍しくない。多数の周
辺装置がインタフェースさせられる場合、そのようなア
ッド・インカードはそのようなシステムに対して高いコ
ンポーネントの数、最終的に大きいパッケージの大きさ
、および高い製造コストを表わす。
【０００３】したがって、技術において、これまで述べ
られたこれら別個のインタフェース機能を単一の集積回
路コンポーネント上に完全に集積する周辺制御装置が必
要である。このような集積回路コンポーネントはパーソ
ナルコンピュータ設計者に融通性を与えるだけでなく、
さらに、物理的により小さく、かつより安い製造コスト
のパーソナルコンピュータをもたらす。
られたこれら別個のインタフェース機能を単一の集積回
路コンポーネント上に完全に集積する周辺制御装置が必
要である。このような集積回路コンポーネントはパーソ
ナルコンピュータ設計者に融通性を与えるだけでなく、
さらに、物理的により小さく、かつより安い製造コスト
のパーソナルコンピュータをもたらす。
【０００４】
【発明の概要】この発明は複数の周辺外部装置を、中央
処理装置にインタフェースさせるために適合される周辺
制御装置を提供する。この周辺制御装置は、中央処理装
置に結合されるように適合された多ビットデータバスと
、中央処理装置に結合されるように適合された多ビット
アドレスバスと、データバスに結合された第１および第
２シリアルポートインタフェースとを含む。周辺制御装
置はさらに、データバスに結合されたパラレルポートイ
ンタフェースと、データバスに結合されたハードディス
クドライブインタフェースと、データバスおよびアドレ
スバスに結合されたマイクロコントローラとを含む。 周辺制御装置はさらに、アドレスバスに結合された第１
入力、中央処理装置に結合されるように適合された第２
入力、および複数の出力を有する制御手段を含み、各出
力はインタフェースのうちのそれぞれ所与の１つおよび
マイクロコントローラに結合され、アドレスバスを介し
て受取られたアドレスをデコードし、かつそれらのアド
レスに応答してインタフェースおよびマイクロコントロ
ーラを能動化する。インタフェース、マイクロコントロ
ーラ、バスおよび制御手段はすべて共通の集積回路に集
積化される。
処理装置にインタフェースさせるために適合される周辺
制御装置を提供する。この周辺制御装置は、中央処理装
置に結合されるように適合された多ビットデータバスと
、中央処理装置に結合されるように適合された多ビット
アドレスバスと、データバスに結合された第１および第
２シリアルポートインタフェースとを含む。周辺制御装
置はさらに、データバスに結合されたパラレルポートイ
ンタフェースと、データバスに結合されたハードディス
クドライブインタフェースと、データバスおよびアドレ
スバスに結合されたマイクロコントローラとを含む。 周辺制御装置はさらに、アドレスバスに結合された第１
入力、中央処理装置に結合されるように適合された第２
入力、および複数の出力を有する制御手段を含み、各出
力はインタフェースのうちのそれぞれ所与の１つおよび
マイクロコントローラに結合され、アドレスバスを介し
て受取られたアドレスをデコードし、かつそれらのアド
レスに応答してインタフェースおよびマイクロコントロ
ーラを能動化する。インタフェース、マイクロコントロ
ーラ、バスおよび制御手段はすべて共通の集積回路に集
積化される。
【０００５】新規と思われるこの発明の特徴は、添付の
図面に詳細に記載される。この発明は、そのさらなる目
的と利点と共に、添付の図面に関する以下の説明を参照
することにより最もよく理解されるであろう。この唯一
の図において、同一の参照番号が同一の構成要素を示す
。
図面に詳細に記載される。この発明は、そのさらなる目
的と利点と共に、添付の図面に関する以下の説明を参照
することにより最もよく理解されるであろう。この唯一
の図において、同一の参照番号が同一の構成要素を示す
。
【０００６】
さて、その唯一の図を参照すると、中央処理装置１４を
複数の周辺装置にインタフェースさせるために配列され
たこの発明を実施する周辺制御装置１０が示される。周
辺制御装置１０は中央処理装置１４を前述の外部装置（
図示せず）にインタフェースさせるために、単一の集積
回路１２内で実現される。
複数の周辺装置にインタフェースさせるために配列され
たこの発明を実施する周辺制御装置１０が示される。周
辺制御装置１０は中央処理装置１４を前述の外部装置（
図示せず）にインタフェースさせるために、単一の集積
回路１２内で実現される。
【０００７】一般に周辺制御装置１０は、多ビットデー
タバス１６と、多ビットアドレスバス１８と、コントロ
ールバス２０と、第１および第２シリアルポートインタ
フェース２２および２４と、パラレルポートインタフェ
ース２６と、フロッピィディスクコントローラインタフ
ェース２８と、ハードディスクドライブインタフェース
３０と、キーボードマイクロコントローラ３２と、プロ
グラマブル入出力ポートインタフェース３８とを含む。 周辺制御装置１０はさらに、制御手段またはホスト３４
およびマルチプレクサ３６を含む。
タバス１６と、多ビットアドレスバス１８と、コントロ
ールバス２０と、第１および第２シリアルポートインタ
フェース２２および２４と、パラレルポートインタフェ
ース２６と、フロッピィディスクコントローラインタフ
ェース２８と、ハードディスクドライブインタフェース
３０と、キーボードマイクロコントローラ３２と、プロ
グラマブル入出力ポートインタフェース３８とを含む。 周辺制御装置１０はさらに、制御手段またはホスト３４
およびマルチプレクサ３６を含む。
【０００８】データバス１６は制御手段３４を中央処理
装置１４のデータ入出力４０に結合する２方向性８ビッ
トパラレルバスである。アドレスバス１８は制御手段３
４を中央処理装置１４のアドレス出力４２に結合する１
０ビットパラレルバスである。コントロールバス２０は
制御手段３４を中央処理装置１４のコントロール入出力
４４に結合する１５ビットパラレルバスである。
装置１４のデータ入出力４０に結合する２方向性８ビッ
トパラレルバスである。アドレスバス１８は制御手段３
４を中央処理装置１４のアドレス出力４２に結合する１
０ビットパラレルバスである。コントロールバス２０は
制御手段３４を中央処理装置１４のコントロール入出力
４４に結合する１５ビットパラレルバスである。
【０００９】データバス１６はデータをホスト３４を介
してインタフェース２２、２４、２６、２８、３０、３
８、およびマイクロコントローラ３２に送る。データバ
ス１６はまた、データをインタフェースおよびマイクロ
コントローラからホスト３４を介して中央処理装置１４
に送る。
してインタフェース２２、２４、２６、２８、３０、３
８、およびマイクロコントローラ３２に送る。データバ
ス１６はまた、データをインタフェースおよびマイクロ
コントローラからホスト３４を介して中央処理装置１４
に送る。
【００１０】アドレスバス１８は中央処理装置１４から
のアドレスを制御手段３４に与えるために制御手段３４
に結合される。各々のインタフェースおよびマイクロコ
ントローラは、独特のアドレスを有する。制御手段また
はホスト３４は、コントロールライン４８、５０、５２
、５４、５６、５８、および５９を介してアドレスされ
たインタフェースおよびマイクロコントローラを能動化
するために、多ビット入力４６で受けるアドレスをデコ
ードする。当業者に理解されるように、各々のインタフ
ェースおよびマイクロコントローラは中央処理装置１４
によってアクセスされなければならない少なくとも１つ
のレジスタを含む。この目的のためのアドレスバスは、
図をあまり複雑にしないように図示されていない。
のアドレスを制御手段３４に与えるために制御手段３４
に結合される。各々のインタフェースおよびマイクロコ
ントローラは、独特のアドレスを有する。制御手段また
はホスト３４は、コントロールライン４８、５０、５２
、５４、５６、５８、および５９を介してアドレスされ
たインタフェースおよびマイクロコントローラを能動化
するために、多ビット入力４６で受けるアドレスをデコ
ードする。当業者に理解されるように、各々のインタフ
ェースおよびマイクロコントローラは中央処理装置１４
によってアクセスされなければならない少なくとも１つ
のレジスタを含む。この目的のためのアドレスバスは、
図をあまり複雑にしないように図示されていない。
【００１１】コントロールバス２０は、インタフェース
を能動化する際に制御手段３４によって利用される種々
の制御信号を中央処理装置から制御手段またはホスト３
４に送る。当該技術において周知のように、これらの制
御信号は、読出および書込ストローブ、アドレスイネー
ブル、リセットおよび直接メモリアクセス信号を含む。 さらに、コントロールバス２０は中央処理装置に状態を
示すために、種々の制御信号を制御手段またはホスト３
４から中央処理装置に送る。当該技術においては周知の
ように、これらの制御信号は割込および直接メモリアク
セス信号を含む。
を能動化する際に制御手段３４によって利用される種々
の制御信号を中央処理装置から制御手段またはホスト３
４に送る。当該技術において周知のように、これらの制
御信号は、読出および書込ストローブ、アドレスイネー
ブル、リセットおよび直接メモリアクセス信号を含む。 さらに、コントロールバス２０は中央処理装置に状態を
示すために、種々の制御信号を制御手段またはホスト３
４から中央処理装置に送る。当該技術においては周知の
ように、これらの制御信号は割込および直接メモリアク
セス信号を含む。
【００１２】第１および第２シリアルポートインタフェ
ース２２および２４は好ましくは、ＩＢＭ ＰＣ／Ａ
Ｔコンパチブル汎用非同期受信器／送信器（ＵＡＲＴｓ
）の形状であり、各々は好ましくは当業者に周知の型と
同等の１６４５０ＵＡＲＴである。インタフェース２２
および２４の各々は１．８４３２ＭＨｚ、２．４５７６
ＭＨｚ、または３．０７２ＭＨｚのうちのいずれか１つ
の標準ＢＡＵＤ速度結晶周波数を用いたとき、標準ＲＳ
−２３２Ｃ ＢＡＵＤ速度を与えるためにシリアルデ
ータ入出力インタフェースとして働く。各インタフェー
スは周辺装置、またはモデムから受けられたデータ文字
の直並列変換および中央処理装置から受けられたデータ
文字の並直列変換を行なう。当業者に周知のように、各
インタフェースの完全な状態はいつでも中央処理装置に
よってデータバス１６を介して読出され得る。インタフ
ェース２２および２４は、それぞれ８ビット２方向性バ
ス６２および６４によってそれぞれの周辺装置に結合さ
れるように適合される。
ース２２および２４は好ましくは、ＩＢＭ ＰＣ／Ａ
Ｔコンパチブル汎用非同期受信器／送信器（ＵＡＲＴｓ
）の形状であり、各々は好ましくは当業者に周知の型と
同等の１６４５０ＵＡＲＴである。インタフェース２２
および２４の各々は１．８４３２ＭＨｚ、２．４５７６
ＭＨｚ、または３．０７２ＭＨｚのうちのいずれか１つ
の標準ＢＡＵＤ速度結晶周波数を用いたとき、標準ＲＳ
−２３２Ｃ ＢＡＵＤ速度を与えるためにシリアルデ
ータ入出力インタフェースとして働く。各インタフェー
スは周辺装置、またはモデムから受けられたデータ文字
の直並列変換および中央処理装置から受けられたデータ
文字の並直列変換を行なう。当業者に周知のように、各
インタフェースの完全な状態はいつでも中央処理装置に
よってデータバス１６を介して読出され得る。インタフ
ェース２２および２４は、それぞれ８ビット２方向性バ
ス６２および６４によってそれぞれの周辺装置に結合さ
れるように適合される。
【００１３】周辺制御装置１０はさらに、第１および第
２インタフェース２２および２４に結合される発振器６
０を含む。発振器６０は当業者に周知の態様で、クロッ
クパルスをインタフェース２２および２４に与え、かつ
発振器６０は好ましい実施例に従って集積回路１２内に
集積化される。
２インタフェース２２および２４に結合される発振器６
０を含む。発振器６０は当業者に周知の態様で、クロッ
クパルスをインタフェース２２および２４に与え、かつ
発振器６０は好ましい実施例に従って集積回路１２内に
集積化される。
【００１４】パラレルポートインタフェース２６は好ま
しくは、当業者に周知の型のＩＢＭＰＣ／ＡＴコンパチ
ブルパラレルポートである。これは８ビットパラレルデ
ータをデータバス１６を介して中央処理装置へ転送し、
かつそこから転送する種々の装置の接続を可能にする。 パラレルポートインタフェース２６は多ビットパラレル
バス６６を介して、そのような周辺装置に結合されるよ
うに適合される。
しくは、当業者に周知の型のＩＢＭＰＣ／ＡＴコンパチ
ブルパラレルポートである。これは８ビットパラレルデ
ータをデータバス１６を介して中央処理装置へ転送し、
かつそこから転送する種々の装置の接続を可能にする。 パラレルポートインタフェース２６は多ビットパラレル
バス６６を介して、そのような周辺装置に結合されるよ
うに適合される。
【００１５】フロッピィディスクコントローラインタフ
ェース２８はまた、好ましくは７６５Ａ／Ｂコンパチブ
ルコントローラのようなＩＢＭ ＰＣ／ＡＴコンパチ
ブルインタフェースである。フロッピィディスクコント
ローラインタフェース２８は、多ビットパラレルバス６
８によってフロッピィディスクドライブに結合されるよ
うに適合される。当該技術において周知のように、その
ようなインタフェースはバス６８のうちの１つのチャネ
ルを介してシリアルデータをフロッピィディスクドライ
ブに転送し、かつシリアルバス６８の別のチャネルを介
してフロッピィディスクドライブからシリアルデータを
受取る。バス６８のその他のチャネルは、当業者には周
知の型の制御情報を送るために用いられる。
ェース２８はまた、好ましくは７６５Ａ／Ｂコンパチブ
ルコントローラのようなＩＢＭ ＰＣ／ＡＴコンパチ
ブルインタフェースである。フロッピィディスクコント
ローラインタフェース２８は、多ビットパラレルバス６
８によってフロッピィディスクドライブに結合されるよ
うに適合される。当該技術において周知のように、その
ようなインタフェースはバス６８のうちの１つのチャネ
ルを介してシリアルデータをフロッピィディスクドライ
ブに転送し、かつシリアルバス６８の別のチャネルを介
してフロッピィディスクドライブからシリアルデータを
受取る。バス６８のその他のチャネルは、当業者には周
知の型の制御情報を送るために用いられる。
【００１６】ハードディスクドライブインタフェース３
０は好ましくは、集積ドライブエレクトロニクス（ＩＤ
Ｅ）ハードドライブインタフェースであり、これもまた
ＩＢＭ ＰＣ／ＡＴコンパチブルである。当業者には
周知のように、そのようなインタフェースは２個までの
ディスクドライブをサポートする。インタフェース３０
は当業者に周知の以下の信号、Ｄ７、ＣＳＯ♯、ＣＳ１
♯、ＩＯＣＳ１６♯またはＤＡＣＫ３♯、ＤＩＲ、ＵＥ
ＤＮ♯およびＬＤＥＮ♯を与える多ビットバス７０を介
して、ハードディスクドライブに結合されるように適合
される。前述の信号は、周辺制御装置１０をＰＣ／ＡＴ
バスインタフェースを有するハードディスクドライブに
インタフェースさせるために用いられてもよい。当業者
には周知のように、ＣＳＯ♯およびＣＳ１♯信号は、ハ
ードディスクドライブのタスクファイルレジスタにアク
セスするために２−チップセレクトを形成する。
０は好ましくは、集積ドライブエレクトロニクス（ＩＤ
Ｅ）ハードドライブインタフェースであり、これもまた
ＩＢＭ ＰＣ／ＡＴコンパチブルである。当業者には
周知のように、そのようなインタフェースは２個までの
ディスクドライブをサポートする。インタフェース３０
は当業者に周知の以下の信号、Ｄ７、ＣＳＯ♯、ＣＳ１
♯、ＩＯＣＳ１６♯またはＤＡＣＫ３♯、ＤＩＲ、ＵＥ
ＤＮ♯およびＬＤＥＮ♯を与える多ビットバス７０を介
して、ハードディスクドライブに結合されるように適合
される。前述の信号は、周辺制御装置１０をＰＣ／ＡＴ
バスインタフェースを有するハードディスクドライブに
インタフェースさせるために用いられてもよい。当業者
には周知のように、ＣＳＯ♯およびＣＳ１♯信号は、ハ
ードディスクドライブのタスクファイルレジスタにアク
セスするために２−チップセレクトを形成する。
【００１７】キーボードマイクロコントローラ３２は好
ましくは、当業者には周知の型の同等の８０４２キーボ
ードマイクロコントローラ等であり、かつ、ＩＢＭ
ＰＣ／ＡＴコンパチブルである。そのようなマイクロコ
ントローラは当業者には周知である。マイクロコントロ
ーラ３２は、ＩＢＭ ＰＣ／ＡＴおよびＳＴ／２コン
パチブルデコーダ／バッファ７５を介して２−ビットバ
ス７２によって外部キーボードに、および／または２−
ビットバス７４によってマウスに結合されるように適合
される。
ましくは、当業者には周知の型の同等の８０４２キーボ
ードマイクロコントローラ等であり、かつ、ＩＢＭ
ＰＣ／ＡＴコンパチブルである。そのようなマイクロコ
ントローラは当業者には周知である。マイクロコントロ
ーラ３２は、ＩＢＭ ＰＣ／ＡＴおよびＳＴ／２コン
パチブルデコーダ／バッファ７５を介して２−ビットバ
ス７２によって外部キーボードに、および／または２−
ビットバス７４によってマウスに結合されるように適合
される。
【００１８】マイクロコントローラ３２をマルチプレク
サ３６の第１多ビット入力７８に結合する第１の２方向
性多ビットバス７６、およびプログラマブル入出力ポー
トインタフェース３８をマルチプレクサ３６の第２多ビ
ット入力８２に結合する第２の２方向性多ビットバス８
０は、マルチプレクサ３６に関連される。またマルチプ
レクサ３６の多ビット出力８６を集積回路１２の外部端
子８８、９０、９２、および９４に結合する第３の２方
向性多ビットバス８４も、マルチプレクサ３６に関連さ
れる。図面には４つの端子しか示されないが、この発明
を実施する際に、このような端子が８個設けられ、各端
子はそれぞれ多ビットバス８４のコンダクタの内の所与
の１つに結合されているということが理解されるべきで
あろう。
サ３６の第１多ビット入力７８に結合する第１の２方向
性多ビットバス７６、およびプログラマブル入出力ポー
トインタフェース３８をマルチプレクサ３６の第２多ビ
ット入力８２に結合する第２の２方向性多ビットバス８
０は、マルチプレクサ３６に関連される。またマルチプ
レクサ３６の多ビット出力８６を集積回路１２の外部端
子８８、９０、９２、および９４に結合する第３の２方
向性多ビットバス８４も、マルチプレクサ３６に関連さ
れる。図面には４つの端子しか示されないが、この発明
を実施する際に、このような端子が８個設けられ、各端
子はそれぞれ多ビットバス８４のコンダクタの内の所与
の１つに結合されているということが理解されるべきで
あろう。
【００１９】マルチプレクサ３６は第１多ビットバス７
６または第２多ビットバス８０のどちらかを、第３多ビ
ットバス８４に選択的に結合するように配列される。そ
の結果マルチプレクサ３６は、複数の外部端子をマイク
ロコントローラ３２またはプログラマブル入出力ポート
インタフェース３８のどちらかのために一般の入出力ピ
ンとして用いられることを可能にする。
６または第２多ビットバス８０のどちらかを、第３多ビ
ットバス８４に選択的に結合するように配列される。そ
の結果マルチプレクサ３６は、複数の外部端子をマイク
ロコントローラ３２またはプログラマブル入出力ポート
インタフェース３８のどちらかのために一般の入出力ピ
ンとして用いられることを可能にする。
【００２０】マルチプレクサ３６によってプログラマブ
ル入出力ポートインタフェースは、外部論理用の、また
はマイクロコントローラに設けられる入出力ピンの代わ
りとして用いるためのチップセレクトを引き起こすため
にマイクロコントローラ入出力ピンを８個まで再構成す
る能力を与える。マルチプレクサ３６は好ましくは、マ
イクロコントローラ３２内の入出力ポート構成レジスタ
によって選択的に制御される。好ましくは、プログラマ
ブル入出力ポートインタフェースは８個のピンを含み、
個々のピンは入出力ラッチ、または出力デコードピンと
してプログラム可能である。
ル入出力ポートインタフェースは、外部論理用の、また
はマイクロコントローラに設けられる入出力ピンの代わ
りとして用いるためのチップセレクトを引き起こすため
にマイクロコントローラ入出力ピンを８個まで再構成す
る能力を与える。マルチプレクサ３６は好ましくは、マ
イクロコントローラ３２内の入出力ポート構成レジスタ
によって選択的に制御される。好ましくは、プログラマ
ブル入出力ポートインタフェースは８個のピンを含み、
個々のピンは入出力ラッチ、または出力デコードピンと
してプログラム可能である。
【００２１】この発明の特定的な実施例は示され、かつ
説明されたが、修正がなされてもよく、かつこの発明の
本当の精神および範囲内にあるすべてのそのような変更
および修正は、添付の特許請求の範囲内に収まるように
意図される。
説明されたが、修正がなされてもよく、かつこの発明の
本当の精神および範囲内にあるすべてのそのような変更
および修正は、添付の特許請求の範囲内に収まるように
意図される。
【図１】この発明を実施する周辺制御装置の概略ブロッ
ク図である。
ク図である。
１０ 周辺制御装置
１４ 中央処理装置
１６ 多ビットデータバス
Claims (11)
- 【請求項１】 複数の周辺外部装置を中央処理装置に
インタフェースさせるために適合される周辺制御装置で
あって、前記中央処理装置に結合されるように適合され
る多ビットデータバスと、前記中央処理装置に結合され
るように適合される多ビットアドレスバスと、前記デー
タバスに結合される第１および第２シリアルポートイン
タフェースと、前記データバスに結合されるパラレルポ
ートインタフェースと、前記データバスに結合されるハ
ードディスクドライブインタフェースと、前記データバ
スに結合されるマイクロコントローラと、前記アドレス
バスに結合される第１入力と、前記中央処理装置に結合
されるように適合される第２入力と、複数の出力とを含
み、各出力はそれぞれ前記インタフェースのうちの所与
の１つおよび前記マイクロコントローラに結合されてお
り、前記アドレスバスを介して受取られたアドレスをデ
コードし、かつ前記アドレスに応答して前記インタフェ
ースおよび前記マイクロコントローラを能動化するため
の、制御手段とを含み、前記インタフェース、前記マイ
クロコントローラ、前記バス、および前記制御手段は共
通の集積回路内に集積化されている、周辺制御装置。 - 【請求項２】 前記データバスおよび前記制御手段の
出力のうちの１つに結合されるプログラマブル入出力ポ
ートインタフェースをさらに含み、前記プログラマブル
入出力ポートインタフェースはまた前記共通の集積回路
に集積化されている、請求項１記載の周辺制御装置。 - 【請求項３】 第１多ビット入力、第２多ビット入力
、および多ビット出力を有するマルチプレクサと、前記
マルチプレクサの第１多ビット入力を前記マイクロコン
トローラに結合する第１多ビットバスと、前記マルチプ
レクサの第２多ビット入力を前記プログラマブル入出力
ポートインタフェースに結合する第２多ビットバスと、
前記マルチプレクサの多ビット出力に結合される第３多
ビットバスとをさらに含み、前記マルチプレクサは前記
第１多ビットバスまたは前記第２多ビットバスを前記第
３多ビットバスに選択的に結合するように配列されてい
る、請求項２記載の周辺制御装置。 - 【請求項４】 前記共通の集積回路は前記第３多ビッ
トバスに結合される複数の外部端子を含む、請求項３記
載の周辺制御装置。 - 【請求項５】 前記第１および第２シリアルポートイ
ンタフェースに結合され、前記シリアルポートインタフ
ェースにクロックパルスを与えるための発振器をさらに
含み、前記発振器はまた前記共通の集積回路内に集積化
されている、請求項１記載の周辺制御装置。 - 【請求項６】 前記データバスは８ビットバスである
、請求項１記載の周辺制御装置。 - 【請求項７】 前記アドレスバスは１０ビットバスで
ある、請求項１記載の周辺制御装置。 - 【請求項８】 前記制御手段の第２入力を前記中央処
理装置に結合するための多ビットコントロールバスをさ
らに含む、請求項１記載の周辺制御装置。 - 【請求項９】 前記コントロールバスは１５ビットバ
スである、請求項８記載の周辺制御装置。 - 【請求項１０】 前記データバスおよび前記制御手段
の出力のうちの１つに結合されるフロッピィディスクコ
ントローラインタフェースをさらに含み、前記フロッピ
ィディスクコントローラインタフェースはまた前記共通
の集積回路内に集積化されている、請求項１記載の周辺
制御装置。 - 【請求項１１】 前記マイクロコントローラはキーボ
ードマイクロコントローラである、請求項１記載の周辺
制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US64760691A | 1991-01-29 | 1991-01-29 | |
| US647606 | 1996-05-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367055A true JPH04367055A (ja) | 1992-12-18 |
Family
ID=24597631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069892A Withdrawn JPH04367055A (ja) | 1991-01-29 | 1992-01-24 | マルチ周辺制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0497442A3 (ja) |
| JP (1) | JPH04367055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014095997A (ja) * | 2012-11-08 | 2014-05-22 | Fujitsu Ltd | 情報処理装置、制御装置及び情報処理装置の制御方法 |
| US11749833B2 (en) | 2012-04-11 | 2023-09-05 | Ionic Materials, Inc. | Solid state bipolar battery |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2120912B1 (es) * | 1997-01-29 | 1999-06-01 | Bull Telesincro S A | Circuito integrado de aplicacion especifica. |
| US7047343B2 (en) * | 2003-11-26 | 2006-05-16 | Dell Products L.P. | System and method for communication of keyboard and touchpad inputs as HID packets embedded on a SMBus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60256860A (ja) * | 1984-06-01 | 1985-12-18 | Hitachi Ltd | 論理集積回路 |
-
1992
- 1992-01-02 EP EP19920300019 patent/EP0497442A3/en not_active Ceased
- 1992-01-24 JP JP1069892A patent/JPH04367055A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11749833B2 (en) | 2012-04-11 | 2023-09-05 | Ionic Materials, Inc. | Solid state bipolar battery |
| JP2014095997A (ja) * | 2012-11-08 | 2014-05-22 | Fujitsu Ltd | 情報処理装置、制御装置及び情報処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0497442A2 (en) | 1992-08-05 |
| EP0497442A3 (en) | 1993-03-03 |
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