JPS60256860A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS60256860A JPS60256860A JP59110731A JP11073184A JPS60256860A JP S60256860 A JPS60256860 A JP S60256860A JP 59110731 A JP59110731 A JP 59110731A JP 11073184 A JP11073184 A JP 11073184A JP S60256860 A JPS60256860 A JP S60256860A
- Authority
- JP
- Japan
- Prior art keywords
- function
- machine
- output device
- data
- external input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は論理集積回路の内部構造に係り、特に種々の入
出力制御ＬＳＩに共通にこれを適用して短期間にＬＳＩ
を開発するのに適する。
出力制御ＬＳＩに共通にこれを適用して短期間にＬＳＩ
を開発するのに適する。
ＬＳＩを短期間に効率よく設計するためには、ＲＯＭ、
ＰＬＡなどのいわゆる規則論理回路を用いると効果があ
ることが知られている。とくにＲＯＭにマイクロプログ
ラムを格納してＬＳＩ内を制御する構造はきわめて普遍
的である。
ＰＬＡなどのいわゆる規則論理回路を用いると効果があ
ることが知られている。とくにＲＯＭにマイクロプログ
ラムを格納してＬＳＩ内を制御する構造はきわめて普遍
的である。
ＬＳ、Ｉではないが、マイクロプログラムを用いて磁気
ディス、り装置コントローラを構成した例として、特公
昭５９−４７３６に記載された装置がある。
ディス、り装置コントローラを構成した例として、特公
昭５９−４７３６に記載された装置がある。
分岐制御を改良して、プログラムステップ数と異種ディ
スク接続時の融通性確保を行なっている。
スク接続時の融通性確保を行なっている。
しかし上記装置はマイクロプログラム制御回路がディス
クコントロール機能をすべて実行するのではなく、カウ
ンタ制御等は論理回路で実現している。
クコントロール機能をすべて実行するのではなく、カウ
ンタ制御等は論理回路で実現している。
したがってこの装置は異種ディスク接続に対してはマイ
クロプログラム変更により対処できるものの、ディスク
以外のシリアル入出力制御（たとえば通信手順制御）へ
の適用に関しては配慮がなされておらず、前記論理回路
の大幅な修正が必要である。
クロプログラム変更により対処できるものの、ディスク
以外のシリアル入出力制御（たとえば通信手順制御）へ
の適用に関しては配慮がなされておらず、前記論理回路
の大幅な修正が必要である。
設計変更の労が僅かで種々の外部入出力装置コントロー
ラに適用できる汎用構造をめるには、規則論理を大幅に
とりいれないと実現できない。
ラに適用できる汎用構造をめるには、規則論理を大幅に
とりいれないと実現できない。
しかし規則論理は設計変更が容易である反面、冗長部分
が存在するために回路規模が増大し、それゆえ動作速度
が遅くなる。またマイクロプログラム制御は融通性があ
る反面、所定の動作を行なうける場合もある。
が存在するために回路規模が増大し、それゆえ動作速度
が遅くなる。またマイクロプログラム制御は融通性があ
る反面、所定の動作を行なうける場合もある。
本発明の目的が設計変更を容易にするために規則論理を
大幅に採用しながらも、種々の高性能・高機能な外部入
出力装置コントローラ設計に適用できる、汎用ＬＳＩ構
造を提供することにある。
大幅に採用しながらも、種々の高性能・高機能な外部入
出力装置コントローラ設計に適用できる、汎用ＬＳＩ構
造を提供することにある。
規則論理を多用した際の性能劣化を防ぐため、ＬＳＩ内
で階層プロセッサを構成した。上位プロセッサにはマイ
クロプログラム（ＲＯＭ）を採用して高機能化を実現し
た。下位プロセッサには有限状態遷移マシン（ＰＬＡ）
を採用して高速化を図った。設計変更に際してはＲＯＭ
とＰＬＡの再プログラムで対処するが、必要に応じて追
加機能を実現する下位プロセッサをアドオンできる接続
構造を導出した。
で階層プロセッサを構成した。上位プロセッサにはマイ
クロプログラム（ＲＯＭ）を採用して高機能化を実現し
た。下位プロセッサには有限状態遷移マシン（ＰＬＡ）
を採用して高速化を図った。設計変更に際してはＲＯＭ
とＰＬＡの再プログラムで対処するが、必要に応じて追
加機能を実現する下位プロセッサをアドオンできる接続
構造を導出した。
以下、本発明の一実施例を述べる。第１図は周知の有限
状態遷移マシン（ステートマシンと呼ぶ）を構成を示し
ている。
状態遷移マシン（ステートマシンと呼ぶ）を構成を示し
ている。
ステートマシンでは組合せ論理回路１０１を２つのレジ
スタ１０２ａ、１０２ｂがはさむ形で制御信号が流れる
。入力１０３と、レジスタ１０２ ｂの出力のうちのフ
ィードバック信号１０５とは、レジスタ１０２ａに入力
される。クロックψ１で動作するレジスタ１０２ａは、
これら入力を保持して組合せ論理回路１０１へ出力する
。クロックψ２で動作するレジスタ１０２ｂは組合せ論
理回路１０１の出力をクロック信号φ２により記憶し、
一部を制御信号出力１０４として出方し、一部は″ステ
ート″としてフィードバック信号１０５の形でレジスタ
１０２ａに出力する。
スタ１０２ａ、１０２ｂがはさむ形で制御信号が流れる
。入力１０３と、レジスタ１０２ ｂの出力のうちのフ
ィードバック信号１０５とは、レジスタ１０２ａに入力
される。クロックψ１で動作するレジスタ１０２ａは、
これら入力を保持して組合せ論理回路１０１へ出力する
。クロックψ２で動作するレジスタ１０２ｂは組合せ論
理回路１０１の出力をクロック信号φ２により記憶し、
一部を制御信号出力１０４として出方し、一部は″ステ
ート″としてフィードバック信号１０５の形でレジスタ
１０２ａに出力する。
通常、クロックψ、とψ２には基本クロックφからクロ
ック亮生器１０６を用いて得られる。互いに重なりのな
い２相クロツクが用いられる。したがって入力１０３が
レジスタ１０２ａに印加さいてステートが変化し、制御
出力１０４が発生す ！−′る。クロックφを外部入出
力装置を駆動しているクロックと同一シこすれば、ステ
ートマシンは外部入出力装置からの信号（これは入力１
０３に導かれる）に対して同期して１サイクル遅れで応
答できるため、外部入出力装置のりアルタ、イム制御に
最適である。また組合せ論理回路１０１にＰＬＡ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）を用
いれば、制御機能の変更がきわめて容易になる。
ック亮生器１０６を用いて得られる。互いに重なりのな
い２相クロツクが用いられる。したがって入力１０３が
レジスタ１０２ａに印加さいてステートが変化し、制御
出力１０４が発生す ！−′る。クロックφを外部入出
力装置を駆動しているクロックと同一シこすれば、ステ
ートマシンは外部入出力装置からの信号（これは入力１
０３に導かれる）に対して同期して１サイクル遅れで応
答できるため、外部入出力装置のりアルタ、イム制御に
最適である。また組合せ論理回路１０１にＰＬＡ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）を用
いれば、制御機能の変更がきわめて容易になる。
しかし単一のステートマシンを外部入出力装置制御ＬＳ
Ｉ全体に適用すると、多くの場合では入力線１０３や出
力線１０４の数が多くなるので、組合せ論理回路１０１
が大規模化して高速動作が不可能となる。
Ｉ全体に適用すると、多くの場合では入力線１０３や出
力線１０４の数が多くなるので、組合せ論理回路１０１
が大規模化して高速動作が不可能となる。
そこで本発明では外部入出力装置制御のためにステート
マシンを用いて高速化を実現する。
マシンを用いて高速化を実現する。
そしてステートマシンにＰＬＡを用いて設計変更を容易
にする一方で、制御機能を分割して複数のステートマシ
ンがこれを実行する。複数のステートマシンの動作管理
は接続構造上これらの上位に位置するマイクロプログラ
ムコントローラが行なう、マイクロプログラムをＲＯＭ
（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）に格納し、ステ
ートマシンの動作管理以外にデータ処理などを行なわし
め、コントローラの高機能化を実現する。
にする一方で、制御機能を分割して複数のステートマシ
ンがこれを実行する。複数のステートマシンの動作管理
は接続構造上これらの上位に位置するマイクロプログラ
ムコントローラが行なう、マイクロプログラムをＲＯＭ
（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）に格納し、ステ
ートマシンの動作管理以外にデータ処理などを行なわし
め、コントローラの高機能化を実現する。
以下、第２図を用いて本発明の汎用構造を説明する。外
部入出力装置制御ＬＳＩ（以下制御ＬＳＩと略す。）２
０１は外部入出力装置（図示せず）と信号線２０２によ
り接続され、計算機システム、たとえばホストマシン（
図示せず）と信号線２０３により接続される。制御ＬＳ
Ｉはホストマシンから指令を受けて外部入出力装置を制
御し、かつホストマシンと外部入出力装置間のデータ転
送を行なう。
部入出力装置制御ＬＳＩ（以下制御ＬＳＩと略す。）２
０１は外部入出力装置（図示せず）と信号線２０２によ
り接続され、計算機システム、たとえばホストマシン（
図示せず）と信号線２０３により接続される。制御ＬＳ
Ｉはホストマシンから指令を受けて外部入出力装置を制
御し、かつホストマシンと外部入出力装置間のデータ転
送を行なう。
本発明では第２図に示す構成を種々の制御ＬＳＩの設計
に共通に適用することにより設計期間の短縮を図る。こ
のため論理設計、テスティング設計・レイアウト設計と
いったＬＳＩの各設計過程で本共通構造を利用する。
に共通に適用することにより設計期間の短縮を図る。こ
のため論理設計、テスティング設計・レイアウト設計と
いったＬＳＩの各設計過程で本共通構造を利用する。
共通適用のため本発明の構造では外部入出力装置制御機
能を１つ以上のステートマシン（Ｆ Ｓ Ｍ）Ｌが分担
して実行する。制御機能追加に対しては新たにステート
マシン（第２図ではＦＳＭ３）を増設する。一般にステ
ートマシンは外部からの入力に対して、駆動クロックの
１サイクルの期間で応答するため、高速入出力制御に適
している。駆動クロックφを外部入出力装置の駆動クロ
ックと一致させれば該応答は外部入出力装置と同期する
ため、高速制御が可能である。外部入出力装置がたとえ
ばディスク駆動装置や通信網の場合、これを駆動するク
ロックは送信と受信では異なる。そのためたとえば受信
制御を行なうＦＳＭＩは受信クロックφで動作させ、送
信制御を行なうＦＳＭ２は送信クロックφ′で動作せし
める。
能を１つ以上のステートマシン（Ｆ Ｓ Ｍ）Ｌが分担
して実行する。制御機能追加に対しては新たにステート
マシン（第２図ではＦＳＭ３）を増設する。一般にステ
ートマシンは外部からの入力に対して、駆動クロックの
１サイクルの期間で応答するため、高速入出力制御に適
している。駆動クロックφを外部入出力装置の駆動クロ
ックと一致させれば該応答は外部入出力装置と同期する
ため、高速制御が可能である。外部入出力装置がたとえ
ばディスク駆動装置や通信網の場合、これを駆動するク
ロックは送信と受信では異なる。そのためたとえば受信
制御を行なうＦＳＭＩは受信クロックφで動作させ、送
信制御を行なうＦＳＭ２は送信クロックφ′で動作せし
める。
ホストシステムと外部入出力装置の間のデータ転送の際
、両者のデータ転送速度に大きな差がある場合や、ホス
トシステムがデータ転送の準備に時間を要する場合は、
制御ＬＳＩ内部にデータバッファ２０４を設置する。デ
ータバッファの回路″ として周知のランダム・アクセ
ス・メモリやファスト・イン・ファスト・アウト形成の
レジスタを用いる。
、両者のデータ転送速度に大きな差がある場合や、ホス
トシステムがデータ転送の準備に時間を要する場合は、
制御ＬＳＩ内部にデータバッファ２０４を設置する。デ
ータバッファの回路″ として周知のランダム・アクセ
ス・メモリやファスト・イン・ファスト・アウト形成の
レジスタを用いる。
ステートマシンを外部入出力装置の制御機能ごとに容易
に追加できる構成とするために、本発明ではステートマ
シンの接続ボートを規格化する一方で、ステートマシン
の起動順序を割当てる機能を有するマイクロプログラム
コントローラ（μＣ）を設けた。すなわちμＣを上位プ
ロセッサ、ＦＳＭを下位プロセッサと位置づけるオンチ
ップ階層プロセッサ構造を採用した。
に追加できる構成とするために、本発明ではステートマ
シンの接続ボートを規格化する一方で、ステートマシン
の起動順序を割当てる機能を有するマイクロプログラム
コントローラ（μＣ）を設けた。すなわちμＣを上位プ
ロセッサ、ＦＳＭを下位プロセッサと位置づけるオンチ
ップ階層プロセッサ構造を採用した。
接続ボートにはデータ系と制御信号系がある。
データ系に関しては周知のバス構造２０５を採っている
。制御信号には、信号線２０６を経由したμＣからのＦ
ＳＭ起動信号、信号線２０６上のＦＳＭからμＣへ送ら
れるＦＳＭビジー信号、あるＦＳＭから他のＦＳＭへの
起動信号２０７の３種類を設けである。なおμＣがら見
ると起動信号とビジー信号は対で各ＦＳＭごとにアドレ
スづけされている。
。制御信号には、信号線２０６を経由したμＣからのＦ
ＳＭ起動信号、信号線２０６上のＦＳＭからμＣへ送ら
れるＦＳＭビジー信号、あるＦＳＭから他のＦＳＭへの
起動信号２０７の３種類を設けである。なおμＣがら見
ると起動信号とビジー信号は対で各ＦＳＭごとにアドレ
スづけされている。
“０″′″″′″″■１°ＺｔｅＪ［ｚｒＢＵ財机 ；
・１μＣは周知のマイクロプログラム、プログラム解読
デコーダ、演算回路等からなるプロセッサであり、信号
線２０５と信号線２０６を通じてＦＳＭｌにコマンド３
０１を発行する。ＦＳＭＩはこれを受けて直ちに実行を
開始しくＥＸＥＣＵＴＥ） 、Ｆ Ｓ Ｍｌ内で作られ
る信号ＦＳＸ１ＢυＳｖはセットされる。
・１μＣは周知のマイクロプログラム、プログラム解読
デコーダ、演算回路等からなるプロセッサであり、信号
線２０５と信号線２０６を通じてＦＳＭｌにコマンド３
０１を発行する。ＦＳＭＩはこれを受けて直ちに実行を
開始しくＥＸＥＣＵＴＥ） 、Ｆ Ｓ Ｍｌ内で作られ
る信号ＦＳＸ１ＢυＳｖはセットされる。
μＣはマイクロプログラム機能により、ＦＳＸＩＢＵＳ
Ｖ＝１およびＦＳＭ２内で作られる信号ＦＳＭ２ＢＵＳ
Ｙ＝０を確認した後、前と同様にＦＳＭ２に対してコマ
ンド３０２を発行する。ＦＳＭ２はＦＳＭ２ＢＵＳ■を
セットするものの、実行は行なわない。ＦＳＭ２はこの
状態でＦＳＭＩよりの起動信号２０７を受けはじめて実
行を開始する。外部入出力装置のデータの時系列的な構
成は３０３の如くなっており、’ ＦＳＭＩは実行開始
とともにＤＡＴＡ部の属性部であるＩＤ部を探す。ＩＤ
部の検出が済むとＦＳＭＩはホストから予じめ与えられ
た（与える方法は略す）ＩＤ情報と外部入出力装置から
読みとったＩＤ部との一致判定を行なう。結果が一致し
たらＦＳ、Ｍｌは実行を終了し、ＦＳＭＩＢＵＳＹをク
リアするとともに、ＦＳＭ２を起動する。
Ｖ＝１およびＦＳＭ２内で作られる信号ＦＳＭ２ＢＵＳ
Ｙ＝０を確認した後、前と同様にＦＳＭ２に対してコマ
ンド３０２を発行する。ＦＳＭ２はＦＳＭ２ＢＵＳ■を
セットするものの、実行は行なわない。ＦＳＭ２はこの
状態でＦＳＭＩよりの起動信号２０７を受けはじめて実
行を開始する。外部入出力装置のデータの時系列的な構
成は３０３の如くなっており、’ ＦＳＭＩは実行開始
とともにＤＡＴＡ部の属性部であるＩＤ部を探す。ＩＤ
部の検出が済むとＦＳＭＩはホストから予じめ与えられ
た（与える方法は略す）ＩＤ情報と外部入出力装置から
読みとったＩＤ部との一致判定を行なう。結果が一致し
たらＦＳ、Ｍｌは実行を終了し、ＦＳＭＩＢＵＳＹをク
リアするとともに、ＦＳＭ２を起動する。
ＦＳＭ２はデータバッファ２０４の内容を外部入出力装
置に対してリアルタイムでＴｌＡＴＡ郁に相当する期間
に該装置の動作に同期して出力する。
置に対してリアルタイムでＴｌＡＴＡ郁に相当する期間
に該装置の動作に同期して出力する。
以上述べたように、外部入出力装置の時系列的な制御に
おいて、あるまとまった時間領域における制御を１つの
ＦＳＭが担当するという構成をとることにより、μＣに
よるＦＳＭの動作管理が容易になる。ＦＳＭの起動順序
をあらかじめμＣが割当てておいて、実際の起動は外部
入出力装置が行なうか、他のＦＳＭが行なうという構成
をとることが容易である。さらに場合によってはμＣが
Ｆ Ｓ Ｍを直接起動する。したがって各ＦＳＭの双方
向の相互干渉を除き、各ＦＳＭを互いに独立に動作が可
能なようシ；分割併行設計できる。またこのためＦＳＭ
を機能ごとに追加していくことも容易となる。
おいて、あるまとまった時間領域における制御を１つの
ＦＳＭが担当するという構成をとることにより、μＣに
よるＦＳＭの動作管理が容易になる。ＦＳＭの起動順序
をあらかじめμＣが割当てておいて、実際の起動は外部
入出力装置が行なうか、他のＦＳＭが行なうという構成
をとることが容易である。さらに場合によってはμＣが
Ｆ Ｓ Ｍを直接起動する。したがって各ＦＳＭの双方
向の相互干渉を除き、各ＦＳＭを互いに独立に動作が可
能なようシ；分割併行設計できる。またこのためＦＳＭ
を機能ごとに追加していくことも容易となる。
ＦＳＭの具体的な追加は以下の方法で行なう。
データバス２０５と信号線２０６上の２つの信号、およ
び信号線２０７から成る接続ボートを介するのみでＦＳ
Ｍの接続は完了する。一方μＣはＦＳＭのＢＵＳＹ信号
をモニタしながら、外部入出力装置に対して非リアルタ
イムでＦＳＭに起動をかけるコマント（例３０１）や、
リアルタイム起動を行なうコマンド（例３０２）を発行
することでＦＳＭの起動順序を割当てている。なお第３
図をコマンド３０２を発行した後はμＣはＦＳＭ２ＢＵ
ＳＹをセンスしている。したがってＦＳＭの増設に対し
ては割当てマイクロプログラムを追加するだけで制御可
能な構造になっている。
び信号線２０７から成る接続ボートを介するのみでＦＳ
Ｍの接続は完了する。一方μＣはＦＳＭのＢＵＳＹ信号
をモニタしながら、外部入出力装置に対して非リアルタ
イムでＦＳＭに起動をかけるコマント（例３０１）や、
リアルタイム起動を行なうコマンド（例３０２）を発行
することでＦＳＭの起動順序を割当てている。なお第３
図をコマンド３０２を発行した後はμＣはＦＳＭ２ＢＵ
ＳＹをセンスしている。したがってＦＳＭの増設に対し
ては割当てマイクロプログラムを追加するだけで制御可
能な構造になっている。
ＦＳＭは外部入出力装置に供給されているクロック信号
で動作するため、該装置に同期して制御を行なうのに適
している。しかし外部入出力装置のクロックφは応用ご
とに異なるため、μＣの駆動クロックφはψと、は独立
している方が好ましい場合が多い。このためφに厳密に
同期した制御が不要な機能や高度な演算を伴なう制御機
能はμＣを用いて実現する。このような機能の例として
、ディスク駆動装置制御機能におけるヘッド移動。
で動作するため、該装置に同期して制御を行なうのに適
している。しかし外部入出力装置のクロックφは応用ご
とに異なるため、μＣの駆動クロックφはψと、は独立
している方が好ましい場合が多い。このためφに厳密に
同期した制御が不要な機能や高度な演算を伴なう制御機
能はμＣを用いて実現する。このような機能の例として
、ディスク駆動装置制御機能におけるヘッド移動。
データ誤りの訂正、入力データ内の文字列検索や８ 入
力データの編集などがあげられる。
力データの編集などがあげられる。
以上のμＣのマイクロプログラムの格納手段としてラン
ダムアクセスメモリを用いることが考えられる。しかし
大量生産を前提とした集積回路の場合には読出し専用メ
モリ内にマイクロプログラムを格納した方が、プログラ
ムロードの手間が省ける点とチップ面積を低減できる点
で都合がよい。
ダムアクセスメモリを用いることが考えられる。しかし
大量生産を前提とした集積回路の場合には読出し専用メ
モリ内にマイクロプログラムを格納した方が、プログラ
ムロードの手間が省ける点とチップ面積を低減できる点
で都合がよい。
集積回路を作り替えて別の外部入出力装置制御用集積回
路を実現する際、μＣに関しては読出し専用メモリ内の
マイクロプログラムのみを変更する。
路を実現する際、μＣに関しては読出し専用メモリ内の
マイクロプログラムのみを変更する。
第４図を用いてＦＳＭの内部を説明する。μＣからのコ
マンドはデータバス２０５を通じてレジスタ４０１に記
憶される。このときコマンド発行信号は信号１ｌＡ２０
６によりインタフェース部（ＩＦ）に導びかれ、レジス
タ４０１のストローブ信号になり、セット／リセット型
フリップフロップ４０２のセット信号となる。レジスタ
４０１の内容がコマンド３０１と同類の場合は、Ａ、
Ｎ Ｄ面とＯＲ面から成るプログラマブル・ロジック・
アレー（ＰＬＡ）４０３ではフリップフロップ４０２０
出力を受けまただち′°状態遷移す６・−・・ｊｌ、方
つジュタ。。１ｏ内容が−３−？ラド、。２と同類 １
の場合は、フリップフロップ４０２の出力と他ＦＳＭよ
りの起動信号２０７を同期回路４０４でφ同期化した信
号とのＡＮＤ成立時、もしくはフリップフロップ４０２
の出力と外部入出力装置からの起動信号４０５とのＡＮ
Ｄ成立時に、状態遷移する。状態はマスタスレーブレジ
スタ（マスタレジスタ４１０およびスレーブレジスタ４
１１）にて保持される。ＰＬＡのＯＥ面出力のうち一部
は他ＦＳＭ起動信号４１２となり、一部は外部入出力装
置制御信号４０６となり、一部の出力信号４１３はＦＳ
Ｍ内の制御回路４０８に与えられる。
マンドはデータバス２０５を通じてレジスタ４０１に記
憶される。このときコマンド発行信号は信号１ｌＡ２０
６によりインタフェース部（ＩＦ）に導びかれ、レジス
タ４０１のストローブ信号になり、セット／リセット型
フリップフロップ４０２のセット信号となる。レジスタ
４０１の内容がコマンド３０１と同類の場合は、Ａ、
Ｎ Ｄ面とＯＲ面から成るプログラマブル・ロジック・
アレー（ＰＬＡ）４０３ではフリップフロップ４０２０
出力を受けまただち′°状態遷移す６・−・・ｊｌ、方
つジュタ。。１ｏ内容が−３−？ラド、。２と同類 １
の場合は、フリップフロップ４０２の出力と他ＦＳＭよ
りの起動信号２０７を同期回路４０４でφ同期化した信
号とのＡＮＤ成立時、もしくはフリップフロップ４０２
の出力と外部入出力装置からの起動信号４０５とのＡＮ
Ｄ成立時に、状態遷移する。状態はマスタスレーブレジ
スタ（マスタレジスタ４１０およびスレーブレジスタ４
１１）にて保持される。ＰＬＡのＯＥ面出力のうち一部
は他ＦＳＭ起動信号４１２となり、一部は外部入出力装
置制御信号４０６となり、一部の出力信号４１３はＦＳ
Ｍ内の制御回路４０８に与えられる。
この制御回路４０８は演算器４０９を制御する。
演算器４０９は外部入出力装置のデータ４０７とμＣも
しくはデータバッファメモリとのデータ受渡しを行なう
。外部入出力装置としてシリアル入出力装置、たとえば
ディスク装置や通信網を例にとって演算器４０９の内容
を述べる。この場合演算器４０９はシリアル／パラレル
変換機能、パラレル／シリアル変換機能、シリアル入力
列における特殊パタンの検出ないし生成機能、セクタや
パケットといったデータブロックのアドレス検出ないし
生成機能、誤り検出符号の復号／付加機能、変復調機能
を有する。
しくはデータバッファメモリとのデータ受渡しを行なう
。外部入出力装置としてシリアル入出力装置、たとえば
ディスク装置や通信網を例にとって演算器４０９の内容
を述べる。この場合演算器４０９はシリアル／パラレル
変換機能、パラレル／シリアル変換機能、シリアル入力
列における特殊パタンの検出ないし生成機能、セクタや
パケットといったデータブロックのアドレス検出ないし
生成機能、誤り検出符号の復号／付加機能、変復調機能
を有する。
以上のＦＳＭの機能を２つのＦＳＭに分担させ、一方の
ＦＳＭの演算器にシリアル／パラレル変換、特殊バタン
検出、アドレス検出、誤り検出符号の復号、復調の諸機
能を持たせ、他方のＦＳＭの演算器にパラレル／シリア
ル変換、特殊バタン生成、アドレス生成、誤り検出符号
付加、変調の諸機能を担わせれば、全二重通信が可能と
なる。この場合、前者のＦＳＭは外部入出力装置の受信
クロックで駆動され、後者のＦＳＭは送信クロックで駆
動される。
ＦＳＭの演算器にシリアル／パラレル変換、特殊バタン
検出、アドレス検出、誤り検出符号の復号、復調の諸機
能を持たせ、他方のＦＳＭの演算器にパラレル／シリア
ル変換、特殊バタン生成、アドレス生成、誤り検出符号
付加、変調の諸機能を担わせれば、全二重通信が可能と
なる。この場合、前者のＦＳＭは外部入出力装置の受信
クロックで駆動され、後者のＦＳＭは送信クロックで駆
動される。
第５図は本制御ＬＳＩのレイアウトパタンを示している
。データバッファ容量は外部入出力装置データ転送速度
等により変更可能である必要性があるため、チップの一
端に置く。一方、制御機能に応じて増設されるＦＭＳを
チップの他端に配置する。μＣのマイクロプログラムを
格納する読出し専用メモリ（ＲＯＭ）は制御機能に応じ
て増減されるが、ＲＯＭと相対するＦＳＭのみの形状を
ＲＯＭの形状に応じて変更し、ＲＯＭの増減による無駄
な空間を除く。μＣの演算回路はすべての制御り、ＳＩ
に共通して用い、変更をしない。またＦＳＭの一部機能
変更はＰＬＡの論理を変更して実現する。以上の点から
レイアウト設計において゛も本構造により設計工数低減
が可能である。
。データバッファ容量は外部入出力装置データ転送速度
等により変更可能である必要性があるため、チップの一
端に置く。一方、制御機能に応じて増設されるＦＭＳを
チップの他端に配置する。μＣのマイクロプログラムを
格納する読出し専用メモリ（ＲＯＭ）は制御機能に応じ
て増減されるが、ＲＯＭと相対するＦＳＭのみの形状を
ＲＯＭの形状に応じて変更し、ＲＯＭの増減による無駄
な空間を除く。μＣの演算回路はすべての制御り、ＳＩ
に共通して用い、変更をしない。またＦＳＭの一部機能
変更はＰＬＡの論理を変更して実現する。以上の点から
レイアウト設計において゛も本構造により設計工数低減
が可能である。
すでに゛述べたように各ＦＳＭは相互に干渉のないよう
に独立に動作する。したがっであるＦＳＭをμＣがマイ
クロプログラム制御を用いて機能テストを行なう場合、
他のＦＳＭの動作に関係なくテストできる。したがって
ＦＳＭの増設にたいしても、該増設ＦＳＭのみのテスト
プログラムをμＣに追加するだけで対処できる。テスト
を内容としては周知のスキャンパス法などが適当である
。
に独立に動作する。したがっであるＦＳＭをμＣがマイ
クロプログラム制御を用いて機能テストを行なう場合、
他のＦＳＭの動作に関係なくテストできる。したがって
ＦＳＭの増設にたいしても、該増設ＦＳＭのみのテスト
プログラムをμＣに追加するだけで対処できる。テスト
を内容としては周知のスキャンパス法などが適当である
。
以上、本発明によれば、マイクロプログラムコントロー
ラとステートマシンからなる階層構造に゛ 外部入出力
制御機能の追加に対して新たにステートマシンを追加す
ることにより、種々の外部入出力装置制御ＬＳＩを短期
間に設計できる。また本構造はＳＬＩ設計のうちの論理
設計、レイアウト設計、テ女ティング設計に有効である
。
ラとステートマシンからなる階層構造に゛ 外部入出力
制御機能の追加に対して新たにステートマシンを追加す
ることにより、種々の外部入出力装置制御ＬＳＩを短期
間に設計できる。また本構造はＳＬＩ設計のうちの論理
設計、レイアウト設計、テ女ティング設計に有効である
。
第１図はステートマシンの構成図、第２図は本発明のＬ
ＳＩ構造である。第３図は本構造の動作シーケンス、第
４図はステートマシンの内部構造、第５図はレイアウト
図である。 ２０１・・・外部入出力装置、μＣ・・・マイクロプロ
グラムコントローラ、ＦＳＭ・・・有限ステートマシン
、２０５・・・データバス、２０６・・・制御線、２０
７・・・起動信号、φ・・・外部入出力装置のクロック
信号、４０３・・・プログラマブル・ロジック・アレイ
、菫 １ 図 第 ２（２１ ２θ２ ’ｆ、３ ｌ２Ｉｌ 第 ４ 口
ＳＩ構造である。第３図は本構造の動作シーケンス、第
４図はステートマシンの内部構造、第５図はレイアウト
図である。 ２０１・・・外部入出力装置、μＣ・・・マイクロプロ
グラムコントローラ、ＦＳＭ・・・有限ステートマシン
、２０５・・・データバス、２０６・・・制御線、２０
７・・・起動信号、φ・・・外部入出力装置のクロック
信号、４０３・・・プログラマブル・ロジック・アレイ
、菫 １ 図 第 ２（２１ ２θ２ ’ｆ、３ ｌ２Ｉｌ 第 ４ 口
Claims (1)
- 【特許請求の範囲】 １、外部入出力装置と計算機システムとを接続する外部
入出力装置制御用集積回路において、該外部入出力装置
を駆動している１つ以上のクロック信号をクロック源と
して動作する１つ以上の有限ステートマシンと、上記ク
ロック信号とは独立して発生していても差支えのないク
ロック信号をクロック源として動作するマイクロプログ
ラムコントローラと、該マシンと該コントローラ間を接
続するための接続ボートとからなり、該マシンが動作中
であることを示す信号Ａを読取る機能と、該信号Ａに応
じて該マシンに起動コマンドと起動信号Ｂを発して該マ
シンの起動順序を割当てる機能と、該外部入出力装置と
のデータ転送に対してオフラインで動作しても差支えの
ない該外部入出力装置制御機能と、該マシンを通して得
た外部入出力装置からのデら該計算機システムへ該デー
タを送出する機能と、計算機システムから得たデータに
対して修正等のデータ処理を行なってから該マシンを通
して該外部入出力装置に出力する機能のうち、一部また
は全部を該コントローラに具備せしめ、該コントローラ
からの起動コマンドと該信号Ｂを受けて状態を遷移する
機能と、動作中であることを示す該信号Ａを該コントロ
ーラに送出する機能と、該外部入出力制御装置に同期し
てデータをとりこんで該コントローラへ出力する機能と
、該コントローラから得たデータを該外部入出力制御装
置に同期して出力する機能のうち、一部または全部を分
割して該１つ以上のマシンとその付属回路に具備せしめ
、該接続ボートは該信号Ａと該信号Ｂとの２本の制御信
号線と、該マシンと該コントローラ間のデータを転送す
るデータ線とからなることを特徴とする集積回路。 ２、該マシンの状態遷移機能をプログラマブル・１−Ｉ
ご、すｈ＋マｌｒ ｌ ”１５１１ 拮１−ノＬ−一二
小マイクロプログラムを読出し専用メモリに格納したこ
とを特徴とする特許請求範囲第１項記載の集積回路。 ３、該集積回路を転用して別の外部入出力装置制御用集
積回路を開発する際、該外部入出力装置制御機能の一部
変更に対しては該アレイおよび該メモリの一部修正で実
現し、新たな外部入出力装置制御機能に対しては必要に
応じて新たな有限ステートマシンを追加し、該新マシン
の起動順序割当てのためのマイクロプログラムを該コン
トローラに追加することを特徴とする特許請求範囲第１
項記載の集積回路。 ４、外部入出力装置としてシリアル入出力装置を対象と
し、第１の有限ステートマシンを該シリアル入出力装置
の受信用クロックで駆動し、第２の有限ステートマシン
を該シリアル入出力装、 置の送信用クロックで駆動し
、該シリアル入出力装置よりシリアルデータを入力して
復調する機能と、シリアルからパラレルへのデータ変換
機能と、シリアルデータの先頭の示す特殊パタン検出や
それに続くデータブロックに付された番号等の検出を行
なう機能と、誤り検出符号の復号機能の一部または全部
を該第１のマシンに具備せしめ、誤り検出符号め付加機
能と、シリアルデータの先頭を示す特殊バタン発生やそ
れに続くデータブロック番号等の発生を行なう機能と、
パラレルからシリアルへのデータ変換機能と、シリアル
データを変調して該シリアル入出力装置へ出力する機能
の一部または全部を該第２のマシンに具備せしめた特許
請求範囲第１項記載の集積回路。 ５、ＬＳＩのチップの一表面の一端にマイクロプログラ
ムを格納している該読出し専用メモリ、ないし該コント
ローラを該マシン間の転送データを一時的に記憶する必
要に応じて設けたデータバッファメモリを配置し、他端
に該マシンを配置し、該読出し専用メモリないし該デー
タバ Ｑラフアメモリの容量の増減、ないし該マシンの
追加および削減が容易であることを特徴とする特許請求
範囲第１項記載の集積回路。 ６、該コントローラに該マシン内の論理回路の診断機能
を具備せしめ、該マシンの追加ないし削減に応じて該マ
シンの診断マイクロプログラムを追加ないし削減するこ
とを特徴とする特許請求範囲第１項記載の集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110731A JPS60256860A (ja) | 1984-06-01 | 1984-06-01 | 論理集積回路 |
| EP85902655A EP0185098A4 (en) | 1984-06-01 | 1985-05-29 | Control integrated circuit |
| PCT/JP1985/000298 WO1985005708A1 (en) | 1984-06-01 | 1985-05-29 | Control integrated circuit |
| KR1019860700002A KR860700169A (ko) | 1984-06-01 | 1986-01-06 | 제어용 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110731A JPS60256860A (ja) | 1984-06-01 | 1984-06-01 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60256860A true JPS60256860A (ja) | 1985-12-18 |
Family
ID=14543075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110731A Pending JPS60256860A (ja) | 1984-06-01 | 1984-06-01 | 論理集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0185098A4 (ja) |
| JP (1) | JPS60256860A (ja) |
| KR (1) | KR860700169A (ja) |
| WO (1) | WO1985005708A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4987530A (en) * | 1985-11-15 | 1991-01-22 | Data General Corp. | Input/output controller for a data processing system |
| JPS6375955A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | プログラムモ−ド・アクセス制御方式 |
| EP0497442A3 (en) * | 1991-01-29 | 1993-03-03 | Advanced Micro Devices, Inc. | Multi-peripheral controller |
| US5386518A (en) * | 1993-02-12 | 1995-01-31 | Hughes Aircraft Company | Reconfigurable computer interface and method |
| EP0718751A3 (en) * | 1994-12-23 | 1997-02-12 | Ibm | Electronic circuit device using a small disc player with a reconfigurable interface |
| US6624761B2 (en) | 1998-12-11 | 2003-09-23 | Realtime Data, Llc | Content independent data compression method and system |
| US6601104B1 (en) | 1999-03-11 | 2003-07-29 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| US6604158B1 (en) | 1999-03-11 | 2003-08-05 | Realtime Data, Llc | System and methods for accelerated data storage and retrieval |
| US20010047473A1 (en) | 2000-02-03 | 2001-11-29 | Realtime Data, Llc | Systems and methods for computer initialization |
| US7417568B2 (en) | 2000-10-03 | 2008-08-26 | Realtime Data Llc | System and method for data feed acceleration and encryption |
| US9143546B2 (en) | 2000-10-03 | 2015-09-22 | Realtime Data Llc | System and method for data feed acceleration and encryption |
| US8692695B2 (en) | 2000-10-03 | 2014-04-08 | Realtime Data, Llc | Methods for encoding and decoding data |
| US7386046B2 (en) | 2001-02-13 | 2008-06-10 | Realtime Data Llc | Bandwidth sensitive data compression and decompression |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05140043A (ja) * | 1991-11-19 | 1993-06-08 | Seiko Epson Corp | ターフエニル誘導体及びそれを含有する液晶組成物及びそれを用いた液晶表示素子 |
| JPH05198930A (ja) * | 1992-01-20 | 1993-08-06 | Fujitsu Ltd | ボンディング装置 |
-
1984
- 1984-06-01 JP JP59110731A patent/JPS60256860A/ja active Pending
-
1985
- 1985-05-29 WO PCT/JP1985/000298 patent/WO1985005708A1/ja not_active Application Discontinuation
- 1985-05-29 EP EP85902655A patent/EP0185098A4/en not_active Withdrawn
-
1986
- 1986-01-06 KR KR1019860700002A patent/KR860700169A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0185098A4 (en) | 1986-11-07 |
| KR860700169A (ko) | 1986-03-31 |
| EP0185098A1 (en) | 1986-06-25 |
| WO1985005708A1 (en) | 1985-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4615017A (en) | Memory controller with synchronous or asynchronous interface | |
| JPS60198667A (ja) | プロセツサとメモリを内蔵する集積回路 | |
| JPS60256860A (ja) | 論理集積回路 | |
| US4250547A (en) | Information processing apparatus capable of effecting parallel processings by using a divided common bus | |
| JP3693722B2 (ja) | データ処理システムおよびその方法 | |
| KR920006617B1 (ko) | 멀티프로세서시스템 | |
| US3947822A (en) | Processor of micro-computer with division of micro-instruction | |
| US5944799A (en) | State machine bus controller providing function and timing parameters to satisfy requirements of asynchronous bus and more than one type of device on the bus | |
| JPH11272493A (ja) | エミュレ―ションのためのｃｐｕ初期化方法 | |
| JPH07104830B2 (ja) | コンピュータ・システム及びコンピュータ・システムを作動させる方法 | |
| US5704048A (en) | Integrated microprocessor with internal bus and on-chip peripheral | |
| Xu et al. | Design and implementation of mechatrolink-iii bus slave station based on sopc | |
| JP3074978B2 (ja) | エミュレーション装置 | |
| JPH07334564A (ja) | 微調整自在な接続アダプター生成自動化装置 | |
| JPS59161752A (ja) | デ−タ処理システムにおける中央処理装置 | |
| CN117743235A (zh) | I2c设备的访问方法及装置 | |
| JP2003099397A (ja) | データ処理システム | |
| JPH0474254A (ja) | マイクロプロセッサ診断方式 | |
| JPH0624908Y2 (ja) | デ−タ転送制御装置 | |
| JPS62251829A (ja) | シンボリツク処理システムおよび方法 | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JPS61175834A (ja) | マイクロプログラムデバツグ機能付きデ−タ処理装置 | |
| JPH05242008A (ja) | データ処理装置 | |
| JPH02207337A (ja) | データ処理システム | |
| JPS6233622B2 (ja) |