JPS60198667A - プロセツサとメモリを内蔵する集積回路 - Google Patents

プロセツサとメモリを内蔵する集積回路

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JPS60198667A
JPS60198667A JP59054240A JP5424084A JPS60198667A JP S60198667 A JPS60198667 A JP S60198667A JP 59054240 A JP59054240 A JP 59054240A JP 5424084 A JP5424084 A JP 5424084A JP S60198667 A JPS60198667 A JP S60198667A
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英夫 中村
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    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 らアクセスするのに好適なプロセッサとメモリを内蔵す
る集積回路および他の集積回路から集積回路の内蔵メモ
リをアクセスされるよう構成したプロセッサとメモリを
内蔵する集積回路に関する。
〔発明の背景〕
従来、不揮発性メモリを内蔵するシングルチップマイコ
ン（ＭＣ６８７０５Ｒ３：モトローラ）（従来例１）に
おいて、高密度集積回路（以下ＬＳＩという）の内部に
あるＣＰＵの制御で、例えば、予めブーストラップ等に
設定されたメモリアドレスに基づいて、内蔵メモリに対
しシーケンシャルにメモリアドレスを与え、内蔵メモリ
の与えられたメモリアドレスの領域に対して、外部から
入力されたデータを書き込んだり、外部にデータを読出
したりしている。
従来例１では、内蔵メモリのアドレスはＣＰＵの制御部
によって与えら−れるため、外部から任意のメモリアド
レスを指定し１．そのメモリアドレスの領域をアクセス
するということができない。
一方、別の従来例（８７４９：インテル）（従来例２）
では、ＬＳＩの内部にあるＣＰＵに、内蔵メモリと、演
算装置、命令データレジスタ、状態レジスタ、タイマ・
カウンタ、プログラム・カウンタ等に対して共通に内部
パスが設けられ、データアクセスのための、外部から内
蔵メモリに対して指定されたメモリアドレスは、内部バ
スに接続されるプログラム・カウンタから与えられ、ま
た、データは内部バスを介してアクセスされる。
従来例２では、メモリアドレス及びデータは、ＣＰＵの
内部バスを時分割で使用して、アクセスされ、この時分
割制御には、他の゛回路からの情報とメモリアドレス及
びデータとを識別する機能、指定されたメモリアドレス
の領域のデータをアクセスしている間は、他の回路が内
部バスを使用しないよう制御する機能、外部とのデータ
の入出力の同期をとるために、例えば、内部クロックの
４倍以上の長さでデータ入出力を行う機能等が、組込ま
れている。
従って、外部から内蔵メモリのアクセスを行なう場合に
は、ＣＰＵの内部論理を動作させて、この論理にマツチ
ングする条件で、外部とメモリアドレス及びデータの入
出力を行なわなければならない。
以上のように、シングルチップマイコンに内蔵されてい
るメモリを、ＬＳＩの外部からアクセスする場合、従来
例２では、ＣＰＵの内部論理を動作させ、タイミングを
とる必要があるため、単体メモリＬＳＩ例えば、ＥＰＲ
ＯＭライタ等のメモリ書込み装置のように、任意のメモ
リアドレスを指定してデータを書込むような装置が使用
できず、ＣＰＵの内部の論理の動作にあわせたインタフ
ェース条件をもつ専用メモリ書込み装置が必要となると
いう問題がある。
さらに、各々のＬＳＩごとに独立したジョブを実行させ
る分離処理システムや、データベースに対する複数のＣ
ＰＵシステム等の構成を複数のＬＳＩを用いて行う場合
、従来例２ではＣＰＵの内部論理を動作させ、タイミン
グをとる必要があるためＬＳＩの外部に、制御機構を付
加する必要があり、ＬＳＩとのインタフェース条件が複
雑となるという問題がある。
〔発明の目的〕
本発明の目的は、上記問題に対処するためにセ。
集積回路の内蔵メモリをあたかも単体メモリと同様のア
クセス法によって集積回路の外部からアクセスすること
可能にするプロセッサとメモリを内蔵する集積回路と、
他の集積回路からアクセスされるよう構成したプロセッ
サとメモリを内蔵する集積回路を提供することにある。
〔発明の概要〕
上記目的を達成するために、本願箱１の発明は、集積回
路において、データバスと、アドレスバスと、これらに
接続されたプロセッサ及びメモリと、データ端子に入力
されるデータをデータバスに転送する第１の転送部と、
データバス上のデータをデータ端子に転送する第２の転
送部と、アドレス端子に入力されるアドレスをアドレス
バスに転送する第３の転送部と、プロセッサから供給さ
れるメモリ読出し要求に応答して、第１．第３の転送部
の出力をハイインピーダンスにする信号を発生し、メモ
リ書込み要求に応答して、メモリからデータバスへデー
タを送出するためのメモリデータ送出部および第１．第
３の転送部の出力をそれぞれハイインピーダンスにする
信号を発生し、外部からのメモリ読出し要求に応答して
、プロセッサからデータバスおよびアドレスバスヘデー
タおよびアドレスをそれぞれ送出するためのプロセッサ
データ送出部およびプロセッサアドレス送出部のそれぞ
れの出力をハイインピーダンスにする信号を発生し、外
部からのメモリ書込み要求に応答して、プロセッサデー
タ送出部、プロセッサアドレス送出部のそれぞれの出力
をハイインピーダンスにするための信号発生手段とから
なり、さらに、アドレスバス上のアドレスをアドレス端
子に転送する第４の転送部を有し、信号発生手段は、プ
ロセッサから供給される外部メモリ読出し要求に応答し
て、第１．第３の転送部の出力をハイインピーダンスに
する信号を発生し、プロセッサから供給される外部メモ
リ書込み要求に応答して、メモリデータ送出部および第
１．第３の転送部の出力をそれぞれハイインピーダンス
にし、また、プロセッサからの読出し又は書込み要求よ
りも外部からの読出し又は書込み要求に優先して応答す
ることを特徴とする。
本願箱２の発明は、少なくとも１個の本願箱１の発明の
集積回路と、これを制御するプロセッサを内蔵する別の
集積回路から、本願箱１の発明の集積回路に対してアク
セス要求を与え、その内蔵メモリをアクセスするよう構
成して、複数のプロセッサによるシステムを容易に実現
できるようにしたことを特徴とする。
〔発明の実施例〕
以下、本発明の一実施例を図面を用いて詳細に説明する
。
第１図は、本発明の一実施例を示すＬＳＩの構成例を示
す図である。第１図において、１はＬＳＩ。
２はＣＰ　Ｕブロック、３はメモリブロック、４１はア
ドレスバス（ＡＢ）、４２はデータバス（ＤＢ）　、５
は制御信号生成回路、９１〜９５は外部端子（Ｐｉ〜Ｐ
５）、６１は制御信号生成回路５からの制御信号５２０
により開閉するＣＰＵブロック２からアドレスバス（Ａ
Ｂ）４１へのアドレス送出回路、６２は制御信号生成回
路５からの制御信号５２１により開閉するＣＰＵブロッ
ク２からデータバス（ＤＢ）４２へのデータ送出回路、
６３は制御信号生成回路５からの制御信号〆 ５２４により開閉する暑モリブロック３からデータバス
（ＤＢ）４２へのデータ送出回路、６４は制御信号生成
回路５からの制御信号５２７−により開閉しインバータ
８１で反転した情報をもとに戻して外部端子（ＰＬ）９
１からデータバス（ＤＢ）４２に送出するデータ送出回
路、６５は制御信号生成回路５からの制御信号５２５に
より開閉し、インバータ８２で反転した情報をもとに戻
して外部端子（Ｐ２）９２からアドレスバス（ＡＢ）４
１に送出するアドレス送出回路、７１は制御信号生成回
路５からの制御信号５２６により開閉するデータバス（
ＤＢ）４２から外部端子（Ｐｌ）９１へのデータ送出回
路、７２は制御信号生成回路５からの制御信号５２８に
より開閉するアドレスバス（ＡＢ）４１から外部端子（
Ｐ２）９２へのアドレス送出回路である。
なお、データ送出回路６４、アドレス送出回路６５に各
々インバータ８１．８２を直列に接続して、ＬＳｌｌの
外部から入力される電圧が低い場合に、このインバータ
８１．８２にゲートサイズを小さくしたインバータを用
いて、貫通電流がないようなレベルセンス機能をもった
バスドライバを構成するためである。
また、アドレス送出回路６１，６５、データ送出回路６
２，６３．６４は、制御信号生成回路５からの制御信号
が１１　Ｌ　＃ｌのとき遮断され（ＨｉｇｈＩ＋５ｐｅ
ｄａｎｃｅ　）　、”Ｈ”のとき導通して、アドレスバ
ス（ＡＢ）４１、データバス（ＤＢ）４２に送出する情
報（Ｈ”、Ｌ”）のぶつかりを防ぐためのものである。
なお、アドレス送出回路６１、データ送出回路６２は、
ＣＰＵブロック２の内部に設けられていてもよく、また
、データ送出回路６３は、メモリブロック３の内部に設
けられていてもよい。
ＣＰＵブロック２は、アドレスバス（ＡＢ）４１へのア
ドレス送出回路２０１、データバス（ＤＢ）４２からの
データ受信路２００、データバス（ＤＢ）４２へのデー
タ送信器２０２を有し、また、メモリブロック３及び外
部端子（Ｐｉ）９１、外部端子（Ｐ２）９２につながる
外部装置（例えば、メモリ）に対するアクセス制御信号
５１０１〜５１０４を、制御信号生成回路５へ送出する
。メモリブロック３は、アドレスバス（ＡＢ）４１から
のアドレス受信路３０１．データバス（ＤＢ）４２から
のデータ受信路３００、データバス（ＤＢ）４２へのデ
ータ送信路３０２を有し、制御信号生成回路５によって
生成されたメモリブロック制御信号５２２，５２３でメ
モリブロック３のリード及びライトのアクセスが制御さ
れる。外部端子（Ｐｉ）９１は、ＬＳＩＩの外部とのデ
ータの送受信を行なうボートで、データバス（ＤＢ）４
２からのデータ送信路９１０、データバス（ＤＢ）４２
へのデータ受信路を９１１を有する。また、外部端子（
Ｐ２）９２はＬＳＩＩの外部とのアドレスの送受信を行
なうボートでアドレスバス（ＡＢ）４１からのアドレス
送信路９２０、アドレスバス（ＡＢ）４１へのアドレス
受信路９２１を有する。
従って１．ＬＳｌｌは、ＣＰＵブロック２の制御で、守
９メモリブロック３とＬＳＩＩの外部のデバイスとのデ
ータ入出力を行なう機能を有すると共に、ＬＳｌｌの外
部からＬＳＩＩの内部のメモリブロック３をＣＰＵブロ
ック２の機能とは独立に直接リード／ライトする機能を
有する。
第２図は制御信号生成回路５の動作例を説明するための
図である。この制御信号生成回路５は、Ｐ　ＬＡ　（Ｐ
ｒｏｇｒａ＋＊ａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ）で
構成した場合で、ＣＰＵブロック２からのメモリへのア
クセス制御信号、即ちリードタイミング信号５１０１、
ライトタイミング信号５１０２、内部メモリ指定信号ｊ
ｔｏａ、外部メモリ指定信号５１０４とＬＳＩＩの外部
から入力されるモード信号５１３、メモリブロック３の
リード信号５１１、ライト信号５１２の入力に対して、
アドレスバス（ＡＢ）４］の制御信号５２０，５２５，
５２８．データバス（Ｄ　Ｂ）４２の制御信号５２１，
５２４，５２６，５２７゜メモリブロック３の制御信号
５２２，５２３、ＬＳＩＩの外部への制御信号５１４，
５１５を生成する。
制御信号生成回路５は、モード信号５１３が外部モード
指定の特番；は、ＣＰＵブロック２からの制御信号５１
０１〜５１０４を抑止し、ＬＳＩＩの外部からの要求を
優先して行なうよう制御する。
この制御信号生成回路５は、モード信号５１３の状態に
よって、次のように動作する。
（１）モード信号５１３が外部モードの指定の場合ＣＰ
Ｕブロック２からの制御信号５１０１〜５１０４を抑止
し、外部端子（Ｐ４）９４からの制御信号５１１，５１
２をアクティブにし、また、メモリブロック３に対して
制御信号５２２゜５２３を発生させる。
（２）Ｃ：ＰＵブロック２の制御によりＬＳＩＩの外部
メモリをアクセスする場合： ＣＰＵブロック２からの制御信号５１０１．５１０２゜
５１０４に基づき、外部端子（Ｐ５）９５に対して。
制御信号５１４．５１５を発生させる。
（３）ＣＰＵブロック２の制御により、メモリブロック
３をアクセスする場合： ＣＰＵブロック２からの制御信号５１０１．５１０２゜
５１０３に基づき、メモリブロック３に対して、制御信
号５２２，５２３を発生させる。
次に、外部端子（Ｐｉ）９１．（Ｐ２）９２からメモリ
ブロック３を直接アクセスする場合のＬＳＩＩの動作例
を説明する。まず、ＬＳＩＩのモード指定を外部端子（
Ｐ３）９３を用いて外部モードにする。次にメモリブロ
ック３のクセス領域のアドレスを外部端子（Ｐ２）９２
１ｍより入力し、また、メモリのり−ド／ライト信号を
外部端子（Ｐ４）９４により入力する。書込み動作の場
合、外部端子（Ｐｉ）９１に、書込むべきデータを入力
する。
制御信号生成回路５では、外部端子（Ｐ３）９３より入
力されたモード信号５１３が外部モードであることを検
知すると、アドレス送出回路６１、データ送出回路６２
の制御信号５２０，５２１を＃　Ｌ　＃にし、ＣＰＵブ
ロック２からアドレスバス（ＡＢ）４１、データバス（
ＤＢ）４２へのアドレス及びデータの送出を禁止する。
同時に、アドレス送出回路６５の制御信号５２５を′Ｈ
〃にし、ス、 外部端子（Ｐ２）９２からのアドレスバスをアドレス受
信路９２１、アドレスバス（ＡＢ）４１、アドレス受信
路３０１を経由してメモリブロック３に与える。
外部端子（Ｐ４）９４の入力にライト信号５１２が指定
されると、制御信号生成回路５でデータバス（ＤＢ）４
２の制御信号５２７をｇａＨ”にし外部端子（Ｐｉ）９
１に与えられたデータ情報がデータ受信路９１１．デー
タバス（ＤＢ）４２、データ受信路３００を経由してメ
モリブロック３に与えられる。同時にメモリブロック制
御信号５２３にライト信号が与えられてデータがメモリ
ブロック３に書込まれる。
外部端子（Ｐ４）９４からの入力にリード信号５１１が
指定された時は、制御信号生成回路５ではデータバスの
制御信号５２７を“Ｌ”、データバスの制御信号５２６
を″Ｈ”、データバスの制御信号５２４を′″Ｈ″にし
てリード信号５２２をメモリブロック３に与える。この
結果、メモリブロックヰから読出されたデータは、デー
タ送信路３０２、データバス（ＤＢ）４２、データ送信
路９１０を経由して外部端子（Ｐｉ）９１に読出される
。従って、ＬＳｌｌの外部からＬＳＩＩの内部のメモリ
ブロック３のリード／ライト動作中には、ＣＰＵブロッ
ク２からアドレスバス（ＡＢ）４１゜データバス（ＤＢ
）４２へのデータ送出を禁止し、このＬＳＩＩをメモリ
単体を内蔵するＬＳＩと同じアクセス方法でアクセスす
ることができる。
本方法は、ＣＰＵブロック２の制御下でメモリブロック
３のデータを外部端子に入出力する従来方法にくらべて
、ＣＰＵブロック２を介さないためデータの転送速度が
あがると共に、Ｌ　Ｓ　Ｉ’　１の外からのメモリアク
セスのインタフェースをメモリ単体ＬＳＩと共通化でき
るという効果がある。
なお、メモリブロック３は、ランダム・アクセス・メモ
リ（ＲＡＭ）　、各種の不揮発性メモリ等で、ＣＰＵブ
ロック２と同一のＬＳＩ上に形成できるメモリを接続す
ればよい。
次に、紫外線消去型の不揮発性メモリを内蔵するマイコ
ンＬＳＩにおけるメモリ制御タイミングと制御信号生成
回路５の動作例を説明する。
第３図は、不揮発性メモリのアクセスタイミングを示す
タイムチャートである。また、第４図は、不揮発性メモ
リを内蔵する制御信号生成回路５の動作例を示す図であ
る。
不揮発性メモリの書込みには高電圧の書込み電圧５１２
１とプログラム／ベリファイタイミングを与える信号５
１１１が、モード信号５１３、アドレス受信路９２１の
情報、データ受信路９１１の情報と共に与えられる。制
御信号生成回路５に対しては、高電圧はレベル変換回路
５３によって他の信号と同一の信号レベルに変換されて
入力され、プログラム／ベリファイタイミング５１１１
は反転信号５１１２と共に入力される。
制御信号生成回路５における制御信号の生成条件は第２
図の場合とほぼ同様である。
内部のメモリブロック３の書込みタイミングをとるライ
ト信号５２３はモード信号５１３が外部指定でプログラ
ム／ベリファイタイミングを与える信号５１１１が“Ｈ
ＩＩ、高電圧信号５１２１がＩＩ　Ｈｇｇの場合のみ生
成され、高電圧信号５１２１はまた不揮発性メモリのメ
モリブロック３へ直接与えられて書込み電源として使わ
れ−る。読出しタイミングをとるリード信号５２２はＣ
ＰＵブロック２からの内部のメモリブロック３のリード
タイミング信号５１０１と外部からのベリファイ条件に
よって生成される。
第３図のタイミング条件は単体の不揮発性メモリのアク
セス条件と同じである。
本実施例によるＬＳＩＩでは、外部モードの条件下で第
３図のタイミング信号は第４図の制御信号生成回路５で
生成された制御信号によってデータ、アドレス、書込み
電圧、及びプログラム／ベリファイタイミングが直接メ
モリブロックに供給され、全く不揮発性メモリ単体のＬ
ＳＩと同一の条件でアクセスが可能である。
この結果、外部から供給するアドレス受信路９２１の情
報、データ受信路９１１の情報、プログラム／ベリファ
イタイミング５１１１．高電圧信号５１２１は単体の不
揮発性メモリ用の書込み装置で発生した信号を直接使う
ことができ、書込み装置の共用が可能になる。
また、上記説明で明らかなように、外部モードの状態で
は内蔵のＣＰＵブロック２と内部のアドレスバス（ＡＢ
）４１、データバス（ＤＢ）４２は電気的に切離された
状態であり、アドレスバス（ＡＢ）４１、データバス（
ＤＢ）４２は外部端子から、直接内蔵のメモリブロック
３へ接続された構成になるから、例えば、内蔵のメモリ
ブロック３のテストはＣＰＵのブロック２のテストとは
切離して、単体メモリＬＳＩと同一のテストとして行な
うことができ、テストデータの蓄積、テストプログラム
の開発、テスト装置の共有等のテスト効率向上を図るこ
とができる。
第５図は本発明古本ノーによるＬＳＩを複数使用した複
数のＣＰＵシステムの構成例である。
第５図において、１１はマスクＬＳＩで、本実施例で示
したＬＳＩ、１２は共通メモリ、１３〜】５は本実施例
によるＣＰＵとメモリを内蔵するＬＳＩで第５図ではス
レーブのＣＰＵとメモリを構成するスレーブＬＳＩ（＃
１〜＃３）である。
マスタ■、５ｘｉｉ及びスレーブＬＳＩ（＃１〜１３）
１３〜１５において、９１はデータ端子。
９２はアドレス端子、９４は内部メモリのり−ド／ライ
ト信号の入力端子、９５は外部メモリのリード／ライト
信号の出力端子、９３はモード入力端子であり、前述し
た第１図における本実施例のＬＳＩにおける外部端子９
１〜９５に対応する。
さらに、９６はスレーブＬＳＩ（＄１〜＃３）１３〜１
５からマスタＬＳＩＩＩへの状態データの入力端子、９
７はマスタＬＳＩＩＩからスレーブＬＳＩ（３１〜＃３
）１３〜１５へのモード指示用の出力端子、９８はスレ
ーブＬＳＩ（１１〜＃３）１３〜１５からマスタＬＳＩ
１１の状態出力端子である。なお、スレーブＬＳＩ（１
１〜＃３）１３〜１５は９本実施例として第１図で示し
たＬＳＩに対して、状態出力端子９８を追加したもので
ある（第１図に点線で示す）。
また、マスクＬＳＩＩＩは、本実施例として第１図で示
したＬＳＩに対して、入力端子９６、出力端子９７を追
加したものである。１ｏ１はアドレスバス（ＡＢ）、１
０２はデータバス（ＤＢ）。
１０３はモード制御信号線、１０４はスレーブＬＳＩ（
＃ｌ〜＃３）１３〜１５の状態出力信号線である。
スレーブＬＳＩ（１１〜＃３）１３〜１５は。
各々スレーブＬＳＩ（１１〜＄３）１３〜１５内のメモ
リに記憶されているプログラム及びデータを使って各々
独立に動作して、例えばプログラム、データの一部を変
更することができる。
以下、その動作例を説明する。
共通メモリ１２から例えば、スレーブＬＳＩ（＃１）１
３内のメモリへのデータ転送を行なう場合、スレーブＬ
ＳＩ　（＃１）１３が共通メモリ１２を更新する旨の情
報を、スレーブＬＳＩ（＃１）１３の状態出力端子９８
に出力し、状態出力信号線１０４を経由してマスクＬＳ
ＩＩＩに知らせる。マスタＬＳＩＩＩは、入力端子９６
に入力された情報によって、ポート出力端子９７から指
定のスレーブＬＳ’Ｉ　（＃１）１３のモード入力端子
９３に対してモード信号を出力しスレーブＬＳＩ　（＃
１）１３を外部モードにする。次に、マスクＬＳＩＩＩ
の出力端子９５から、スレーブＬＳＩ　（＄１）１３の
入力端子９４を介してライト信号を送り、また、共通メ
モリ１２のアドレス情報とデータ情報を、各々スレーブ
ＬＳＩ　（＃１）１３のアドレス端子９２、データ端子
９１に送る。
スレーブＬＳＩ　（＃１）１３は、各端子から入力され
た情報により、本実施例のＬＳＩと同一の動作をして、
内蔵メモリの更新を行なう。
従って、共通メモリ１２と同一のアクセス制御によって
スレーブＬＳＩ（＄１〜＃３）１３〜１５の内蔵メモリ
にデータを転送することができる。
データの転送終了後、外部モード状態を解除して、指定
したＬＳＩは再びスレーブＬＳＩ　（＃１）１３として
独立の動作を行う。外部モード状態の間、スレーブＬＳ
Ｉ　（＃１）１３の内蔵ＣＰＵは内蔵メモリへのアクセ
スが禁止され、スレーブＬＳＩ　（＃１）１３の内蔵メ
モリの更新途中のデータをマスタＬＳＩＩＩから使われ
ることはない。
また、本実施例のＬＳＩを用いたスレーブＬＳＩ（＃１
〜＄３）１３〜１５の内蔵メモリのデータを共通メモリ
１２に読出すことも、同様に行うことができる。
なお、第５図で示したマスクＬＳＩＩＩは。
ＣＰＵのみを内蔵した第１図とは別のＬＳＩであっても
よい。本栂成において、スレーブＬＳＩの内蔵ＣＰＵは
他のスレーブＬＳＩの内蔵ＣＰＵや装置の状態を考慮す
ることなく、あたかも同−ＬＳＩ内に内蔵されたメモリ
の情報を使っているかの如く、データ処理をすればよい
。
このため、目的別のジョブを各々ＣＰＵに割付ける分離
処理システムの構成が容易に実現できる。
また、ジョブプログラムやデータベースの分配制御等は
、マスクＬＳＩで行なうため、スレーブＬＳＩを切離す
ことができ、複数のＣＰＵシステムの構成が容易番；実
現できる。
本実施例で示したＬＳＩは従来のメモリＬＳＩに若干論
理機能をもたせた形とみることができ、内蔵ＣＰＵで内
蔵メモリの各種のチェックやデータの加工、再配列等を
行ない、高信頼性メモリあるいはインテリジェントメモ
リとして使用することができる。
【発明の効果〕
本発明によれば、ＬＳＩのモード制御を行なうポートか
ら外部モード状態を指定することで、内蔵ＣＰＵを切離
して単体メモリＬＳＩと同一のインタフェース条件で内
蔵メモリのアクセスが可能になり、ＬＳＩの外からの内
蔵メモリのアクセスが容易になるという効果がある。さ
らに１本発明のＬＳＩを組合せて構成することにより、
目的別の仕事を各々のＣＰＵに割付ける分離処理システ
ム等の構成が容易に実現でき、また、ジョブプログラム
やデータベースの分配制御は、マスクＬＳＩで行なうた
めに、スレーブＬＳＩを切離すことができるので複数Ｃ
ＰＵシステムの構成を容易にとることができるという効
果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すＬＳＩ’の構成図、第
２図は第１図の制御信号生成回路５の動作例を示す説明
図、第３図は不揮発性メモリのアクセスタイミングの一
例を示すタイムチャート、第４図は不揮発性メモリを内
蔵する場合の制御信号生成回路の動作例を示す説明図、
第５ＴｉＡは本発明のＬＳＩを複数個使ったマルチＣＰ
Ｕシステムの構成図である。 ２・・・ＣＰＵブロック、３・・・メモリブロック、４
１・・・アドレスバス（ＡＢ）、４２・・・データバス
（ＤＢ）、５・・・制御信号生成回路、１１・・・マス
タＬＳＩ、１２・・・共通メモリ、１３〜１５・・・ス
レーｖＪＩ図 ＶＪ　ｚ　図 χ　３　図 ￥Ｊ　４　図 第　５（２１

Claims (1)

  1. 【特許請求の範囲】 １、データバスと、アドレスバスと、該データバスおよ
    び該アドレスバスに接続されたプロセッサと、該データ
    バスおよび該アドレスバスに接続されたメモリと、デー
    タ端子に入力されるデータを該データバスに転送する第
    １の転送部と、該データバス上のデータを該データ端子
    に転送する第２の転送部と、アドレス端子に入力される
    アドレスを該アドレスバスに転送する第３の転送部と、
    該プロセッサから供給される、メモリ読出し要求に応答
    して該第１．第３の転送部の出力をハイインピーダンス
    にする信号を発生し、該プロセッサから供給されるメモ
    リ書込み要求に応答して、該メモリから該データバスへ
    データを送出するためのメモリデータ送出部および該第
    １．第３転送部の出力をそれぞれハイインピーダンスに
    する信号を発生し、外部からのメモリ読出し要求に応答
    して、該プロセッサから該データバスおよび該アドレス
    バスヘデータおよびアドレスをそれぞれ送出するための
    、プロセッサデータ送出部およびプロセッサアドレス送
    出部のそれぞれの出力をハイインピーダンスにする信号
    を発生し、外部からのメモリ書込み要求に応答して、該
    プロセッサデータ送出部、該プロセッサアドレス送出部
    、該メモリデータ送出部のそれぞれの出力をハイインピ
    ーダンスにするための信号を発生する手段とからな６３
    とを特徴とす、プ。セッサ濱モ１．を内蔵する集積回路
    。 ２、該アドレスバス上のアドレスを該アドレス端子に転
    送する第４の転送部をさらに有し、該信号発生手段は、
    該プロセッサから供給される外部メモリ読出し要求に応
    じて該第１．第３の転送部の出力をハイインピーダンス
    にする信号を発生し、該プロセッサから供給される外部
    メモリ書込み要求に応答して、該メモリデータを送出部
    および該第１．第３の転送部の出力をそれぞれハイイン
    ピーダンス基こする信号を発生する手段であることを特
    徴とする特許請求の範囲第１項記載のプロセッサとメモ
    リを内蔵する集積回路。 ３、該信号発生手段は、該プロセッサからの読出し又は
    書込み要求昶よりも外部からの続出し又は書込み要求に
    優先して応答する手段である特許請求の範囲第１項又は
    第２項記載のプロセッサとメモリを内蔵する集積回路。 ４、データバスと、アドレスバスと、該データバされた
    メモリと、データ端子に入力されるデータを該データバ
    スに転送する第１の転送部と、該データバス上のデータ
    を該データ端子に転送する第２の転送部と、アドレス端
    子に入力されるアドレスを該アドレスバスに転送する第
    ３の転送部と、該プロセッサから供給される、メモリ読
    出し要求に応答して該第１．第３の転送部の出力をハイ
    インピーダンスにする信号を発生し、該プロセッサから
    供給されるメモリ書込み要求に応答して、該メモリから
    該データバスへデータを送出するためのメモリデータ送
    出部および該第１．第３転送部の出力をそれぞれハイイ
    ンピーダンスにする信号を発生し、外部からのメモリ読
    出し要求に応答して、該プロセッサから該データバスお
    よび該アドレスバスヘデータおよびアドレスをそれぞれ
    送出するための、プロセッサデータ送出部およびプロセ
    ッサアドレス送出部のそれぞれの出力をハイインピーダ
    ンスにする信号を発生し、外部からのメモリ書込み要求
    に応答して、該プロセッサデータ送出部、該プロセッサ
    アドレス送出部、顧φ簀替チ゛　該メモリデータ送出部
    のそ れぞれの出力をハイインピーダンスにするための信号を
    発生する手段とからなる第１の集積回路と、少なくとも
    １個の該第１の集積回路を制御する第２の集積回路とを
    備え、該第２の集積回路から該第１の集積回路の該アド
    レス端子及び該データ端子の各々に接続される該アドレ
    スバス及び該データバスと、該第１の集積回路が該第１
    の集積回路に内蔵されたメモリに対す・るアクセス要求
    を該第２の集積回路に予えることに応答して、該第２の
    集積回路が該第１の集積回路の信号発生手段に、該外部
    からのメモリ読出し要求又は外部からのメモリ書込み要
    求を与えて、該第りの集積回路が該第１の集積回路に内
    蔵されたメモリをアクセスするように構成したことを特
    徴とするプロセッサとメモリを内蔵する集積回路。
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