KR930008771B1 - 프로세서와 메모리를 내장하는 집적회로 - Google Patents

프로세서와 메모리를 내장하는 집적회로 Download PDF

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가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

프로세서와 메모리를 내장하는 집적회로
제 1 도는 본 발명의 1실시예를 도시한 LSI의 구성도.
제 2 도는 제 1 도의 제어신호 생성회로(5)의 동작예를 도시한 설명도.
제 3 도는 불휘발성 메모리의 액세스 타이밍의 일예를 도시한 타이밍도.
제 4 도는 불휘발성 메모리를 내장하는 경우의 제어신호 생성회로의 동작예를 도시한 설명도.
제 5 도는 본 발명의 LSI를 여러개 사용한 멀티 CPU 시스템의 구성도.
본 발명은 특히 내장메모리를 집적회로의 외부로 부터 액세스하는데 적합한 프로세서와 메모리를 내장하는 집적회로와 이것을 사용한 시스템에 관한 것이다.
종래, 불휘발성 메모리를 내장하는 싱글칩 마이크로컴퓨터(MC68705 R3 :모토롤러)(종래예 1)에 있어서, 고밀도 집적회로(이하, LSI라 한다)의 내부에 있는 CPU의 제어로, 예를들면 사전에 부트 스트랩등에 설정된 메모리 어드레스에 따라서 내장메모리에 대해서 시켄셜로 메모리 어드레스를 부여하고, 내장메모리의 부여된 메모리 어드레스의 영역에 대해서 외부로 부터 입력된 데이타를 라이트하거나 외부로 데이타를 리드하고 있다.
종래예 1에서 내장메모리의 어드레스는 CPU의 제어부에 의해서 부여되므로, 외부로 부터 임의의 메모리 어드레스를 지정하고, 그 메모리 어드레스의 영역을 액세스한다고는 할수 없다.
한편, 다른 종래예의 마이크로컴퓨터(8749 : 인텔)(종래예 2)에서는 LSI의 내부에 있는 CPU에 내장메모리와 연산장치, 명령데이타 레지스터, 상태레지스터, 타이머 카운터, 프로그램 카운터등에 대해서 공통으로 내장버스가 마련되고, 데이타 액세스를 위한 외부로 부터 내장메모리에 대해서 지정된 메모리 어드레스는 내부버스에 접속되는 프로그램 카운터에서 부여되며, 또 데이타는 내부버스를 거쳐서 액세스된다.
종래예 2에서 메모리 어드레스 및 데이타는 CPU의 내부버스를 시분할로 사용해서 액세스되고, 이 시분할 제어에는 다른 회로로 부터의 정보와 메모리 어드레스 및 데이타를 식별하는 기능, 지정된 메모리 어드레스의 영역의 데이타를 액세스하고 있는 동안은 다른 회로가 내부버스를 사용하지 않도록 제어하는 기능, 외부와의 데이타의 입출력의 동기를 취하기 위하여, 예를들면 내부 클럭의 4배 이상의 길이로 데이타 입출력을 실행하는 기능등이 내장되어 있다.
따라서, 외부로 부터 내장메모리의 액세스를 실행하는 경우에는 CPU의 내부논리를 동작시켜서 이 논리에 매칭하는 조건으로 외부와 메모리 어드레스 및 데이타의 입출력을 실행하지 않으면 안된다.
이상과 같이 싱글칩 마이크로컴퓨터에 내장되어 있는 메모리를 LSI의 외부로 부터 액세스하는 경우, 종래예 2에서는 CPU의 내부논리를 동작시켜서 타이밍을 취할 필요가 있으므로, 단일 메모리 LSI, 예를들면 EPROM 라이터(EPROM Programmers)등의 메모리 라이트장치와 같이 임의의 메모리 어드레스를 지정해서 데이타를 라이트하는 장치를 사용할 수 없어 CPU의 내부논리의 동작에 맞춘 인터페이스조건을 갖는 전용메모리 라이트장치가 필요하게 된다는 문제점이 있었다.
또, 각각의 LSI마다 독립된 칩을 실행시키는 분리처리 시스템이나 데이타 베이스에 대한 여러개의 CPU시스템등의 구성을 여러개의 LSI를 사용해서 실행하는 경우, 종래예 2에서는 CPU의 내부논리를 동작시키고, 타이밍을 취할 필요가 있으므로, LSI의 외부에 제어기구를 부가할 필요가 있어 LSI와의 인터페이스조건이 복잡하게 된다는 문제가 있었다.
본 발명의 목적은 상기 문제에 대처하기 위하여, 집적회로의 내장메모리를 마치 단일 메모리와 마찬가지의 액세스방법에 의해서 집적회로의 외부로 부터 액세스하는 것이 가능하게 하는 프로세스와 메모리를 내장하는 집적회로를 제공하는 것이다.
본 발명의 다른 목적은 다른 집적회로로 부터 액세스되도록 구성한 프로세서와 메모리를 내장하는 집적회로를 사용해서 구성한 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 집적회로에 있어서 데이타버스, 어드레스버스, 이들에 접속된 프로세서 및 메모리, 데이타단자에 입력되는 데이타를 데이타버스로 전송하는 제1의 전송부, 데이타버스상의 데이타를 데이타단자로 전송하는 제2의 전송부, 어드레스단자에 입력되는 어드레스를 어드레스버스로 전송하는 제3의 전송부, 프로세서로 부터 공급되는 메모리 리드요구에 응답해서 제1, 제3의 전송부의 출력을 하이 임피던스로 하는 신호를 발생하고, 메모리 라이트요구에 응답해서 메모리로 부터 데이타버스로 데이타를 송출하기 위한 메모리 데이타 송출부 및 제1, 제3의 전송부의 출력을 각각 하이 임피던스로 하는 신호를 발생하고,
외부로 부터의 메모리 리드요구에 응답해서 프로세서로 부터 데이타버스 및 어드레스버스로 데이타 및 어드레스를 각각 송출하기 위한 프로세서 데이타송출부 및 프로세서 어드레스송출부의 각각의 출력을 하이 임피던스로 하는 신호를 발생하고, 외부로 부터의 메모리 라이트요구에 응답해서 프로세서 데이타송출부, 프로세서 어드레스송출부의 각각의 출력을 하이 임피던스로 하기 위한 신호발생수단으로 이루어지고, 또 어드레스버스상의 어드레스를 어드레스단자로 전송하는 제4의 전송부를 갖고, 신호발생수단은 프로세서로 부터 공급되는 외부메모리 리드요구에 응답해서 제1, 제3의 전송부의 출력을 하이 임피던스로 하는 신호를 발생하고, 프로세서로 부터 공급되는 외부 메모리 라이트요구에 응답해서 메모리 데이타 송출부 및 제1,제3의 전송부의 출력을 각각 하이 임피던스로 하고, 또 프로세서로 부터의 리드 또는 라이트요구보다도 외부로 부터의 리드 또는 라이트요구에 우선해서 응답하는 것을 특징으로 한다.
또한, 본 발명은 적어도 1개의 상기 집적회로와 이것을 제어하는 프로세서를 내장하는 다른 집적회로로 부터 사익 집적회로에 대해서 액세스요구를 부여하고, 그 내장메모리를 액세스하도록 구성해서 여러개의 프로세서에 의한 시스템을 용이하게 실현할 수 있도록 한 것을 특징으로 한다.
이하, 본 발명의 1실시예를 도면에 따라서 상세하게 설명한다.
제 1 도는 본 발명의 1실시예를 도시한 LSI의 구성예를 도시한 도면이다. 제 1 도에 있어서, (1)은 LSI, (2)는 CPU 블럭, (3)은 메모리블럭, (41)은 어드레스버스(AB), (42)는 데이타버스(DB), (5)는 제어신호 생성회로, (91)~(95)는 외부단자(P1~P5), (61)은 제어신호 생성회로(5)로 부터의 제어신호(52)에 의해 개폐하는 CPU 블럭(2)로부터 어드레스버스(AB)(41)로의 어드레스 송출회로, (62)는 제어신호 생성회로(5)로부터의 제어신호(521)에 의해 개폐하는 CPU 블럭(2)로 부터 데이타버스(DB)(42)로의 데이타 송출회로, (63)은 제어신호 생성회로(5)로 부터의 제어신호(524)에 의해 개폐하는 메모리블럭(3)으로부터 데이타버스(DB)(42)로의 데이타 송출회로, (64)는 제어신호 생성회로(5)로 부터의 제어신호(527)에 의해 개폐하여 인버터(81)에서 반전한 정보를 원래상태로 되돌려서 외부단자(P1)(91)로 부터 데이타버스(DB)(42)로 송출하는 데이타 송출회로, (65)는 제어신호 생성회로(5)로 부터의 제어신호(525)에 의해 개폐하고, 인버터(82)에서 반전한 정보를 원래상태로 되돌려서 외부단자(P2)(92)로 부터 어드레스 버스(AB)(41)로 송출하는 어드레스 송출회로, (71)은 제어신호 생성회로(5)로 부터의 제어신호(526)에 의해 개폐하는 데이타버스(DB)(42)로 부터 외부단자(P1)(91)로의 데이타 송출회로, (72)는 제어신호 생성회로(5)로 부터의 제어신호(528)에 의해 개폐하는 어드레스버스(AB)(41)로 부터 외부단자(P2)(92)로의 어드레스 송출회로이다.
또한, 데이타 송출회로(64), 어드레스 송출회로(65)에 각각 인버터(81)(82)를 직렬로 접속해서 LST(1)의 외부로 부터 입력되는 전압이 낮은 경우에 이 인버터(81), (82)에 게이트 사이즈를 작게 한 인버터를 사용해서 관통전류가 없는 레벨센스 기능을 가진 버스 드라이버를 구성하기 위함이다.
또, 어드레스 송출회로(61)(65), 데이타 송출회로(62)(63)(64)는 제어신호 생성회로(5)로부터의 제어신호가 "L"일때 차단되고(하이 임피던스), "H"일때 도통해서 어드레스버스(AB)(41), 데이타버스(DB)(42)로 송출하는 정보 ("H","L")의 충돌을 방지하기 위한 것이다.
또한, 어드레스 송출회로(61), 데이타 송출회로(62)는 CPU 블럭(2)의 내부에 마련되어 있어도 좋고, 또 데이타 송출회로(63)은 메모리블럭(3)의 내부에 마련되어 있어도 좋다.
CPU 블럭(2)는 어드레스버스(AB)(41)로의 어드레스 송신호(201), 데이타버스(DB)(42)로 부터의 데이타 수신로(200), 데이타버스(DB)(42)로의 데이타 송신로(202)를 갖고, 또 메모리블럭(3) 및 외부단자(P1)(91), 외부단자(P2)(92)에 연결되는 외부장치(예를들면, 메모리)에 대한 액세스 제어신호(5101)~(5104)를 제어신호 생성회로(5)로 송출한다. 메모리블럭(3)은 어드레스버스(AB)(41)로 부터의 어드레스 수신로(301), 데이타버스(DB)(42)로 부터의 데이타 수신로(300), 데이타버스(DB)(42)로의 데이타 송신로(302)를 갖고, 프로세스 생성회로(5)에 의해서 생성된 메모리블럭 프로세스(522),(523)으로 메모리블럭(3)의 리드 및 라이트의 액세스가 제어된다. 외부단자(P1)(91)은 LSI(1)의 외부와의 데이타의 송수신을 실행하는 포트로서, 데이타버스(DB)(42)로 부터의 데이타 송신로(910), 데이타버스(DB)(42)로의 데이타 수신로(911)을 갖는다. 또, 외부단자(P2)(92)는 LSI(1)의 외부와의 어드레스의 송수신을 실행하는 포트로서, 어드레스버스(AB)(41)로 부터의 어드레스 송신로(920), 어드레스버스(AB)(41)로의 어드레스 수신로(921)를 갖는다.
따라서, LSI(1)의 CPU 블럭(2)의 제어에 의해 메모리블럭(3)과 LSI(1)의 외부의 디바이스와의 데이타 입출력을 실행하는 기능을 가짐과 동시에 LSI(1)의 외부로 부터 LSI(1)의 내부의 메모리블럭(3)을 CPU 블럭(2)의 기능과는 독립적으로 직접 리드/라이트하는 기능을 갖는다.
제 2 도는 제어신호 생성회로(5)의 동작예를 설명하기 위한 도면이다. 이 제어신호 생성회로(5)는 프로그램머블 로직 어레이(PLA : Programable Logic Array)로 구성한 경우에서 CPU 블럭(2)로 부터의 메모리로의 액세스 제어신호, 즉 리드 타이밍신호(5101), 라이트 타이밍신호(5102), 내부메모리 지정신호(5103), 외부메모리 지정신호(5104)와 LSI(1)의 외부로 부터 입력되는 모드신호(513), 메모리블럭(3)의 리드신호(511), 라이트신호(512)의 입력에 대해서 어드레스버스(AB)(41)의 제어신호(520),(525),(528), 데이타버스(DB)(42)의 제어신호(521),(524),(526),(527), 메모리블럭(3)의 제어신호(522),(523), LSI(1)의 외부로의 제어신호(514),(515)를 생성한다.
제어신호 생성회로(5)는 모드신호(513)이 외부모드 지정일때에는 CPU 블럭(2)로 부터의 제어신호(5101)∼(5104)를 억제하고, LSI(1)의 외부로 부터의 요구를 우선해서 실행하도록 제어한다.
이 제어신호 생성회로(5)는 모드신호(513)의 상태에 따라서 다음과 같이 동작한다.
(1) 모드신호(513)이 외부모드의 지정인 경우 : CPU 블럭(2)로 부터의 제어신호(5101)~(5104)를 억제하고, 외부단자(P4)(94)로 부터의 제어신호(511)(512)를 액티브로 하고, 또 메모리블럭(3)에 대해서 제어신호(522),(523)을 발생시킨다.
(2) CPU 블럭(2)의 제어에 의해 LSI(1)의 외부 메모리를 액세스하는 경우 : CPU 블럭(2)로 부터의 제어신호(5101),(5102),(5104), 에 따라 외부단자(P5)(95)에 대해서 제어신호(514),(515)를 발생시킨다.
(3) CPU 블럭(2)의 제어에 의해 메모리블럭(3)을 액세스하는 경우 : CPU 블럭(2)로 부터의 제어신호(5101),(5102),(5104)에 따라 메모리블럭(3)에 대해서 제어신호(522),(523)을 발생시킨다.
다음에, 외부단자(P1)(91), (P2)(92)로 부터 메모리블럭(3)을 직접 액세스하는 경우의 LSI(1)의 동작예를 설명한다. 먼저 LSI(1)의 모드지정을 외부단자(P3)(93)을 사용해서 외부모드로 한다. 다음에, 메모리블럭(3)의 액세스영역의 어드레스를 외부단자(P2)(92)에 의해 입력하고, 또 메모리의 리드/라이트신호를 외부단자(P4)(94)에 의해 입력한다. 라이트동작인 경우, 외부단자(P1)(91)에 라이트해야 할 데이타를 입력한다.
제어신호 생성회로(5)에서는 외부단자(P3)(93)으로부터 입력된 모드신호(513)이 외부모드인 것을 검지하면, 어드레스 송출회로(61), 데이타 송출회로(62)의 제어신호(520),(521)을 "L"로 하고, CPU 블럭(2)로부터 어드레스버스(AB)(41), 데이타버스(DB)(42)로의 어드레스 및 데이타의 송출을 금지한다. 동시에 어드레스 송출회로(65)의 제어신호(525)를 "H"로 하고, 외부단자(P2)(92)로 부터의 어드레스 정보를 어드레스 수신로(921), 어드레스버스(AB)(41), 어드레스 수신로(301)을 경유해서 메모리블럭(3)에 부여한다.
외부단자(P4)(94)의 입력에 라이트신호(512)가 지정되면, 제어신호 생성회로(5)에서 데이타버스(DB)(42)의 제어신호(527)을 "H"로 하고, 외부단자(P1)(91)에 부여된 데이타 정보가 데이타 수신호(911), 데이타버스(DB)(42), 데이타 수신로(300)을 경유해서 메모리블럭(3)에 부여된다. 동시에 메모리블럭 제어신호(523)에 라이트신호가 부여되어 데이타가 메모리블럭(3)에 라이트된다.
외부단자(P4)(94)로 부터의 입력에 리드신호(511)이 지정되었을때, 제어신호 생성회로(5)에서는 데이터버스의 제어신호(527)을 "L", 데이타버스의 제어신호(526)을 "H", 데이타버스의 제어신호(524)를 "H"로 해서 리드신호(522)를 메모리블럭(3)에 부여한다. 이 결과, 메모리블럭(3)으로부터 리드된 데이타는 데이타 송신로(302), 데이타버스(DB)(42), 데이타 송신로(910)을 경유해서 외부단자(P1)(91)로 리드된다. 따라서, LSI(1)의 외부로 부터 LSI(1)의 내부의 메모리블럭(3)의 리드/라이트 동작중에는 CPU 블럭(2)로 부터 어드레스버스(AB)(41), 데이타버스(DB)(42)로의 데이타 송출을 금지하고, 이 LSI(1)을 단일의 메모리를 내장하는 LSI와 동일한 액세스방법으로 액세스할 수가 있다.
이 방법은 CPU 블럭(2)의 제어하에서 메모리블럭(3)의 데이타를 외부단자에 입출력하는 종래방법과 비교해서 CPU 블럭(2)를 개재시키지 않으므로, 데이타의 전송속도가 높아짐과 동시에 LSI(1)의 외부로 부터의 메모리 액세스의 인터페이스를 단일 메모리 LSI와 공통화할수 있다는 효과가 있다.
또한, 메모리블럭(3)은 랜덤 액세스 메모리(RAM), 각종의 불휘발성 메모리등으로 CPU 블럭(2)와 동일한 LSI상에 형성할 수 있는 메모리를 접속하면 좋다.
다음에, 자외선 소거형의 불휘발성 메모리를 내장하는 마이크로컴퓨터 LSI에 있어서의 메모리 제어타이밍과 제어신호 생성회로(5)의 동작예를 설명한다.
제 3 도는 불휘발성 메모리의 액세스 타이밍을 도시한 타이밍도이다. 또, 제 4 도는 불휘발성 메모리를 내장하는 제어신호 생성회로(5)의 동작예를 도시한 도면이다.
불휘발성 메모리의 라이트에는 고전압의 라이트전압(5121)과 프로그램/검증타이밍을 부여하는 신호(5111)이 모드신호(513), 어드레스 수신로(921)의 정보, 데이타 수신로(911)의 정보와 함께 부여된다. 제어신호 생성회로(5)에 대해서는 고전압이 레벨변환회로(53)에 의해서 다른 신호와 동일한 신호레벨로 변환되어 입력되고, 프로그램/검증타이밍(5111)은 반전신호(5112)와 함께 입력된다.
제어신호 생성회로(5)에 있어서의 제어신호의 생성조건은 제 2 도의 경우와 대략 마찬가지이다.
내부의 메모리블럭(3)의 라이트 타이밍을 취하는 라이트신호(523)은 모드신호(513)이 외부지정에서 프로그램/검증타이밍을 부여하는 신호(5111)이 "H", 고전압신호(5121)이 "H"인 경우에만 생성되고, 고전압신호(5121)은 또, 불휘발성 메모리의 메모리블럭(3)으로 직접 부여되어 라이트전원으로서 사용된다. 리드 타이밍을 취하는 리드신호(522)는 CPU 블럭(2)로 부터의 내부의 메모리블럭(3)의 리드 타이밍신호(5101)과 외부로 부터의 검증조건에 의해서 생성된다. 제 3 도의 타이밍조건은 단일의 불휘발성 메모리의 액세스조건과 동일하다.
본 실시예에 의한 LSI(1)에서는 외부모드의 조건하에서 제 3 도의 타이밍신호는 제 4 도의 제어신호 생성회로(5)에서 생성된 제어신호에 의해서 데이타, 어드레스, 라이트전압 및 프로그램/검증타이밍이 직접 메모리블럭에 공급되어 불휘발성 메모리 단일의 LSI와 완전히 동일한 조건에서 액세스가 가능하다.
이 결과, 외부로 부터 공급하는 어드레스 수신로(921)의 정보, 데이타 수신로(911)의 정보, 프로그램/검증타이밍(5111), 고전압신호(5121)은 단일의 불휘발성 메모리용의 라이트장치에서 발생한 신호를 직접 사용할 수 있어 라이트장치의 공용이 가능하게 된다.
또, 상기 설명에서 명확한 바와같이 외부모드의 상태에서는 내장 CPU 블럭(2)와 내부의 어드레스버스(AB)(41), 데이타버스(DB)(42)는 전기적으로 분리된 상태이며, 어드레스버스(AB)(41), 데이타버스(DB)(42)는 외부단자로부터 직접 내장 메모리블럭(3)에 접속된 구성으로 되므로, 예를들면 내장 메모리블럭(3)의 테스트는 CPU 블럭(2)의 테스트와는 분리해서 단일 메모리 LSI와 동일한 테스트로서 실행할 수 있어 테스트 데이타의 축적, 테스트 프로그램의 개발, 테스트장치의 공유등의 테스트효율 향상을 도모할 수가 있다.
제 5 도는 본 발명에 본 실시예에 의한 LSI를 여러개 사용한 여러개의 CPU 시스템의 구성예이다.
제 5 도에 있어서, (11)은 마스터 LSI로서, 본 실시예에서 나타낸 LSI, (12)는 공통메모리, (13)~(15)는 본 실시예에 의한 CPU와 메모리를 내장하는 LSI로서, 제 5 도에서는 슬레이브의 CPU와 메모리를 구성하는 슬레이브 LSI(#1~#3)이다.
마스터 LSI(11) 및 슬레이브 LSI(#1~#3)(13)~(15)에 있어서, (91)은 데이타단자, (92)는 어드레스단자, (94)는 내부 메모리의 리드/라이트신호의 입력단자, (95)는 외부메모리의 리드/라이트신호의 출력단자(93)은 모드 입력단자이며, 상술한 제 1 도에 있어서의 본 실시예의 LSI에 있어서의 외부단자(91)~(95)에 대응한다. 또, (96)은 슬레이브 LSI(#1~#3)(13)~(15)로부터 마스터 LSI(11)로의 상태 데이타의 입력단자, (97)은 마스터 LSI(11)로 부터 슬레이브 LSI(#1~#3)(13)~(15)로의 지시용의 출력단자, (98)은 슬레이브 LSI(#1~#3)(13)~(15)로 부터 마스터 LSI(11)의 상태 출력단자이다. 또한, 슬레이브 LSI(#1~#3)(13)~(15)는 본 실시예로서 제 1 도에서 도시한 LSI에 대해서 상태 출력단자(98)을 추가한 것이다(제 1 도에 점선으로 도시함).
또, 마스터 LSI(11)은 본 실시예로서 제 1 도에서 도시한 LSI에 대해서 입력단자(96), 출력단자(97)을 추가한 것이다. (101)은 어드레스버스(AB),(102)는 데이타버스(DB),(103)은 모드 제어신호선, (104)는 슬레이브 LSI(#1~#3)(13)~(15)의 상태 출력신호선이다.
슬레이브 LSI(#1~#3)(13)~(15)는 각각 슬레이브 LSI(#1~#3)(13)~(15)내의 메모리에 기억되어 있는 프로그램 및 데이타를 사용해서 각각 독립적으로 동작하여, 예를들면 프로그램 데이타의 일부를 변경할 수가 있다.
이하, 그 동작예를 설명한다.
공통메모리(12)로부터, 예를들면, 슬레이브 LSI(#1)(13)내의 메모리의 데이타전송을 실행하는 경우, 슬레이브 LSI(#1)(13)이 공통메모리(12)를 갱신하는 취지의 정보를 슬레이브 LSI(#1)(13)의 상태 출력단자(98)로 출력하고, 상태 출력신호선(104)를 경유해서 마스터 LSI(11)에 알려준다. 마스터 LSI(11)은 입력단자(96)에 입력된 정보에 의해서 포트 출력단자(97)로부터, 지정의 슬레이브 LSI(#1)(13)의 모드입력단자(93)에 대해서 모드신호를 출력하여 슬레이브 LSI(#1)(13)을 외부모드로 한다. 다음에, 마스터 LSI(11)의 출력단자(95)로부터 슬레이브 LSI(#1)(13)의 입력단자(94)를 거쳐서 라이트 신호를 보내고, 또 공통메모리(12)의 어드레스 정보와 데이타정보를 각각 슬레이브 LSI(#1)(13)의 어드레스 단자(92), 데이타단자(91)로 보낸다. 슬레이브 LSI(#1)(13)은 각 단자로부터 입력된 정보에 의해 본 실시예의 LSI와 동일한 동작을 해서 내장메모리의 갱신을 실행한다.
따라서, 공통메모리(12)와 동일한 액세스제어에 의해서 슬레이브 LSI(#1~#3)(13)~(15)의 내장메모리로 데이타를 전송할 수가 있다.
데이타의 전송 종료후, 외부 모드상태를 해제해서 지정한 LSI는 재차 슬레이브 LSI(#1)(13)으로서 독립적인 동작을 실행한디. 외부 모드상태인 동안, 슬레이브 LSI(#1)(13)의 내장 CPU는 내장메모리로의 액세스가 금지되고, 슬레이브 LSI(#1)(13)의 내장메모리의 갱신 도중의 데이타를 마스너 LSI(11)에서 사용할 수 는 없다.
또, 본 실시예의 LSI를 사용한 슬레이브 LSI(#1~#3)(13)~(15)의 내장메모리의 데이타를 공통메모리(12)로 리드하는 것도 마찬가지로 실행할 수가 있다.
또한, 제 5 도에서 도시한 마스터 LSI(11)은 CPU만을 내장한 제 1 도와는 다른 LSI 이더라도 좋다. 본 구성에 있어서, 슬레이브 LSI의 내장 CPU는 다른 슬레이브 LSI의 내장 CPU나 장치의 상태를 고려하는 일없이 마치 동일 LSI내에 내장된 메모리의 정보를 사용하고 있는 것과 같이 데이타를 처리하면 좋다.
이 때문에, 목적별 잡을 각각 CPU에 할당하는 분리처리 시스템의 구성을 용이하게 실현할 수 있다. 또, 잡 프로그램이나 데이타 베이스의 분배제어등은 마스터 LSI에서 실행하므로, 슬레이브 LSI를 분리할 수 있어 여러개의 CPU 시스템의 구성을 용이하게 실현할 수 있다.
본 실시예에서 나타낸 LSI는 종래의 메모리 LSI에 논리 기능을 약간 부가한 형으로 볼수 있고, 내장 CPU에서 내장메모리의 각종 체크나 데이타의 가공, 재배열등을 실행하여 고신뢰성 메모리 또는 인텔리젼트 메모리로서 사용할 수 있다.
본 발명에 의하면, LSI의 모드제어를 실행하는 포트로부터 외부 모드상태를 지정하는 것에 의해 내장 CPU를 분리해서 단일 메모리 LSI와 동일한 인터페이스 조건으로 내장메모리의 액세스가 가능하게 되어 LSI의 외부로부터의 내장메모리의 액세스가 용이하게 된다는 효과가 있다. 또, 본 발명의 LSI를 조합해서 구성하는 것에 의해 목적별 작업을 각각의 CPU에 할당하는 분리처리 시스템등의 구성을 용이하게 실현할 수 있고, 또 잡 프로그램이나 데이타 베이스의 분배제어는 마스터 LSI에서 실행하므로, 슬레이브 LSI를 분리할 수 있어 여러개의 CPU 시스템의 구성을 용이하게 취할 수 있다는 효과가 있다.

Claims (28)

  1. CPU 블럭, 외부디바이스에 의해서 라이트 가능한 불휘발성 메모리를 포함하는 메모리블럭, 상기 CPU 블럭과 상기 메모리블럭에 접속되고, 어드레스를 전송하는 어드레스버스, 상기 CPU 블럭과 상기 메모리블럭에 접속되고, 데이타를 전송하는 데이타버스, 상기 어드레스버스를 상기 외부 디바이스와 접속하는 제 1의 단자수단, 상기 데이타버스를 상기 외부 디바이스와 접속하는 제 2의 단자수단, 상기 데이타버스와 상기 어드레스버스를 선택적으로 상기 CPU 블럭에 접속하는 접속수단, 상기 접속수단과 외부단자에 접속된 제어수단을 구비해서 이루어지며, 상기 제어수단은 상기 외부단자를 거쳐서 외부액세스를 나타내는 제1의 모드 제어신호, 프로그램/검증을 지정하는 제2의 모드 제어 신호 및 고전압의 라이트전압을 받도록 구성되고, 상기 외부단자를 거쳐서 상기 외부액세스를 나타내는 상기 제1의 모드 제어신호, 상기 프로그램을 지정하는 상기 제2의 모드 제어신호 및 고전압의 상기 라이트전압이 상기 제어수단에 인가된 경우에, 상기 제어수단은 상기 접속수단을 제어하는 것에 의해서 상기 CPU 블럭을 상기 어드레스 버스와 상기 데이타버스로 부터 분리하는 한편, 고전압의 상기 라이트전압이 상기 메모리블럭의 상기 불휘발성 메모리에 공급되는 것에 의해 상기 어드레스버스와 상기 데이타버스를 거쳐서 상기 외부 디바이스로 부터 상기 불휘발성 메모리로의 라이트가 상기 CPU 블럭과 독립적으로 실행되고, 상기 외부단자를 거쳐서 상기 외부액세스를 나타내는 상기 제1의 모드 제어신호와 상기 검증을 지정하는 상기 제2의 모드 제어신호가 상기 제어수단에 인가된 경우에, 상기 제어수단은 상기 접속수단을 제어하는 것에 의해서 상기 CPU 블럭을 상기 어드레스 버스와 상기 데이타버스로부터 분리하는 것에 의해 상기 어드레스 버스와 상기 데이타버스를 거쳐서 상기 불휘발성 메모리로부터의 리드가 상기 CPU 블럭과 독립적으로 실행되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  2. 1 항에 있어서, 상기 외부 디바이스는 어드레스와 데이타를 상기 마이크로컴퓨터에 공급하는 EPROM 라이터인 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  3. 1 항에 있어서, 상기 외부단자는 상기 제어수단에 접속되어 상기 제어수단에 상기 제1과 제2의 모드 제어신호를 공급하고, 상기 CPU 블럭은 상기 제어수단에 접속되어 상기 제어수단에 액세스 제어신호를 공급하며, 상기 제1의 모드 제어신호가 상기 외부액세스 모드를 나타내는 경우에, 상기 제어수단은 상기 CPU 블럭으로 부터의 상기 액세스 제어신호를 억제하는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  4. 3 항에 있어서, 상기 제1의 모드 제어신호가 내부액세스 모드를 나타내는 경우, 상기 제어수단은 상기 액세스 제어신호에 따라서 상기 CPU 블럭이 상기 메모리블럭을 액세스하는 것을 가능하게 하는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  5. 1 항에 있어서, 상기 제어수단은 프로그램머블 로직 어레이에 의해서 구성된 제어신호 발생수단을 구비해서 이루어지는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  6. 1 항에 있어서, 상기 불휘발성 메모리는 자외선 소거가능한 불휘발성 메모리인 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  7. 1 항에 있어서, 상기 마이크로컴퓨터는 마스터 컴퓨터이고, 상기 제1의 단자수단은 외부 어드레스버스에 접속가능하며, 상기 제2의 단지수단은 외부 데이타버스에 접속가능하고, 상기 외부 어드레스와 상기 외부 데이타버스는 CPU 블럭을 구비함과 동시에 LSI에 구성된 서브 컴퓨터에 접속가능한 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  8. 7 항에 있어서, 상기 외부 어드레스와 상기 외부 데이타버스는 상기 마스터 컴퓨터와 상기 서브 컴퓨터의 양자에 의해서 액세스가능한 공유 메모리에 접속가능한 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  9. 7 항에 있어서, 상기 서브 컴퓨터는 라이트가능한 메모리를 구비하고, 상기 마스터 컴퓨터로부터 상기 서브 컴퓨터의 상기 라이트가능한 메모리로의 라이트는 상기 외부 어드레스버스와 상기 외부 데이타버스를 거쳐서 실행되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  10. 9 항에 있어서, 상기 서브 컴퓨터의 상기 라이트가능한 메모리는 자외선 소거가능한 불휘발성 메모리인 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  11. 2 항에 있어서, 상기 불휘발성 메모리는 자외선 소거가능한 불휘발성 메모리인 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  12. 3 항에 있어서, 상기 불휘발성 메모리는 자외선 소거가능한 불휘발성 메모리인 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  13. 4 항에 있어서, 상기 불휘발성 메모리는 자외선 소거가능한 불휘발성 메모리인 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  14. 6 항에 있어서, 상기 불휘발성 메모리는 자외선 소거가능한 불휘발성 메모리인 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  15. 1 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  16. 2 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  17. 3 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  18. 4 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  19. 5 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  20. 6 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  21. 11 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  22. 12 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  23. 13 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  24. 14 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  25. 7 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  26. 8 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  27. 9 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
  28. 10 항에 있어서, 고전압의 상기 라이트전압은 레벨변환회로를 거쳐서 상기 제어수단에 인가되는 것을 특징으로 하는 LSI에 구성된 마이크로 컴퓨터.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738187B2 (ja) * 1984-03-23 1995-04-26 株式会社日立製作所 Ｌｓｉに構成されたマイクロコンピュータ
JPH01162971A (ja) * 1987-09-09 1989-06-27 Hitachi Ltd シングルチップマイクロコンピュータ
US5321845A (en) * 1987-09-09 1994-06-14 Hitachi, Ltd. Single-chip microcomputer including non-volatile memory elements
US5255313A (en) * 1987-12-02 1993-10-19 Universal Electronics Inc. Universal remote control system
US6014092A (en) 1987-10-14 2000-01-11 Universal Electronics Inc. Key mover
US4959810A (en) * 1987-10-14 1990-09-25 Universal Electronics, Inc. Universal remote control device
JP2628194B2 (ja) * 1988-07-28 1997-07-09 株式会社日立製作所 データ処理装置
US5511211A (en) * 1988-08-31 1996-04-23 Hitachi, Ltd. Method for flexibly developing a data processing system comprising rewriting instructions in non-volatile memory elements after function check indicates failure of required functions
US5187794A (en) * 1989-03-15 1993-02-16 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration System for simultaneously loading program to master computer memory devices and corresponding slave computer memory devices
JP2719052B2 (ja) * 1991-02-21 1998-02-25 三菱電機株式会社 マイクロコンピュータ
US5276839A (en) * 1991-03-07 1994-01-04 United States Of America As Represented By The Secretary Of The Air Force System for programming EEPROM with data loaded in ROM by sending switch signal to isolate EEPROM from host system
JP2763207B2 (ja) * 1991-04-25 1998-06-11 株式会社東芝 情報処理装置
US5396639A (en) * 1991-09-16 1995-03-07 Rohm Co., Ltd. One chip microcomputer having programmable I/O terminals programmed according to data stored in nonvolatile memory
US7057937B1 (en) 1992-03-17 2006-06-06 Renesas Technology Corp. Data processing apparatus having a flash memory built-in which is rewritable by use of external device
US6414878B2 (en) 1992-03-17 2002-07-02 Hitachi, Ltd. Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein
US5687345A (en) * 1992-03-17 1997-11-11 Hitachi, Ltd. Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device
TW231343B (ko) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
US5375209A (en) * 1992-03-27 1994-12-20 Cyrix Corporation Microprocessor for selectively configuring pinout by activating tri-state device to disable internal clock from external pin
ATE175043T1 (de) * 1992-03-27 1999-01-15 Siemens Ag Integrierter mikroprozessor
JP2761326B2 (ja) * 1992-05-28 1998-06-04 三菱電機株式会社 マルチプロセッサ型ワンチップマイクロコンピュータ
US6000027A (en) * 1992-08-25 1999-12-07 Texas Instruments Incorporated Method and apparatus for improved graphics/image processing using a processor and a memory
JPH06215160A (ja) * 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
JPH0695961A (ja) * 1992-09-11 1994-04-08 Hitachi Ltd プロセッサ集積回路およびそれを用いたデータ処理システム
US5748981A (en) * 1992-10-20 1998-05-05 National Semiconductor Corporation Microcontroller with in-circuit user programmable microcode
GB9405855D0 (en) * 1994-03-24 1994-05-11 Int Computers Ltd Computer system
WO1995028671A1 (en) * 1994-04-18 1995-10-26 Green Logic Inc. An improved system logic controller for digital computers
CA2145106C (en) * 1994-04-22 1999-08-24 Abhaya Asthana Intelligent memory-based input/output system
US6204796B1 (en) 1994-07-01 2001-03-20 Gemstar Development Corporation Apparatus and methods for generating codes for controlling appliances from a remote controller
US5566296A (en) * 1994-10-26 1996-10-15 Fujitsu Limited Method and apparatus for eliminating noises with a read operation of magnetic disk unit
JP3292864B2 (ja) * 1995-02-07 2002-06-17 株式会社日立製作所 データ処理装置
JP2976850B2 (ja) * 1995-07-13 1999-11-10 日本電気株式会社 データ処理装置
JP4312272B2 (ja) * 1995-10-06 2009-08-12 モトローラ・インコーポレイテッド 内部メモリへのアクセスを制限するマイクロコントローラ
JP3934710B2 (ja) * 1996-09-13 2007-06-20 株式会社ルネサステクノロジ マイクロプロセッサ
US6044429A (en) * 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
ITMI981564A1 (it) * 1998-07-09 2000-01-09 St Microelectronics Srl Memoria non volatile in grado di eseguire un programma autonomamente
US20070052549A1 (en) * 2005-08-22 2007-03-08 Contec Corporation Apparatus and method for updating encoded signal information stored in a remote control unit through direct key entry
US7930532B2 (en) * 2006-11-15 2011-04-19 Via Technologies, Inc. Systems and methods for basic input output system (BIOS) management

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1540923A (en) * 1975-12-01 1979-02-21 Intel Corp Programmable single chip mos computer
US4306163A (en) * 1975-12-01 1981-12-15 Intel Corporation Programmable single chip MOS computer
US4156926A (en) * 1976-06-01 1979-05-29 Texas Instruments Incorporated PROM circuit board programmer
US4314353A (en) * 1978-03-09 1982-02-02 Motorola Inc. On chip ram interconnect to MPU bus
FR2461301A1 (fr) * 1978-04-25 1981-01-30 Cii Honeywell Bull Microprocesseur autoprogrammable
JPH0472271B2 (ko) * 1979-06-12 1992-11-17 Motorola Inc
US4349870A (en) * 1979-09-05 1982-09-14 Motorola, Inc. Microcomputer with programmable multi-function port
US4357703A (en) * 1980-10-09 1982-11-02 Control Data Corporation Test system for LSI circuits resident on LSI chips
DE3273507D1 (en) * 1981-03-20 1986-11-06 Fujitsu Ltd A one chip microcomputer
US4532587A (en) * 1981-08-26 1985-07-30 Texas Instruments Incorporated Single chip processor connected to an external memory chip
JPS5835661A (ja) * 1981-08-27 1983-03-02 Toshiba Corp ワンチツプマイクロコンピユ−タ
US4556840A (en) * 1981-10-30 1985-12-03 Honeywell Information Systems Inc. Method for testing electronic assemblies
JPS58105366A (ja) * 1981-12-16 1983-06-23 Fujitsu Ltd デバツグ機能を持つマイクロコンピユ−タ
US4567561A (en) * 1981-12-24 1986-01-28 International Business Machines Corp. Large scale integration data processor signal transfer mechanism
JPS58115547A (ja) * 1981-12-29 1983-07-09 Fujitsu Ltd マイクロプロセツサの動作モ−ド設定方式
US4586131A (en) * 1982-02-22 1986-04-29 Texas Instruments Incorporated Microcomputer having data move circuits for within-memory shift of data words
US4555783A (en) * 1982-04-30 1985-11-26 Genrad, Inc. Method of computerized in-circuit testing of electrical components and the like with automatic spurious signal suppression
US4680698A (en) * 1982-11-26 1987-07-14 Inmos Limited High density ROM in separate isolation well on single with chip
US4644496A (en) * 1983-01-11 1987-02-17 Iowa State University Research Foundation, Inc. Apparatus, methods, and systems for computer information transfer
US4546472A (en) * 1983-01-27 1985-10-08 Intel Corporation Method and means for testing integrated circuits
JPS59146352A (ja) * 1983-02-09 1984-08-22 Nec Corp シングル・チップ・マイクロコンピュータ
US4649511A (en) * 1983-07-25 1987-03-10 General Electric Company Dynamic memory controller for single-chip microprocessor
JPS6068441A (ja) * 1983-09-22 1985-04-19 Fujitsu Ltd ワンチツプ・マイクロ・コンピユ−タ
JPH0738187B2 (ja) * 1984-03-23 1995-04-26 株式会社日立製作所 Ｌｓｉに構成されたマイクロコンピュータ
US4698750A (en) * 1984-12-27 1987-10-06 Motorola, Inc. Security for integrated circuit microcomputer with EEPROM
US4718037A (en) * 1985-12-12 1988-01-05 Texas Instrumens Incorporated Microcomputer containing EPROM with self-program capability

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