KR0146304B1 - 메인 메모리와 디피램의 공유장치 - Google Patents

메인 메모리와 디피램의 공유장치

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KR0146304B1 KR1019950017959A KR19950017959A KR0146304B1 KR 0146304 B1 KR0146304 B1 KR 0146304B1 KR 1019950017959 A KR1019950017959 A KR 1019950017959A KR 19950017959 A KR19950017959 A KR 19950017959A KR 0146304 B1 KR0146304 B1 KR 0146304B1
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Abstract

본 발명은 메인 메모리와 디피램의 공유장치에 관한 것으로서, 이는 대용량의 디피램 구현시 추가적인 메모리 없이 메인 메모리의 일부를 이용하여 대용량의 디피램을 구현 하도록 한 것이다.
이와같은 본 발명은 마스터쪽의 메모리와 슬레이브쪽의 디피램 사용권 우선순위를 결정하기 위해 입력되는 메모리선택신호 및 디피램 선택신호에 따라 메모리요구신호 및 디피램요구신호를 발생하는 버스중재수단과; 상기 버스중재수단에서 발생된 요구신호에 따라 프로그램 데이타를 발생하여 공유장치의 전체적인 동작을 제어하는 프로그래머블 디바이스와; 상기 프로그래머블 디바이스에서 발생된 프로그램 데이타에 따라 인에이블되어 마스터쪽 및 슬레이브쪽의 어드레스를 전송하는 어드레스 전송수단과; 상기 프로그래머블 디바이스에서 제공되는 프로그램 데이타에 따라 인에이블되어 마스터쪽 및 슬레이브쪽의 데이타를 송수신하는 데이타 전송수단과; 프로그래머블 디바이스에서 제공되는 프로그램 데이타에 따라 상기 어드레스 전송수단의 해당 어드레스에 데이타 전송수단에서 전송된 데이타를 기록 또는 판독하는 메모리수단으로 이루어짐으로서 달성된다.

Description

메인 메모리와 디피램의 공유장치.
제1도는 본 발명 메인 메모리와 디피램의 공유장치 구성도.
제2도는 제1도의 디피램으로 전체 메모리의 1/8을 사용할때의 메모리맵을 보인도.
제3도는 제1도의 버스중재 타이밍도.
*도면의 주요부분에 대한 부호의 설명
100:제1 버스 드라이버부 101:제2 버스 드라이버부
102:메모리부 103:제1 버스 트랜시버부
104:제2 버스 트랜시버부 105:프로그래머블 디바이스
106:제1 플립플롭 107:제2 플립플롭
본 발명은 통신보드에 많이 사용되는 디피램(DPRAM)과 메인 메모리와를 공유하도록 하기 위한 수단으로, 좀더 상세하게는 대용량의 디피램을 필요로 하는 통신보드에서의 대용량 디피램 필요시에 추가적인 메모리 없이 메인 메모리의 일부를 이용하여 대용량의 디피램을 구현 하도록 하는 메인 메모리와 디피램의 공유장치에 관한 것이다.
일반적으로, 통신보드에는 디피램(DPRAM)을 많이 사용하고 있다.
특히, 대용량의 디피램을 필요로 하는 것도 있는데, 현재 생산중인 디피램중에는 대용량의 디피램이 없으므로 이때에는 램으로 구현하여야 할 필요성이 생기게 되었다.
따라서, 근래에 생산중에 있는 디피램을 필요로 하는 많은 보드들은 전용의 디피램을 사용하고 있다.
그러나, 대용량의 디피램을 필요로 하는 보드도 있는데, 이때에는 대용량의 제품으로 나와있지 않으므로 램을 사용하여 구현할 수 밖에 없다.
그러나, 기존의 램을 사용하여 디피램을 구현한 방법은 추가적인 메모리가 필요로 하게 되는 문제점이 있었다.
따라서 본 발명의 목적은 이와같은 종래의 대용량 디피램의 필요시에 메모리를 추가적으로 사용하여야 하는 문제점을 감안하여 대용량의 디피램 구현시 추가적인 메모리 없이 메인 메모리의 일부를 이용하여 대용량의 디피램을 구현 하도록 메인 메모리와 디피램의 공유장치를 제공함에 있다.
이와같은 본 발명의 목적을 달성하기 위한 메인 메모리와 디피램의 공유장치는 마스터쪽의 메모리와 슬레이브쪽의 디피램 사용권 우선순위를 결정하기 위해 입력되는 메모리선택신호 및 디피램 선택신호에 따라 메모리요구신호 및 디피램요구신호를 발생하는 버스중재수단과; 상기 버스중재수단에서 발생된 요구신호에 따라 프로그램 데이타를 발생하여 공유장치의 전체적인 동작을 제어하는 프로그래머블 디바이스와; 상기 프로그래머블 디바이스에서 발생된 프로그램 데이타에 따라 인에이블되어 마스터쪽 및 슬레이브쪽의 어드레스를 전송하는 어드레스 전송수단과; 상기 프로그래머블 디바이스에서 제공되는 프로그램 데이타에 따라 인에이블되어 마스터쪽 및 슬레이브쪽의 데이타를 송수신하는 데이타 전송수단과; 프로그래머블 디바이스에서 제공되는 프로그램 데이타에 따라 상기 어드레스 전송수단의 해당 어드레스에 데이타 전송수단에서 전송된 데이타를 기록 또는 판독하는 메모리수단으로 이루어짐을 특징으로 한다.
상기에서, 버스중재수단은 상기 마스터쪽의 메모리선택신호와 저항을 통한 선택 인에이블신호 및 프로그래머블 디바이스로 부터의 클럭을 입력받아 마스터쪽의 메모리 요구신호를 발생하는 제1 플립플롭과; 상기 슬레이브쪽의 디피램선택신호와 저항을 통한 선택 인에이블신호 및 프로그래머블 디바이스로 부터의 클럭을 입력받아 슬레이브쪽의 디피램 요구신호를 발생하는 제2 플립플롭으로 이루어짐을 특징으로 한다.
상기에서, 어드레스 전송수단은 상기 프로그래머블 디바이스에서 얻어진 프로그램 데이타에 따라 마스터쪽의 어드레스를 메모리수단에 제공하는 제1 버스 드라이버수단과; 상기 프로그래머블 디바이스에서 얻어진 프로그램 데이타에 따라 슬레이브쪽의 어드레스를 메모리수단에 제공하는 제2 버스 드라이버수단과;로 이루어짐을 특징으로 한다.
상기에서, 데이타 전송수단은 상기 프로그래머블 디바이스의 프로그램 데이타에 따라 메모리수단의 데이타를 마스터쪽으로 전송하거나 또는 마스터쪽의 데이타를 메모리수단에 제공하는 제1 버스 트랜시버수단과; 상기 프로그래머블 디바이스의 프로그램 데이타에 따라 메모리수단의 데이타를 마스터쪽으로 전송하거나 또는 마스터쪽의 데이타를 메모리수단으로 전송하는 제2 버스 트랜시버수단과;로 이루어짐을 특징으로 한다.
상기에서, 메모리수단은 전체 메모리의 일부를 디피램으로 하고 나머지를 메인메모리로 사용하는 구조로 되어 있는 것을 특징으로 한다.
이하, 본 발명을 첨부한 도면에 의거 상세희 설명하면 다음과 같다.
제1도는 본 발명 메인 메모리와 디피램의 공유장치 구성도로서, 이에 도시한 바와같이, 마스터쪽의 메모리와 슬레이브쪽의 디피램 사용권 우선순위를 결정하기 위해서 외부로 부터 입력되는 마스터쪽의 메모리선택신호(RAMS) 및 슬레이브쪽의 디피램 선택신호(DPS)에 따라 마스터쪽의 메모리요구신호(MAREQ) 및 슬레이브쪽의 디피램요구신호(DPREQ)를 발생하는 버스중재수단과; 상기 버스중재수단에서 발생된 요구신호(MAREQ)(DPREQ)에 따라 프로그램 데이타를 발생하여 공유장치의 전체적인 동작을 제어하는 프로그래머블 디바이스(105)와; 상기 프로그래머블 디바이스(105)에서 발생된 프로그램 데이타에 따라 인에이블되어 마스터족의 어드레스(A) 및 슬레이브쪽의 어드레스(XA)를 전송하는 어드레스 전송수단과; 상기 프로그래머블 디바이스(105)에서 제공되는 프로그램 데이타에 따라 인에이블되어 마스터쪽의 데이타(D) 및 슬레이브쪽의 데이타(XD)를 송수신하는 데이타 전송수단과; 상기 프로그래머블 디바이스(105)에서 제공되는 프로그램 데이타에 따라 상기 어드레스 전송수단의 해당 어드레스내에 상기 데이타 전송수단에서 전송된 데이타를 기록 또는 판독하는 메모리부(102)로 구성한다.
상기에서, 버스중재수단은 상기 마스터쪽의 메모리선택신호(RAMS)와 저항을 통한 선택 인에이블신호(ES) 및 프로그래머블 디바이스(105) 로부터의 클럭(CLK)을 입력받아 마스터쪽의 메모리 요구신호(MAREQ)를 발생하는 제1 플립플롭(106)과; 상기 슬레이브쪽의 디피램선택신호(DPS)와 저항을 통한 선택 인에이블신호(ES) 및 프로그래머블 디바이스로 부터의 클럭(CLK)을 입력받아 슬레이브쪽의 디피램 요구신호(DPREQ)를 발생하는 제2 플립플롭(107)으로 구성한다.
상기에서, 어드레스 전송수단은 상기 프로그래머블 디바이스(105)에서 얻어진 프로그램 데이타에 따라 마스터쪽의 어드레스(A)를 메모리부(102)에 제공하는 제1 버스 드라이버부(100)와; 상기 프로그래머블 디바이스(105)에서 얻어진 프로그램 데이타에 따라 슬레이브쪽의 어드레스(XA)를 메모리부(102)에 제공하는 제2 버스 드라이버부(101)로 구성한다.
상기에서, 데이타 전송수단은 상기 프로그래머블 디바이스(105)의 프로그램 데이타에 따라 메모리부(102)의 데이타를 마스터쪽으로 전송하거나 또는 마스터쪽의 데이타(D)를 메모리부(102)에 제공하는 제1버스 트랜시버부(103)와; 상기 프로그래머블 디바이스(105)의 프로그램 데이타에 따라 메모리부(102)의 데이타를 마스터쪽으로 전송하거나 또는 마스터쪽의 데이타(D)를 메모리부(102)로 전송하는 제2버스 트랜시버부(104)로 구성한다.
상기에서, 메모리부(102)는 제2도의 맵(MAP)과 같이, 전체 메모리의 일부를 디피램으로 하고 나머지를 메인메모리로 사용하는 구조로 한다.
이와같이, 구성된 본 발명의 작용 효과를 제2도 및 제3도를 참조하여 상세히 설명하면 다음과 같다.
본 발명은 제2도의 메모리부(102)와 같이, 전체메모리의 일부를 디피램으로 사용하고 나머지를 메인메모리로 사용하는 구조로 되어 있다.
즉, 상기에서 디피램의 크기를 X0000h 바이트(Byte)라고 하면 전체 메모리의 크기는 8*X0000h 바이트가 된다.
그리고 통상적으로 마스터쪽에서 메모리부(102)의 메인메모리와 디피램이 구분없이 억세스되고(그러나 프로그램이 디피램 영역을 침범해서는 안된다. 디피램은 슬레이브쪽과의 통신용으로만 사용해야 한다.) 슬레이브쪽에서는 디피램부분만 억세스 할 수 있다.
그리고, 프로그래머블 디바이스(105)의 프로그램 데이타에서 마스터쪽의 메모리 요구신호(MAREQ)는 마스터쪽의 어드레스(A)와 데이타(D)를 이후에 설명될 메모리부(102) 쪽으로 게이팅 하여주는 소스가 되는 신호이고, 슬레이브쪽의 디피램 요구신호(DPREQ)는 슬레이브쪽에서 어드레스(XA)와 데이타(XD)를 메모리부(102) 쪽으로 게이팅해 주는 소스가 되는 신호이다.
제1도의 전체 블록도에서 마스터쪽 메모리선택신호(RAMS)와 슬레이브쪽 디피램 선택신호(DPS)는 버스중재수단의 저항과 제1, 제2 플립플롭(106)(107)을 이용한 회로에 의해서 우선순위가 결정된다.
즉, 마스터쪽의 메모리선택신호(RAMS)가 인에이블되면 제1 플립플롭(106)의 출력(Q)이 제2 플립플롭(107)의 선택인에이블신호(SE)단자에 연결되어 있으므로 제2 플립플롭(107)의 출력(Q)을 하이로 하여 슬레이브쪽이 메모리부(102)의 디피램 영역을 억세스 하는 것을 막는다.
그리고, 마스터쪽은 원하는 버스 오퍼레이션을 실행하게 된다.
반대로 슬레이브쪽의 디피램선택신호(DPS)가 인에이블되면 슬레이브쪽은 원하는 버스 오퍼레이션을 실행하게 된다.
그러나, 마스터쪽의 메모리선택신호(RAMS)가 인에이블되면 언제든지 슬레이브쪽의 버스 오퍼레이션은 중지될 수 있다.
그러므로 마스터쪽이 슬레이브쪽에 비해서 버스사용 우선권을 가진다고 할 수 있다.
일단 제1도의 버스중재수단의 제1, 제2 플립플롭(106)(107)과 저항에 의해 마스터쪽의 메모리 요구신호(MAREQ) 또는 슬레이브쪽의 디피램 요구신호(DPREQ)가 인에블되면 프로그래머블 디바이스(105)의 프로그램 데이타에 의해서 어드레스 전송수단 및 데이타 전송수단의 해당 제1, 제2 버스 드라이버부(100)(101)와 제1, 제2 버스 트랜시버부(103)(104)가 게이팅되고 메모리부(102)의 각 인에이블신호가 인에이블 되어서 버스 오퍼레이션이 일어난다.
즉, 상기 프로그래머블 디바이스(105)의 프로그램 데이타는 하기와 같다.
그리고, 제3도의 (a) 내지 (b)에서와 같이, 버스중재 타이밍도를 보면 슬레이브쪽은 버스요구를 마스터쪽보다 늦게 하거나 혹은 먼저 하더라도 마스터쪽에서 버스요구가 일어나면 버스오퍼레이션 요구가 중지된다.
이상에서 상세히 설명한 바와같이, 본 발명에 따르면 대용량의 디피램을 구현해야 할 필요가 있는 통신보드에 응용하면 추가의 메모리를 쓰지않고 기존 메인메모리의 일부를 이용해서 구현할 수 있고, 또한 추가의 메모리를 필요로 하지 않음으로 전력소모가 줄어들고 인쇄회로기판 작업시 로우팅(Routing)을 쉽게할 수 있다.

Claims (6)

  1. 마스터쪽의 메모리와 슬레이브쪽의 디피램 사용권 우선순위를 결정하기 위해 입력되는 메모리선택신호 및 디피램 선택신호에 따라 메모리요구신호 및 디피램요구신호를 발생하는 버스중재수단과; 상기 버스중재수단에서 발생된 요구신호에 따라 프로그램 데이타를 발생하여 공유장치의 전체적인 동작을 제어하는 프로그래머블 디바이스와; 상기 프로그래머블 디바이스에서 발생된 프로그램 데이타에 따라 인에이블되어 마스터쪽 및 슬레이브쪽의 어드레스를 전송하는 어드레스 전송수단과; 상기 프로그래머블 디바이스에서 제공되는 프로그램 데이타에 따라 인에이블되어 마스터쪽 및 슬레이브쪽의 데이타를 송수신하는 데이타 전송수단과; 프로그래머블 디바이스에서 제공되는 프로그램 데이타에 따라 상기 어드레스 전송수단의 해당 어드레스에 데이타 전송수단에서 전송된 데이타를 기록 또는 판독하는 메모리수단과;로 구성함을 특징으로 한 메인 메모리와 디피램의 공유장치.
  2. 제1항에 있어서, 버스중재수단은 상기 마스터쪽의 메모리 선택신호와 저항을 통한 선택 인에이블신호 및 프로그래머블 디바이스로 부터의 클럭을 입력받아 마스터쪽의 메모리 요구신호를 발생하는 제1 플립플롭과; 상기 슬레이브쪽의 디피램선택신호와 저항을 통한 선택 인에이블신호 및 프로그래머블 디바이스로 부터의 클럭을 입력받아 슬레이브쪽의 디피램 요구신호를 발생하는 제2 플립플롭으로 구성함을 특징으로 한 메인 메모리와 디피램의 공유장치.
  3. 제1항에 있어서, 어드레스 전송수단은 상기 프로그래머블 디바이스에서 얻어진 프로그램 데이타에 따라 마스터쪽의 어드레스를 메모리수단에 제공하는 제1 버스 드라이버수단과; 상기 프로그래머블 디바이스에서 얻어진 프로그램 데이타에 따라 슬레이브쪽의 어드레스를 메모리수단에 제공하는 제2 버스 드라이버수단으로 이루어짐을 특징으로 한 메인 메모리와 디피램의 공유장치.
  4. 제1항에 있어서, 데이타 전송수단은 상기 프로그래머블 디바이스의 프로그램 데이타에 따라 메모리수단의 데이타를 마스터쪽으로 전송하거나 또는 마스터쪽의 데이타를 메모리수단에 제공하는 제1 버스 트랜시버수단과; 상기 프로그래머블 디바이스의 프로그램 데이터에 따라 메모리수단의 데이터를 마스터쪽으로 전송하거나 또는 마스터쪽의 데이타를 메모리수단으로 전송하는 제2 버스 트랜시버수단으로 구성함을 특징으로 한 메인 메모리와 디피램의 공유장치.
  5. 제1항에 있어서, 메모리수단은 전체 메모리의 일부를 디피램으로 하고 나머지를 메인메모리로 사용하는 구조로 되어 있는 것을 특징으로 한 메인메모리돠 디피램의 공유장치.
  6. 제1항에 있어서, 프로그래머블 디바이스의 프로그램 데이타는 하기 조건을 만족하는 것을 특징으로 한 메인 메모리와 디피램의 공유장치.
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