JP3320657B2 - Ｉ２ｃバス回路及びバス制御方法 - Google Patents
Ｉ２ｃバス回路及びバス制御方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
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Description
【０００１】
【発明の属する技術分野】本発明はＩ２Ｃバスを利用し
た診断／制御システムに係り、特に１つのバスに接続可
能なＩ２Ｃバススレーブデバイス数の制限を無くすため
の回路及びその制御方法に関する。
た診断／制御システムに係り、特に１つのバスに接続可
能なＩ２Ｃバススレーブデバイス数の制限を無くすため
の回路及びその制御方法に関する。
【０００２】
【従来の技術】図１は、Ｎ個のＩ２Ｃバスマスタデバイ
ス１０が接続されたＩ２Ｃバス１５の構成図である。こ
のようなＩ２Ｃバス１５は、多くのモジュールを持つ大
型コンピュータに用いられ、Ｉ２Ｃバスマスタデバイス
１０はモジュールの診断及び制御を行う。システム全体
の管理はホストにより行う。
ス１０が接続されたＩ２Ｃバス１５の構成図である。こ
のようなＩ２Ｃバス１５は、多くのモジュールを持つ大
型コンピュータに用いられ、Ｉ２Ｃバスマスタデバイス
１０はモジュールの診断及び制御を行う。システム全体
の管理はホストにより行う。
【０００３】図２は、１つのＩ２Ｃバスマスタデバイス
１０とＮ個のＩ２Ｃバススレーブデバイス２０が接続さ
れたＩ２Ｃバス１５の構成図である。このようなＩ２Ｃ
バス１５は、マザーボードを中心に構成されるサーバ級
以下のシステムに用いられ、システムを効率的に管理す
るために、Ｉ２Ｃバススレーブデバイス２０で多様な診
断及び制御機能が提供され、これらのＩ２Ｃバススレー
ブデバイス２０を１つのＩ２Ｃバスマスタデバイス１０
によって制御する。またＩ２Ｃバスマスタデバイス１０
は、セルフプログラムを実行し、必要な時にシステムホ
ストと通信して命令や情報等の交信を行う。
１０とＮ個のＩ２Ｃバススレーブデバイス２０が接続さ
れたＩ２Ｃバス１５の構成図である。このようなＩ２Ｃ
バス１５は、マザーボードを中心に構成されるサーバ級
以下のシステムに用いられ、システムを効率的に管理す
るために、Ｉ２Ｃバススレーブデバイス２０で多様な診
断及び制御機能が提供され、これらのＩ２Ｃバススレー
ブデバイス２０を１つのＩ２Ｃバスマスタデバイス１０
によって制御する。またＩ２Ｃバスマスタデバイス１０
は、セルフプログラムを実行し、必要な時にシステムホ
ストと通信して命令や情報等の交信を行う。
【０００４】図３は、多数（Ｎ個）のＩ２Ｃバスマスタ
デバイス１０と多数（Ｎ個）のＩ２Ｃバススレーブデバ
イス２０が接続されたＩ２Ｃバス１５の構成図である。
このＩ２Ｃバス１５は、図１と図２に示すＩ２Ｃバス１
５の構成を結合したもので、図１の構成でメインプロセ
ッサモジュール部分を図２のように構成し、システムを
診断及び制御する管理体制である。Ｉ２Ｃバスマスタデ
バイス１０は１２８個まで、Ｉ２Ｃバススレーブデバイ
ス２０は同じ種類のデバイスを８個まで接続できる。
デバイス１０と多数（Ｎ個）のＩ２Ｃバススレーブデバ
イス２０が接続されたＩ２Ｃバス１５の構成図である。
このＩ２Ｃバス１５は、図１と図２に示すＩ２Ｃバス１
５の構成を結合したもので、図１の構成でメインプロセ
ッサモジュール部分を図２のように構成し、システムを
診断及び制御する管理体制である。Ｉ２Ｃバスマスタデ
バイス１０は１２８個まで、Ｉ２Ｃバススレーブデバイ
ス２０は同じ種類のデバイスを８個まで接続できる。
【０００５】
【発明が解決しようとする課題】以上のようなＩ２Ｃバ
ス１５は、接続可能なＩ２Ｃバスデバイス数が制限され
ている。特に、Ｉ２Ｃバススレーブデバイス２０の制限
は、システムの診断及び制御の制約になる。例えばＳＤ
ＲＡＭ−ＤＩＭＭの場合、Ｉ２Ｃインタフェースを持つ
ＥＥＰＲＯＭにより製品に関する情報を管理する方法を
提供するが、従来のバス構造では８個のＤＩＭＭしか管
理できない。
ス１５は、接続可能なＩ２Ｃバスデバイス数が制限され
ている。特に、Ｉ２Ｃバススレーブデバイス２０の制限
は、システムの診断及び制御の制約になる。例えばＳＤ
ＲＡＭ−ＤＩＭＭの場合、Ｉ２Ｃインタフェースを持つ
ＥＥＰＲＯＭにより製品に関する情報を管理する方法を
提供するが、従来のバス構造では８個のＤＩＭＭしか管
理できない。
【０００６】また、遠隔８ビットＩ／Ｏエクスパンダ
（expander）の場合、システムの制御及びモニタのため
には複雑なシステムが必要であり、多くのデバイスが必
要になる。しかし従来のＩ２Ｃバス１５では制限がある
ために動作に制約がでてくる。このように、Ｉ２Ｃバス
スレーブデバイス２０の制限は管理機能の制約となる。
（expander）の場合、システムの制御及びモニタのため
には複雑なシステムが必要であり、多くのデバイスが必
要になる。しかし従来のＩ２Ｃバス１５では制限がある
ために動作に制約がでてくる。このように、Ｉ２Ｃバス
スレーブデバイス２０の制限は管理機能の制約となる。
【０００７】よって本発明は、Ｉ２Ｃバスをシステム診
断及び制御の目的で使用するシステムにおいて、１つの
バスに接続可能なＩ２Ｃバススレーブデバイス数の制限
を無くすための回路及びその制御方法を提供する。
断及び制御の目的で使用するシステムにおいて、１つの
バスに接続可能なＩ２Ｃバススレーブデバイス数の制限
を無くすための回路及びその制御方法を提供する。
【０００８】
【課題を解決するための手段】以上のような課題を解決
する本発明のＩ２Ｃバス回路は、１つのメインＩ２Ｃバ
スに接続される１以上のＩ２Ｃバスマスタデバイスと、
メインＩ２Ｃバスと多数のサブＩ２Ｃバスとの間に設け
られ、Ｉ２Ｃバスマスタデバイスの指示に従いバス経路
を制御してサブＩ２ＣバスのいずれかをメインＩ２Ｃバ
スに選択接続す るＩ２Ｃバスマルチプレクサモジュール
と、各サブＩ２Ｃバスに接続される１以上のＩ２Ｃバス
スレーブデバイスと、を含んだ構成とすることを特徴と
する。そのＩ２Ｃバススレーブデバイスは、Ｉ２Ｃバス
マスタデバイスから提供される８ビットデータによりア
ドレスが決定するようにするとよい。このときのＩ２Ｃ
バスマルチプレクサは、メインＩ２Ｃバスのシリアルデ
ータをパラレルデータに変換する遠隔８ビットＩ／Ｏエ
クスパンダと、この遠隔８ビットＩ／Ｏエクスパンダの
Ｉ２Ｃバススレーブデバイスとしてのアドレスを決定す
る抵抗と、メインＩ２Ｃバスに電流を流す抵抗と、遠隔
８ビットＩ／Ｏエクスパンダの出力のうち３ビットを選
択入力信号に使用するとともに少なくとも１ビットを出
力イネーブルとして使用し、メインＩ２ＣＣＤバスのＳ
ＣＬ信号及びＳＤＡ信号をそれぞれ８個のサブＩ２Ｃバ
スのいずれかに提供する８ビットマルチプレクサクイッ
クスイッチと、サブＩ２Ｃバスの上位群と下位群を区別
するため遠隔８ビットＩ／Ｏエクスパンダの出力中の出
力イネーブルとして使用される前記少なくとも１ビット
を反転して８ビットマルチプレクサクイックスイッチの
いずれかに提供するインバータと、サブＩ２Ｃバスに電
流を流す抵抗と、から構成することができる。あるい
は、そのインバータを、後述の表２のブール論理式を満
たす出力イネーブル回路とすることもできる。
する本発明のＩ２Ｃバス回路は、１つのメインＩ２Ｃバ
スに接続される１以上のＩ２Ｃバスマスタデバイスと、
メインＩ２Ｃバスと多数のサブＩ２Ｃバスとの間に設け
られ、Ｉ２Ｃバスマスタデバイスの指示に従いバス経路
を制御してサブＩ２ＣバスのいずれかをメインＩ２Ｃバ
スに選択接続す るＩ２Ｃバスマルチプレクサモジュール
と、各サブＩ２Ｃバスに接続される１以上のＩ２Ｃバス
スレーブデバイスと、を含んだ構成とすることを特徴と
する。そのＩ２Ｃバススレーブデバイスは、Ｉ２Ｃバス
マスタデバイスから提供される８ビットデータによりア
ドレスが決定するようにするとよい。このときのＩ２Ｃ
バスマルチプレクサは、メインＩ２Ｃバスのシリアルデ
ータをパラレルデータに変換する遠隔８ビットＩ／Ｏエ
クスパンダと、この遠隔８ビットＩ／Ｏエクスパンダの
Ｉ２Ｃバススレーブデバイスとしてのアドレスを決定す
る抵抗と、メインＩ２Ｃバスに電流を流す抵抗と、遠隔
８ビットＩ／Ｏエクスパンダの出力のうち３ビットを選
択入力信号に使用するとともに少なくとも１ビットを出
力イネーブルとして使用し、メインＩ２ＣＣＤバスのＳ
ＣＬ信号及びＳＤＡ信号をそれぞれ８個のサブＩ２Ｃバ
スのいずれかに提供する８ビットマルチプレクサクイッ
クスイッチと、サブＩ２Ｃバスの上位群と下位群を区別
するため遠隔８ビットＩ／Ｏエクスパンダの出力中の出
力イネーブルとして使用される前記少なくとも１ビット
を反転して８ビットマルチプレクサクイックスイッチの
いずれかに提供するインバータと、サブＩ２Ｃバスに電
流を流す抵抗と、から構成することができる。あるい
は、そのインバータを、後述の表２のブール論理式を満
たす出力イネーブル回路とすることもできる。
【０００９】このように本発明では、Ｉ２Ｃバスの制御
方法として、Ｉ２ＣバスマスタデバイスからＩ２Ｃバス
スレーブデバイスへ通信する際に、Ｉ２Ｃバスマスタデ
バイスの制御に従うＩ２Ｃバスマルチプレクサにより経
路を選択して目的のＩ２Ｃバススレーブデバイスと通信
を行うことを特徴とする。この場合、Ｉ２Ｃバスを通し
て送信されるＳＣＬ信号及びＳＤＡ信号のうち、ＳＣＬ
信号によりクロック信号を、ＳＤＡ信号によりＩ２Ｃバ
ススレーブデバイスのアドレスとデータ送信を行うよう
にする。また、ＳＣＬ信号のハイ状態時にＳＤＡ信号が
ハイからローに遷移すればデータ送信開始であるとＩ２
Ｃバスマルチプレクサが判断する段階と、データ送信開
始が判断された後にＩ２Ｃバススレーブデバイスのアド
レスをＩ２Ｃバスマスタデバイスから送信する段階と、
アドレスの送信が終わるとＩ２Ｃバスマルチプレクサか
らＡＣＫ（確認）信号をＩ２Ｃバスマスタデバイスに返
信する段階と、該ＡＣＫ信号の受信でデータを送信する
段階と、データを正常に受信するとＩ２Ｃバスマルチプ
レクサからＡＣＫ信号をＩ２Ｃバスマスタデバイスに返
信する段階と、該ＡＣＫ信号の受信でＳＣＬ信号のハイ
状態時にＳＤＡ信号をローからハイに遷移させて動作を
終了する段階と、を行うとよい。このときのアドレスデ
ータは、８ビットで構成すれば２５６通りのアドレスを
指定できる。
方法として、Ｉ２ＣバスマスタデバイスからＩ２Ｃバス
スレーブデバイスへ通信する際に、Ｉ２Ｃバスマスタデ
バイスの制御に従うＩ２Ｃバスマルチプレクサにより経
路を選択して目的のＩ２Ｃバススレーブデバイスと通信
を行うことを特徴とする。この場合、Ｉ２Ｃバスを通し
て送信されるＳＣＬ信号及びＳＤＡ信号のうち、ＳＣＬ
信号によりクロック信号を、ＳＤＡ信号によりＩ２Ｃバ
ススレーブデバイスのアドレスとデータ送信を行うよう
にする。また、ＳＣＬ信号のハイ状態時にＳＤＡ信号が
ハイからローに遷移すればデータ送信開始であるとＩ２
Ｃバスマルチプレクサが判断する段階と、データ送信開
始が判断された後にＩ２Ｃバススレーブデバイスのアド
レスをＩ２Ｃバスマスタデバイスから送信する段階と、
アドレスの送信が終わるとＩ２Ｃバスマルチプレクサか
らＡＣＫ（確認）信号をＩ２Ｃバスマスタデバイスに返
信する段階と、該ＡＣＫ信号の受信でデータを送信する
段階と、データを正常に受信するとＩ２Ｃバスマルチプ
レクサからＡＣＫ信号をＩ２Ｃバスマスタデバイスに返
信する段階と、該ＡＣＫ信号の受信でＳＣＬ信号のハイ
状態時にＳＤＡ信号をローからハイに遷移させて動作を
終了する段階と、を行うとよい。このときのアドレスデ
ータは、８ビットで構成すれば２５６通りのアドレスを
指定できる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。まず、本発明の主要用語を説明する。
細に説明する。まず、本発明の主要用語を説明する。
【００１１】１）Ｉ２Ｃバスマスタデバイス：Ｉ２Ｃバ
スに対する使用権限を持っており、他のマスタ又はスレ
ーブデバイスにアクセスでき、他のマスタデバイスから
のアクセスに対してはスレーブデバイスとして対応す
る。 ２）Ｉ２Ｃバススレーブデバイス：Ｉ２Ｃバスに対して
使用権限がなく、常にマスタデバイスからのアクセスに
対応する。 ３）Ｉ２Ｃバスアドレス：Ｉ２Ｃバスに接続された各デ
バイスは固有のアドレスを持っており、プロトコル上こ
のアドレスで識別される。Ｉ２Ｃバスアドレスは７ビッ
トで構成され、最大１２８個のアドレスを設定できる。 ４）Ｉ２Ｃバスマスタデバイスアドレス：デバイス内部
で７ビットを利用して設定するアドレス。 ５）Ｉ２Ｃバススレーブデバイスアドレス：７ビットの
アドレスのうち４ビットをデバイスの種類を区別するた
めに、３ビットを同じ種類のデバイス間で区別するため
に用いる。１つのバス上に同じ種類のデバイスは８個ま
でしか接続できない。 ６）Ｉ２Ｃバススレーブデバイスの種類：デバイスの種
類は次のように分けられる。０１１１：遠隔８ビットＩ
／Ｏエクスパンダ，１００１：温度検出器，１０１０：
ＥＥＰＲＯＭ，０１０１：H／Wモニタ。
スに対する使用権限を持っており、他のマスタ又はスレ
ーブデバイスにアクセスでき、他のマスタデバイスから
のアクセスに対してはスレーブデバイスとして対応す
る。 ２）Ｉ２Ｃバススレーブデバイス：Ｉ２Ｃバスに対して
使用権限がなく、常にマスタデバイスからのアクセスに
対応する。 ３）Ｉ２Ｃバスアドレス：Ｉ２Ｃバスに接続された各デ
バイスは固有のアドレスを持っており、プロトコル上こ
のアドレスで識別される。Ｉ２Ｃバスアドレスは７ビッ
トで構成され、最大１２８個のアドレスを設定できる。 ４）Ｉ２Ｃバスマスタデバイスアドレス：デバイス内部
で７ビットを利用して設定するアドレス。 ５）Ｉ２Ｃバススレーブデバイスアドレス：７ビットの
アドレスのうち４ビットをデバイスの種類を区別するた
めに、３ビットを同じ種類のデバイス間で区別するため
に用いる。１つのバス上に同じ種類のデバイスは８個ま
でしか接続できない。 ６）Ｉ２Ｃバススレーブデバイスの種類：デバイスの種
類は次のように分けられる。０１１１：遠隔８ビットＩ
／Ｏエクスパンダ，１００１：温度検出器，１０１０：
ＥＥＰＲＯＭ，０１０１：H／Wモニタ。
【００１２】図４は本発明のＩ２Ｃバスの構成図であ
る。Ｉ２Ｃバスに接続できるＩ２Ｃバススレーブデバイ
ス数を増やすため、メインＩ２Ｃバス２５をＩ２Ｃバス
マルチプレクサ３０につなぎ、このＩ２Ｃバスマルチプ
レクサ３０に複数のサブＩ２Ｃバス（３５）０〜ｎを接
続し、そして、サブＩ２Ｃバス０〜ｎ上にＩ２Ｃバスス
レーブデバイス（２０）００〜０Ｎ、１０〜１Ｎ、…、
Ｎ０〜ＮＮを接続した。
る。Ｉ２Ｃバスに接続できるＩ２Ｃバススレーブデバイ
ス数を増やすため、メインＩ２Ｃバス２５をＩ２Ｃバス
マルチプレクサ３０につなぎ、このＩ２Ｃバスマルチプ
レクサ３０に複数のサブＩ２Ｃバス（３５）０〜ｎを接
続し、そして、サブＩ２Ｃバス０〜ｎ上にＩ２Ｃバスス
レーブデバイス（２０）００〜０Ｎ、１０〜１Ｎ、…、
Ｎ０〜ＮＮを接続した。
【００１３】Ｉ２Ｃバスマルチプレクサ３０は、Ｉ２Ｃ
バススレーブデバイス００〜０Ｎ、１０〜１Ｎ、…、Ｎ
０〜ＮＮにアクセスする際に、アクセスを制御するマス
タデバイス（簡単のためにＩ２Ｃバスマスタデバイス０
とする：以下マスタ０）の制御により、バスをサブＩ２
Ｃバス０〜ｎから選択してメインＩ２Ｃバス２５に接続
する。
バススレーブデバイス００〜０Ｎ、１０〜１Ｎ、…、Ｎ
０〜ＮＮにアクセスする際に、アクセスを制御するマス
タデバイス（簡単のためにＩ２Ｃバスマスタデバイス０
とする：以下マスタ０）の制御により、バスをサブＩ２
Ｃバス０〜ｎから選択してメインＩ２Ｃバス２５に接続
する。
【００１４】従ってマスタ（１０）０は、Ｉ２Ｃバスス
レーブデバイス００〜０Ｎ、１０〜１Ｎ、…、Ｎ０〜Ｎ
Ｎにアクセスする前に、Ｉ２Ｃバスマルチプレクサ３０
に指示を出してサブＩ２Ｃバス０〜ｎからバスを選択
し、目的のＩ２Ｃバススレーブデバイスにアクセスする
ことになる。
レーブデバイス００〜０Ｎ、１０〜１Ｎ、…、Ｎ０〜Ｎ
Ｎにアクセスする前に、Ｉ２Ｃバスマルチプレクサ３０
に指示を出してサブＩ２Ｃバス０〜ｎからバスを選択
し、目的のＩ２Ｃバススレーブデバイスにアクセスする
ことになる。
【００１５】図５はＩ２Ｃバスマルチプレクサ３０の回
路図である。
路図である。
【００１６】Ｉ２Ｃバスマルチプレクサ３０は、メイン
Ｉ２Ｃバス２５のシリアルデータをパラレルデータに変
換する遠隔８ビットＩ／ＯエクスパンダＵ１と、遠隔８
ビットＩ／ＯエクスパンダＵ１のＩ２Ｃバススレーブデ
バイスとしてのアドレスを決定する抵抗Ｒ１と、メイン
Ｉ２Ｃバス２５に電流を流す抵抗Ｒ２、Ｒ３と、遠隔８
ビットＩ／ＯエクスパンダＵ１の出力のうち３ビットＰ
０〜Ｐ２を選択入力信号、１ビットＰ３を出力イネーブ
ルとして使用し、メインＩ２Ｃバス２５のＳＣＬ信号及
びＳＤＡ信号をそれぞれ８個のサブＩ２Ｃバスのいずれ
かに提供する８ビットマルチプレクサクイックスイッチ
Ｕ２〜Ｕ５と、サブＩ２Ｃバスの上位群Ｉ２Ｃ８＿ＸＸ
Ｘ〜Ｉ２Ｃ１５＿ＸＸＸと下位群Ｉ２Ｃ０＿ＸＸＸ〜Ｉ
２Ｃ７＿ＸＸＸを区別するために、遠隔８ビットＩ／Ｏ
エクスパンダＵ１の出力のうち１ビットＰ３を反転し、
８ビットマルチプレクサクイックスイッチのうち上位群
のＵ２、Ｕ３にイネーブル信号として提供するインバー
タＵ６と、各１６個のサブＩ２Ｃバスに電流を流す抵抗
ＲＮ１〜ＲＮ４と、から構成されている。
Ｉ２Ｃバス２５のシリアルデータをパラレルデータに変
換する遠隔８ビットＩ／ＯエクスパンダＵ１と、遠隔８
ビットＩ／ＯエクスパンダＵ１のＩ２Ｃバススレーブデ
バイスとしてのアドレスを決定する抵抗Ｒ１と、メイン
Ｉ２Ｃバス２５に電流を流す抵抗Ｒ２、Ｒ３と、遠隔８
ビットＩ／ＯエクスパンダＵ１の出力のうち３ビットＰ
０〜Ｐ２を選択入力信号、１ビットＰ３を出力イネーブ
ルとして使用し、メインＩ２Ｃバス２５のＳＣＬ信号及
びＳＤＡ信号をそれぞれ８個のサブＩ２Ｃバスのいずれ
かに提供する８ビットマルチプレクサクイックスイッチ
Ｕ２〜Ｕ５と、サブＩ２Ｃバスの上位群Ｉ２Ｃ８＿ＸＸ
Ｘ〜Ｉ２Ｃ１５＿ＸＸＸと下位群Ｉ２Ｃ０＿ＸＸＸ〜Ｉ
２Ｃ７＿ＸＸＸを区別するために、遠隔８ビットＩ／Ｏ
エクスパンダＵ１の出力のうち１ビットＰ３を反転し、
８ビットマルチプレクサクイックスイッチのうち上位群
のＵ２、Ｕ３にイネーブル信号として提供するインバー
タＵ６と、各１６個のサブＩ２Ｃバスに電流を流す抵抗
ＲＮ１〜ＲＮ４と、から構成されている。
【００１７】メインＩ２Ｃバス２５は、ＳＣＬ信号とＳ
ＤＡ信号で構成されている。Ｉ２Ｃバス用遠隔８ビット
Ｉ／ＯエクスパンダＵ１は、メインＩ２Ｃバス２５に接
続されたＩ２Ｃバススレーブデバイスとしてマスタ０に
制御される。サブＩ２ＣバスＩ２Ｃ０＿ＸＸＸ〜Ｉ２Ｃ
１５＿ＸＸＸは、それぞれ独立したＩ２Ｃバスとして動
作する。
ＤＡ信号で構成されている。Ｉ２Ｃバス用遠隔８ビット
Ｉ／ＯエクスパンダＵ１は、メインＩ２Ｃバス２５に接
続されたＩ２Ｃバススレーブデバイスとしてマスタ０に
制御される。サブＩ２ＣバスＩ２Ｃ０＿ＸＸＸ〜Ｉ２Ｃ
１５＿ＸＸＸは、それぞれ独立したＩ２Ｃバスとして動
作する。
【００１８】マスタ０が任意のＩ２Ｃバススレーブデバ
イスと通信するためには、まず遠隔８ビットＩ／Ｏエク
スパンダＵ１と通信し、該エクスパンダＵ１の出力を、
目的のサブＩ２Ｃバスの番号に合う値に設定しなければ
ならない。
イスと通信するためには、まず遠隔８ビットＩ／Ｏエク
スパンダＵ１と通信し、該エクスパンダＵ１の出力を、
目的のサブＩ２Ｃバスの番号に合う値に設定しなければ
ならない。
【００１９】例えば、サブＩ２Ｃバス０〜ｎの１２番と
通信するためには、まず遠隔８ビットＩ／Ｏエクスパン
ダＵ１と通信してその出力を（Ｐ３，Ｐ２，Ｐ１，Ｐ
０）＝（１，１，０，０）に設定する。これにより、８
ビットマルチプレクサクイックスイッチＵ２〜Ｕ５に
（Ｓ２，Ｓ１，Ｓ０）＝（１，０，０）が入力されるこ
とになり、８ビットマルチプレクサクイックスイッチＵ
２〜Ｕ５の内部で出力端子Ｂ４と入力端子Ａが接続され
る。
通信するためには、まず遠隔８ビットＩ／Ｏエクスパン
ダＵ１と通信してその出力を（Ｐ３，Ｐ２，Ｐ１，Ｐ
０）＝（１，１，０，０）に設定する。これにより、８
ビットマルチプレクサクイックスイッチＵ２〜Ｕ５に
（Ｓ２，Ｓ１，Ｓ０）＝（１，０，０）が入力されるこ
とになり、８ビットマルチプレクサクイックスイッチＵ
２〜Ｕ５の内部で出力端子Ｂ４と入力端子Ａが接続され
る。
【００２０】またこのとき、８ビットマルチプレクサク
イックスイッチＵ２〜Ｕ５はローアクティブのイネーブ
ル端子ＯＥを持っているので、遠隔８ビットＩ／Ｏエク
スパンダＵ１のイネーブル出力Ｐ３が‘１’であれば、
イネーブル端子ＯＥの入力が‘０’となる８ビットマル
チプレクサクイックスイッチＵ２、Ｕ３の出力がイネー
ブルされ、イネーブル端子ＯＥの入力が‘１’となる８
ビットマルチプレクサクイックスイッチＵ４、Ｕ５の出
力がディスエーブルされる。
イックスイッチＵ２〜Ｕ５はローアクティブのイネーブ
ル端子ＯＥを持っているので、遠隔８ビットＩ／Ｏエク
スパンダＵ１のイネーブル出力Ｐ３が‘１’であれば、
イネーブル端子ＯＥの入力が‘０’となる８ビットマル
チプレクサクイックスイッチＵ２、Ｕ３の出力がイネー
ブルされ、イネーブル端子ＯＥの入力が‘１’となる８
ビットマルチプレクサクイックスイッチＵ４、Ｕ５の出
力がディスエーブルされる。
【００２１】このようにしてメインＩ２Ｃバス２５とサ
ブＩ２Ｃバスの１２番が接続されることにより、メイン
Ｉ２Ｃバス２５のＳＣＬはＩ２Ｃ１２＿ＳＣＬと接続さ
れ、ＳＤＡはＩ２Ｃ１２＿ＳＤＡと接続される。Ｉ２Ｃ
バスが接続されると、マスタ０はサブＩ２Ｃバスの１２
番上のＩ２Ｃバススレーブデバイスと通信する。
ブＩ２Ｃバスの１２番が接続されることにより、メイン
Ｉ２Ｃバス２５のＳＣＬはＩ２Ｃ１２＿ＳＣＬと接続さ
れ、ＳＤＡはＩ２Ｃ１２＿ＳＤＡと接続される。Ｉ２Ｃ
バスが接続されると、マスタ０はサブＩ２Ｃバスの１２
番上のＩ２Ｃバススレーブデバイスと通信する。
【００２２】マスタ０は、サブＩ２Ｃバスを変更する場
合には、変更のたびに遠隔８ビットＩ／Ｏエクスパンダ
Ｕ１を上記同様にして設定することになる。サブＩ２Ｃ
バス０〜ｎは２５６個まで拡張できる。これは、遠隔８
ビットＩ／ＯエクスパンダＵ１の出力Ｐ０〜Ｐ７を全て
利用した際に、２５６通りのアドレスを指定できること
からわかる。
合には、変更のたびに遠隔８ビットＩ／Ｏエクスパンダ
Ｕ１を上記同様にして設定することになる。サブＩ２Ｃ
バス０〜ｎは２５６個まで拡張できる。これは、遠隔８
ビットＩ／ＯエクスパンダＵ１の出力Ｐ０〜Ｐ７を全て
利用した際に、２５６通りのアドレスを指定できること
からわかる。
【００２３】このようなマルチプレクサ３０におけるイ
ンバータＵ６は、表２のようなブール論理式（boolean
expression）を表す出力イネーブル回路でもよい。
ンバータＵ６は、表２のようなブール論理式（boolean
expression）を表す出力イネーブル回路でもよい。
【表２】 ！ＯＥ０ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ３ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ４ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ５ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ６ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ７ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ８ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ９ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１０ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１１ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ１２ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１３ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１４ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１５ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ１６ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１７ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１８ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１９ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２０ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２１ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２２ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ２３ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２４ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２５ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２６ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ２７ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２８ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２９ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ３０ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ３１ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３；
【００２４】例えば、！ＯＥ０は遠隔８ビットＩ／Ｏエ
クスパンダＵ１の出力ポートＰ３〜Ｐ７を全て０（＝イ
ネーブル論理）とし、８ビットマルチプレクサクイック
スイッチＵ４、Ｕ５の出力を制御する事になる。つま
り、表中の“！”はイネーブル論理を示し、Ｐ７〜Ｐ３
はイネーブル信号に使用可能なビットを示す。
クスパンダＵ１の出力ポートＰ３〜Ｐ７を全て０（＝イ
ネーブル論理）とし、８ビットマルチプレクサクイック
スイッチＵ４、Ｕ５の出力を制御する事になる。つま
り、表中の“！”はイネーブル論理を示し、Ｐ７〜Ｐ３
はイネーブル信号に使用可能なビットを示す。
【００２５】図６はＩ２Ｃバス記録動作の基本プロトコ
ルを表すタイムチャートである。Ｉ２Ｃバスマスタデバ
イス０〜ｎは、Ｉ２Ｃバスを通してＩ２Ｃバススレーブ
デバイスに記録しようとするとき、まず、ＳＣＬ信号を
ハイに維持した状態で、ＳＤＡ信号をハイからローに遷
移させる。これにより開始条件を満たした後に、Ｉ２Ｃ
バススレーブデバイスを指定するアドレス８ビットを送
信する。これにより指定されたＩ２Ｃバススレーブデバ
イスは、８ビット目（Ｒ／Ｗ）の次のクロック時にＳＤ
Ａ信号をローにする事によってＡＣＫ信号をＩ２Ｃバス
マスタデバイス０〜ｎに返し、Ｉ２Ｃバスマスタデバイ
スに異常がない事を知らせる。
ルを表すタイムチャートである。Ｉ２Ｃバスマスタデバ
イス０〜ｎは、Ｉ２Ｃバスを通してＩ２Ｃバススレーブ
デバイスに記録しようとするとき、まず、ＳＣＬ信号を
ハイに維持した状態で、ＳＤＡ信号をハイからローに遷
移させる。これにより開始条件を満たした後に、Ｉ２Ｃ
バススレーブデバイスを指定するアドレス８ビットを送
信する。これにより指定されたＩ２Ｃバススレーブデバ
イスは、８ビット目（Ｒ／Ｗ）の次のクロック時にＳＤ
Ａ信号をローにする事によってＡＣＫ信号をＩ２Ｃバス
マスタデバイス０〜ｎに返し、Ｉ２Ｃバスマスタデバイ
スに異常がない事を知らせる。
【００２６】ＡＣＫ信号を受信したＩ２Ｃバスマスタデ
バイスは、ＳＤＡ信号として今度はデータ８ビットをＳ
ＣＬ信号に合わせて送信し、Ｉ２Ｃバススレーブデバイ
スはこれを受信して記憶する。Ｉ２Ｃバススレーブデバ
イスは、データを正常に受信すると、ＳＤＡ信号をロー
に遷移させてＡＣＫ信号を送る。ＡＣＫ信号を受信した
Ｉ２Ｃバスマスタデバイスは、ＳＣＬ信号のハイ状態を
維持しつつＳＤＡ信号をローからハイに遷移させること
で、バス動作を終了する。
バイスは、ＳＤＡ信号として今度はデータ８ビットをＳ
ＣＬ信号に合わせて送信し、Ｉ２Ｃバススレーブデバイ
スはこれを受信して記憶する。Ｉ２Ｃバススレーブデバ
イスは、データを正常に受信すると、ＳＤＡ信号をロー
に遷移させてＡＣＫ信号を送る。ＡＣＫ信号を受信した
Ｉ２Ｃバスマスタデバイスは、ＳＣＬ信号のハイ状態を
維持しつつＳＤＡ信号をローからハイに遷移させること
で、バス動作を終了する。
【００２７】図７は、マスタ０が、サブＩ２Ｃバスの５
番（Ｉ２Ｃ５＿ＳＣＬ，ＳＤＡ）と接続しているメイン
Ｉ２Ｃバスを、サブＩ２Ｃバスの１２番（Ｉ２Ｃ＿ＳＣ
Ｌ，ＳＤＡ）との接続に変更するときの、メインＩ２Ｃ
バス、サブＩ２Ｃバス及びその他の信号（Ｐ３〜Ｐ０）
の波形を示したタイムチャートである。遠隔８ビットＩ
／ＯエクスパンダＵ１の出力（Ｐ３〜Ｐ０）はＴ１で変
わり、このＴ１で、メインＩ２Ｃバスの接続先がサブＩ
２Ｃバスの５番から１２番に変更される。
番（Ｉ２Ｃ５＿ＳＣＬ，ＳＤＡ）と接続しているメイン
Ｉ２Ｃバスを、サブＩ２Ｃバスの１２番（Ｉ２Ｃ＿ＳＣ
Ｌ，ＳＤＡ）との接続に変更するときの、メインＩ２Ｃ
バス、サブＩ２Ｃバス及びその他の信号（Ｐ３〜Ｐ０）
の波形を示したタイムチャートである。遠隔８ビットＩ
／ＯエクスパンダＵ１の出力（Ｐ３〜Ｐ０）はＴ１で変
わり、このＴ１で、メインＩ２Ｃバスの接続先がサブＩ
２Ｃバスの５番から１２番に変更される。
【００２８】サブＩ２Ｃバス１２番（Ｉ２Ｃ１２＿ＸＸ
Ｘ）の波形を見ると、Ｔ１で、Ｉ２Ｃ１２＿ＳＣＬのハ
イ状態でＩ２Ｃ１２＿ＳＤＡがハイからローへ遷移する
開始条件を満たし、且つＴ２で、Ｉ２Ｃ１２＿ＳＣＬの
ハイ状態でＩ２Ｃ１２＿ＳＤＡがローからハイへ遷移す
る停止条件が発生しているため、一見、開始から終了に
至る１サイクルのダミー動作が生じる結果となっている
が、該サイクルは短時間の間に完全に正常終了するの
で、Ｉ２Ｃバススレーブデバイス動作には影響を与えな
い。すなわち、Ｔ３の開始条件後、サブＩ２Ｃバス１２
番上のアドレス‘０１０００１０Ｘ’を持つＩ２Ｃバス
スレーブデバイスが応答するようになる。
Ｘ）の波形を見ると、Ｔ１で、Ｉ２Ｃ１２＿ＳＣＬのハ
イ状態でＩ２Ｃ１２＿ＳＤＡがハイからローへ遷移する
開始条件を満たし、且つＴ２で、Ｉ２Ｃ１２＿ＳＣＬの
ハイ状態でＩ２Ｃ１２＿ＳＤＡがローからハイへ遷移す
る停止条件が発生しているため、一見、開始から終了に
至る１サイクルのダミー動作が生じる結果となっている
が、該サイクルは短時間の間に完全に正常終了するの
で、Ｉ２Ｃバススレーブデバイス動作には影響を与えな
い。すなわち、Ｔ３の開始条件後、サブＩ２Ｃバス１２
番上のアドレス‘０１０００１０Ｘ’を持つＩ２Ｃバス
スレーブデバイスが応答するようになる。
【００２９】
【発明の効果】本発明により、Ｉ２Ｃバスに最高２５６
個のＩ２Ｃバススレーブデバイスを接続できるようにな
る。
個のＩ２Ｃバススレーブデバイスを接続できるようにな
る。
【図１】従来のＩ２Ｃバス構成図。
【図２】従来のＩ２Ｃバス構成図。
【図３】従来のＩ２Ｃバス構成図。
【図４】本発明のＩ２Ｃバス構成図。
【図５】Ｉ２Ｃバスマルチプレクサ回路図。
【図６】記録動作時の基本プロトコルを示すタイムチャ
ート。
ート。
【図７】サブＩ２Ｃバス変更時のタイムチャート。
１０ Ｉ２Ｃバスマスタデバイス １５ Ｉ２Ｃバス ２０ Ｉ２Ｃバススレーブデバイス ２５ メインＩ２Ｃバス ３０ Ｉ２Ｃバスマルチプレクサ ３５ サブＩ２Ｃバス Ｕ１ Ｉ２Ｃバス用８ビット遠隔Ｉ／Ｏエクスパンダ Ｕ２〜Ｕ５ ８ビットマルチフプレクサクイックスイッ
チ Ｕ６ インバータ Ｒ１〜Ｒ３、ＲＮ１〜ＲＮ４ 抵抗
チ Ｕ６ インバータ Ｒ１〜Ｒ３、ＲＮ１〜ＲＮ４ 抵抗
Claims (5)
- 【請求項１】 １つのメインＩ２Ｃバスに接続される１
以上のＩ２Ｃバスマスタデバイスと、前記メインＩ２Ｃ
バスと多数のサブＩ２Ｃバスとの間に設けられ、メイン
Ｉ２Ｃバスのシリアルデータをパラレルデータに変換す
る遠隔８ビットＩ／Ｏエクスパンダと、該遠隔８ビット
Ｉ／ＯエクスパンダのＩ２Ｃバススレーブデバイスとし
てのアドレスを決定する抵抗と、前記メインＩ２Ｃバス
に電流を流す抵抗と、前記遠隔８ビットＩ／Ｏエクスパ
ンダの出力のうち３ビットを選択入力信号に使用すると
ともに少なくとも１ビットを出力イネーブルとして使用
し、前記メインＩ２ＣバスのＳＣＬ信号及びＳＤＡ信号
をそれぞれ８個のサブＩ２Ｃバスのいずれかに提供する
８ビットマルチプレクサクイックスイッチと、前記サブ
Ｉ２Ｃバスの上位群と下位群を区別するため前記遠隔８
ビットＩ／Ｏエクスパンダの出力中の出力イネーブルと
して使用される少なくとも１ビットを反転して前記８ビ
ットマルチプレクサクイックスイッチのいずれかに提供
するインバータと、前記サブＩ２Ｃバスに電流を流す抵
抗と、から構成されて前記Ｉ２Ｃバスマスタデバイスの
指示に従いバス経路を制御して前記サブＩ２Ｃバスのい
ずれかを前記メインＩ２Ｃバスに選択接続するＩ２Ｃバ
スマルチプレクサモジュールと、前記各サブＩ２Ｃバス
に接続される１以上のＩ２Ｃバススレーブデバイスと、
を含んで構成されることを特徴とするＩ２Ｃバス回路。 - 【請求項２】 Ｉ２Ｃバススレーブデバイスは、Ｉ２Ｃ
バスマスタデバイスから提供される８ビットデータによ
りアドレスが決定する請求項１記載のＩ２Ｃバス回路。 - 【請求項３】 インバータに代えて表１のブール論理式
（表中の！はイネーブル論理を示し、Ｐ７〜Ｐ３は遠隔
８ビットＩ／Ｏエクスパンダにおいて出力イネーブルに
使用可能なビットを示す）を満たす回路を使用する請求
項１記載のＩ２Ｃバス回路。 【表１】 ！ＯＥ０ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ３ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ４ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ５ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ６ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ７ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ８ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ９ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１０ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１１ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ１２ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１３ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１４ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１５ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ１６ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１７ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１８ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１９ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２０ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２１ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２２ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ２３ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２４ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２５ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２６ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ２７ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２８ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２９ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ３０ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ３１ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； - 【請求項４】 Ｉ２ＣバスマスタデバイスからＩ２Ｃバ
ススレーブデバイスへ通信する際に、メインＩ２Ｃバス
のシリアルデータをパラレルデータに変換する遠隔８ビ
ットＩ／Ｏエクスパンダと、該遠隔８ビットＩ／Ｏエク
スパンダのＩ２Ｃバススレーブデバイスとしてのアドレ
スを決定する抵抗と、前記メインＩ２Ｃバスに電流を流
す抵抗と、前記遠隔８ビットＩ／Ｏエクスパンダの出力
のうち３ビットを選択入力信号に使用するとともに少な
くとも１ビットを出力イネーブルとして使用し、前記メ
インＩ２ＣバスのＳＣＬ信号及びＳＤＡ信号をそれぞれ
８個のサブＩ２Ｃバスのいずれかに提供する８ビットマ
ルチプレクサクイックスイッチと、前記サブＩ２Ｃバス
の上位群と下位群を区別するため前記遠隔８ビットＩ／
Ｏエクスパンダの出力中の出力イネーブルとして使用さ
れる少なくとも１ビットを反転して前記８ビットマルチ
プレクサクイックスイッチのいずれかに提供するインバ
ータと、前記サブＩ２Ｃバスに電流を流す抵抗と、から
構成されるＩ２Ｃバスマスタデバイスの制御に従うＩ２
Ｃバスマルチプレクサにより経路を選択して目的のＩ２
Ｃバススレーブデバイスと通信を行うことを特徴とする
Ｉ２Ｃバス制御方法。 - 【請求項５】 インバータに代えて表１のブール論理式
（表中の！はイネーブル論理を示し、Ｐ７〜Ｐ３は遠隔
８ビットＩ／Ｏエクスパンダにおいて出力イネーブルに
使用可能なビットを示す）を満たす回路を使用する請求
項４記載のＩ２Ｃバス制御方法。 【表１】 ！ＯＥ０ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ３ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ４ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ５ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ６ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ７ ＝ ！Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ８ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ９ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１０ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１１ ＝ ！Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ１２ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１３ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１４ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１５ ＝ ！Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ１６ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ１７ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ１８ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ１９ ＝ Ｐ７ ＆ ！Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２０ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２１ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２２ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ２３ ＝ Ｐ７ ＆ ！Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２４ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２５ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ２６ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ２７ ＝ Ｐ７ ＆ Ｐ６ ＆ ！Ｐ５ ＆ Ｐ４ ＆ Ｐ３； ！ＯＥ２８ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ ！Ｐ３； ！ＯＥ２９ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ ！Ｐ４ ＆ Ｐ３； ！ＯＥ３０ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ ！Ｐ３； ！ＯＥ３１ ＝ Ｐ７ ＆ Ｐ６ ＆ Ｐ５ ＆ Ｐ４ ＆ Ｐ３；
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P32148 | 1997-07-10 | ||
| KR1019970032148A KR100224965B1 (ko) | 1997-07-10 | 1997-07-10 | 다층 구조의 아이2씨 버스를 이용한 진단/제어 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196090A JPH1196090A (ja) | 1999-04-09 |
| JP3320657B2 true JP3320657B2 (ja) | 2002-09-03 |
Family
ID=19514120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19622098A Expired - Fee Related JP3320657B2 (ja) | 1997-07-10 | 1998-07-10 | Ｉ２ｃバス回路及びバス制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6233635B1 (ja) |
| JP (1) | JP3320657B2 (ja) |
| KR (1) | KR100224965B1 (ja) |
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|---|---|---|---|---|
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