KR100230375B1 - 직렬 데이터 통신 시스템 - Google Patents

Abstract

본 발명은 마스터와 슬레이브간의 데이터 통신을 한 라인으로 처리할 수 있는 직렬 데이터 통신 시스템에 관한 것으로, 데이터를 전송하거나 전송받고 이를 위한 클럭신호를 발생하는 마스터; 상기 마스터에 의하여 어드레스되어, 상기 마스터로 데이터를 전송하거나 상기 마스터로부터 데이터를 전송받는 다수의 슬레이브; 및 상기 마스터와 상기 슬레이브 간의 데이터 전송을 위하여 한 라인으로 구성된 통신라인을 구비하여, 상기 통신 라인을 통하여 상기 마스터와 상기 슬레이브 간에 전송되는 데이터의 형태는, 마스터가 슬레이브로 라이트하거나 슬레이브로부터 리드할 목적 데이터, 상기 목적 데이터의 통신을 위하여, 마스터가 슬레이브를 어드레스함을 알리는 시작조건 정보, 및 상기 목적 데이터의 끝을 알리는 정지조건 정보를 포함하여, 상기 시작조건 정보, 상기 목적 데이터 및 상기 정지조건 정보가 그 순서대로 직렬로 연결된 형태임을 특징으로 하여, 보다 간단한 하드웨어로서 이들 간의 데이터 통신을 구현할 수 있다.

Description

직렬 데이터 통신 시스템{Serial data communication system}

본 발명은 집적회로들 간의 데이터 통신 시스템에 관한 것으로, 특히 마스터와 슬레이브간의 데이터 통신을 한 라인으로 처리할 수 있는 직렬 데이터 통신 시스템에 관한 것이다.

일반적으로 집적회로 칩들 간에 사용되는 데이터 동신방법으로 다음과 같은 두 방법이 있다. 첫째로, 병렬 통신방법은 병렬 데이터 버스를 사용하여 데이터를 주고 받는 방식이다. 이 방법은 고속으로 데이터 전송을 수행하나, 병렬의 데이터라인 및 콘트롤라인이 필요하다. 둘째로, I2C(Ineter-Integrated Circuit) 버스 방법은 필립스사에 의하여 개발되었으며, 저속도 및 작은 양의 데이터 전송에 이용된다. 이 방법은 직렬 통신방식으로 동작하며, 집적회로 들간의 데이터 통신을 위하여 직렬 데이터 라인 및 직렬 클럭 라인으로 구성된 두 라인이 필요하다.

본 발명이 이루고자 하는 기술적 과제는 하나의 통신라인으로 데이터 통신을 수행할 수 있는 직렬 데이터 통신 시스템을 제공하는 것이다.

도 1은 서로 데이터 통신을 하는 마스터와 슬레이브를 도시한 도면이다.

도 2는 본 발명에 따라 마스터와 슬레이브 간에 전송되는 데이터의 형태를 도시한 도면이다.

도 3a 및 도 3b는 목적데이터의 포맷을 도시한 것이다.

도 4는 목적 데이터의 형태를 도시한 것이다.

상기 과제를 이루기 위하여 본 발명에 의한 직렬 데이터 통신 시스템은, 데이터를 전송하거나 전송받고 이를 위한 클럭신호를 발생하는 마스터; 상기 마스터에 의하여 어드레스되어, 상기 마스터로 데이터를 전송하거나 상기 마스터로부터 데이터를 전송받는 다수의 슬레이브; 및 상기 마스터와 상기 슬레이브 간의 데이터 전송을 위하여 한 라인으로 구성된 통신라인을 구비하여, 상기 통신 라인을 통하여 상기 마스터와 상기 슬레이브 간에 전송되는 데이터의 형태는, 마스터가 슬레이브로 라이트하거나 슬레이브로부터 리드할 목적 데이터, 상기 목적 데이터의 통신을 위하여, 마스터가 슬레이브를 어드레스함을 알리는 시작조건 정보, 및 상기 목적 데이터의 끝을 알리는 정지조건 정보를 포함하여, 상기 시작조건 정보, 상기 목적 데이터 및 상기 정지조건 정보가 그 순서대로 직렬로 연결된 형태임을 특징으로 한다.

이하에서 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 설명한다.

도 1은 서로 데이터 통신을 하는 마스터와 슬레이브를 도시한 도면이다. 데이터 전송을 시작하고 이를 위한 클럭신호를 발생하는 장치가 마스터(11)이며, 그 때 어드레스되는 장치가 슬레이브(14)가 된다. 즉, 마스터(11)는 데이터를 전송하거나 전송받고 이를 위한 클럭신호를 발생하며, 슬레이브(14)는 마스터(11)에 의하여 어드레스되어, 마스터로 데이터를 전송하거나 마스터로부터 데이터를 전송받는다. 마스터 및 슬레이브는 다같이 전송부 또는 수신부가 될 수 있다. 도면에는, 마스터의 데이터제어부(12)가 통신라인(13)을 통하여 슬레이브의 데이터제어부(15)로 데이터를 전송하는 것을 나타낸다. 본 발명에서는 이 통신라인(13)을 한 라인으로 구성하여 데이터 전송을 수행하는 것이다.

도 2는 본 발명에 따라 마스터와 슬레이브 간에 전송되는 데이터의 형태를 도시한 도면이다. 도시된 바와 같이, 통신 라인을 통하여 마스터와 슬레이브 간에 전송되는 데이터의 형태는, 마스터가 슬레이브로 라이트하거나 슬레이브로부터 리드할 목적 데이터, 목적 데이터의 통신을 위하여, 마스터가 슬레이브를 어드레스함을 알리는 시작조건 정보, 및 목적 데이터의 끝을 알리는 정지조건 정보를 포함하여, 시작조건 정보, 목적 데이터 및 정지조건 정보가 그 순서대로 직렬로 연결된 형태로 구성된다.

여기서, 시작조건 정보는 클럭신호의 네 주기에 해당하는 신호로서, 한 주기 반 동안 로우레벨, 한 주기 반 동안 하이레벨, 반 주기 동안 로우레벨, 그리고 반 주기 동안 하이레벨의 신호로 구성되며, 정지조건 정보는 클럭신호의 두 주기에 해당하는 신호로서, 한 주기 반 동안 하이레벨, 그리고 반 주기 반 동안 로우레벨의 신호로 구성된다. 이들 신호의 포맷은 목적데이타에는 나타나지 않는 신호 포맷으로 설정된다.

도 3a 및 도 3b는 목적데이터의 포맷을 도시한 것으로, 잡음에 강하도록 하기 위하여 바이-페이저(bi-phase) 형태로 포맷된 신호로 구성된다. 도 3a는 디지트 "0" 신호의 포맷을, 그리고 도 3b는 디지트 "1" 신호의 포맷을 도시한 것이다.

도 4는 목적 데이터의 형태를 도시한 것으로, 마스터와 통신할 슬레이브를 지정하는 8비트의 어드레스 및 마스터와 슬레이브 사이에 전송될 8비트의 데이터로 구성된다. 여기서, 어드레스는 마스터에서 슬레이브로 또는 슬레이브에서 마스터로 데이터를 전송할 것인지에 대한 통신방향을 지정하는 정보를 포함한다. 즉 어드레스의 마지막 비트가 "1"이면 마스터가 슬레이브로부터 데이터를 리드하는 것을 의미하고, 그것이 "0"이면 마스터가 슬레이브에 데이터를 라이트한다는 것을 의미한다.

이상에서 설명된 바와 같이 본 발명에 따른 직렬 데이터 통신 시스템에 의하면, 단지 하나의 통신라인만으로 마스터와 슬레이브 간의 데이터 통신을 수행할 수 있도록 함으로써, 보다 간단한 하드웨어로서 이들 간의 데이터 통신을 구현할 수 있다. 특히 본 발명은 빠른 속도가 요구되지 않고 데이터의 양이 많지 않은 데이터 통신에 효과적으로 적용될 수 있다.

Claims (4)

1. 데이터를 전송하거나 전송받고 이를 위한 클럭신호를 발생하는 마스터;

   상기 마스터에 의하여 어드레스되어, 상기 마스터로 데이터를 전송하거나 상기 마스터로부터 데이터를 전송받는 다수의 슬레이브; 및

   상기 마스터와 상기 슬레이브 간의 데이터 전송을 위하여 한 라인으로 구성된 통신라인을 구비하여,

   상기 통신 라인을 통하여 상기 마스터와 상기 슬레이브 간에 전송되는 데이터의 형태는, 마스터가 슬레이브로 라이트하거나 슬레이브로부터 리드할 목적 데이터, 상기 목적 데이터의 통신을 위하여, 마스터가 슬레이브를 어드레스함을 알리는 시작조건 정보, 및 상기 목적 데이터의 끝을 알리는 정지조건 정보를 포함하여, 상기 시작조건 정보, 상기 목적 데이터 및 상기 정지조건 정보가 그 순서대로 직렬로 연결된 형태이며,

   상기 목적 데이터는 마스터와 통신할 슬레이브를 지정하는 어드레스 및 마스터와 슬레이브 사이에 전송될 데이터로 구성되며, 상기 데이터는 바이-페이저 형태의 신호로 구성되는 것을 특징으로 하는 직렬 데이터 통신 시스템.
2. 제1항에 있어서, 상기 어드레스는 마스터에서 슬레이브로 또는 슬레이브에서 마스터로 데이터를 전송할 것인지에 대한 통신방향을 지정하는 정보를 포함함을 특징으로 하는 직렬 데이터 통신 시스템.
3. 제1항에 있어서, 상기 시작조건 정보는 클럭신호의 네 주기에 해당하는 신호로서, 한 주기 반 동안 로우레벨, 한 주기 반 동안 하이레벨, 반 주기 동안 로우레벨, 그리고 반 주기 동안 하이레벨의 신호로 구성됨을 특징으로 하는 직렬 데이터 통신 시스템.
4. 제1항에 있어서, 상기 정지조건 정보는 클럭신호의 두 주기에 해당하는 신호로서, 한 주기 반 동안 하이레벨, 그리고 반 주기 반 동안 로우레벨의 신호로 구성됨을 특징으로 하는 직렬 데이터 통신 시스템.