KR100309082B1

KR100309082B1 - 다중스테이션통신버스시스템,주스테이션및종속스테이션

Info

Publication number: KR100309082B1
Application number: KR1019930015162A
Authority: KR
Inventors: 게라르두스코르넬리스페트루스로크호프
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1992-08-12
Filing date: 1993-08-05
Publication date: 2001-12-15
Also published as: DE69324323D1; DE69324323T2; US5434862A; JPH06209348A; KR940005005A

Abstract

다중 스테이션 통신 시스템은 하나의 주 스테이션과 복수의 종속 스테이션을 수용한다. 버스는 분리된 클럭 신호선과, 분리된 정보비트 그룹선 및 분리된 지시 신호선을 구비한다. 지시신호의 제 1 값은 실제 정보 비트 그룹을 어드레스로서 식별하고, 제 2 값은 실제 정보 비트 그룹을 데이터로서 식별한다. 각 어드레스 비트 그룹은 연산 어드레스 비트 다음에 제어비트를 구비한다. 종속 스테이션은 하나 또는 그 이상의 어드레스를 자신의 어드레스로서 인식할 수도 있고, 따라서 해당제어 비트는 전송방향을 지시한다. 또한, 종속스테이션을 하나의 특정 연산 어드레스를 인터페이스 리셋제어 신호로서 인식할 수도 있다.

Description

다중 스테이션 통신 버스 시스템, 주 스테이션 및 종속 스테이션

제 1 도는 본 발명에 따른 시스템을 도시한 도면.

제 2 도는 기본적인 버스 신호 배열을 도시한 도면.

제 3 도는 4 바이트 전송도.

제 4 도는 어드레싱 타이밍도.

제 5 도는 데이터 전송 타이밍도.

제 6 도는 정지 모드 타이밍도.

제 7 도는 주 스테이션 및 종속 스테이션내의 서브 시스템간의 도식적인 상호 관계를 설명한 도면.

< 도면의 주요부분에 대한 부호의 설명 >

12 : 모드라인 14 : 클럭 라인

16 : 데이터 라인 20 : 주 마이크로 콘트롤러

22, 32, 42 : 모드 라인 인터페이스 회로

24, 34, 44 : 클럭 인터페이스 회로

30, 40 : 종속 스테이션

[발명의 분야]

본 발명은 하나의 주 스테이션(master station)과 복수의 종속 스테이션(slave station)을 수용하는 다중 스테이션(multistation) 통신 버스 시스템에 관한 것으로서, 상기 주 스테이션은 클럭 신호들, 정보 비트 그룹 신호들 및 지시신호들을 각각의 분리된 선(wires)상에 개별적으로 전송하도록 배열되고, 각 지시 신호는 어드레스 정보나 데이터를 표시하는 것으로서 실제 정보 비트 그룹을 식별하는 다중 스테이션 통신 버스 시스템에 관한 것이다. 이러한 시스템은 나지 나우펠(Naji Naufel)씨가 EDN 에 1988 년 2 월 18 일자 발표한 "마이크로 C 주변장치에 관한 사용자 선택 사항을 확장하는 직렬 기법(serial techniques expand your options for micro C peripherals)"중 199 내지 204 페이지, 특히 제 4 도에는 주변장치의 인터메탈 라인 (Intermetall line)의 IDENT 라인에 관해서 기술되어 있다. 그러나, 동일 문헌의 제 2 도는 이들 동일의 주변장치가 제어 목적용의 병렬 포트의 일부를 필요로 하는 것을 서술하고 있다. 좁은 직렬 버스 시스템에 대해서, 비록 복잡한 내부 기능을 갖고 있기는 하지만 특히 원결의 주 스테이션에 관해서는 덜 다목적인 주변장치와 통신할 필요성이 늘고 있다.

[발명의 요약]

따라서, 무엇보다도, 본 발명의 목적은 간단한 통신 프로토콜을 제공하는 이러한 종류의 시스템을 제공하는데 있으며, 특히 메시지 포맷은 바이트의 수로 계사된 바와 같이 짧아야 하고, 한편으로는 양방향 전송을 허용하며, 또한, 주변 버스 인터페이스의 리셋을 포함해서, 제어 연산의 제한된 세트를 허용한다. 이제, 여러 양상중 한 양상에 따르면, 본 발명은, 이러한 어드레스 정보 비트 그룹은 또한 연산 어드레스 비트들 다음에 제어 비트들을 포함하고, 상기 종속 스테이션 각각은

* 적어도 하나의 특정의 각 어드레스를 자신의 어드레스로서 인식하고,

* 상기 제어 비트들의 각 값들을, 어드레싱된 종속 스테이션에 대하여 후속 데이터 전송 방향을 지시하는 것으로서 인식하며,

* 하나의 특정의 연산 어드레스를 인터페이스 리셋 제어 신호로서 인식하도록 배열되는 것을 특징으로 한다.

본 기술의 특별한 이점은 어드레스 비트 그룹과 데이터 비트 그룹간의 이행이 비트 카운터에 의지하지 않고 검출될 수 있다는 점이다. 인터페이스를 버스로 리셋하는 부가적인 이점은 그 위의 버스가 프로토콜로부터 자유로워지고, 그로써 상이하고 양립하지 않는 프로토콜의 수행이 가능해진다는 점이다. 본 발명은 또한 이러한 시스템에 사용하기 위한 주 스테이션과 이러한 시스템에 사용하기 위한 종속 유닛에 관한 것이다.

유리하게도, 어드레스 비트 그룹은 디바이스 어드레스 비트 서브 그룹과는 별개의 것으로서 시스템 어드레스 비트 서브그룹을 포함한다. 이것은 복수의 제조업자 환경에서 다양한 주변/종속 스테이션 어드레스의 규약을 용이하게 한다.

유리하게도, 상기 주 스테이션은 상기 지시신호를, "중지(halt)"모드를 신호하기 위한 어드레스 식별값으로 되도록 배치된다. 이것은 주 스테이션이 어떤 종속 스테이션에 잠시 통신을 삼가하는 것을 분명하게 하는 간단한 신호구성이다.

유리하게도, 상기 시스템은 2 차 어드레스 식별 코드의 전송을 통해 어드레스 프로그래밍 모드를 수행하도록 제공된다. 이러한 어드레스 프로그래밍에 관해서는 표준 통신에 제공된 것과 같은 구조가 약간 확장되어 사용될 수 있다.

유리하게도, 상기 시스템은 상기 인터페이스 리셋제어 신호를 통해 상기 버스를 자유롭게 하도록 배치되어, 그로써 상이하고 양립하지 않는 버스 프로토콜의 수행을 수용한다. 특히 복수의 제조업자 환경에서, 다양한 기타의 비적응 버스 프로토콜 (non-conforming bus protocol)이 적용될 수 있다. 이제, 이 다양한 프로토콜 규약은 그들의 각 하드웨어 전송 매체를 매우 저렴한 비용으로 공유할 수 있다.

특히, 본 발명은 클럭 신호들을 출력하기 위한 제 1 버스선 부착 수단과, 정보 비트 그룹 신호들을 통신하기 위한 제 2 버스선 부착 수단과, 지시 신호들을 출력하기 위한 제 3 버스선 부착수단을 포함하며, 각 지시 신호는 어드레스 정보나 데이터 정보를 표시하는 것으로서 실제 정보 비트 그룹을 식별하는, 주 스테이션에 있어서, 제 2 버스선 부착 수단은 적어도 하나의 연산 어드레스 비트를 인터페이스 리셋 제어 신호로서 포함하는 복수의 상이한 어드레스들을 출력하도록 배치되고, 상기 제 2 버스선 부착 수단은 어드레싱된 종속 스테이션에 대하여 각각의 값이 후속 데이터 전송 방향을 지시하는 적어도 2개의 제어 비트들을 어드레스 비트 그룹내에 삽입하도록 배치되는 것을 특징으로 주 스테이션에 관한 것이다. 이것은 알맞은 가격 수준에서, 적절한 유연성을 갖는 고속 전송 속도를 허용한다.

특히, 본 발명은 상기 클럭 신호들을 수신하기 위한 제 4 버스선 부착 수단과, 정보 비트 그룹 신호들을 통신하기 위한 제 5 버스선 부착 수단과, 지시 신호들을 수신하고, 어드레스 정보나 데이터 정보를 표현하는 것으로서 수신된 실제 비트 그룹을 이러한 지시 신호의 값을 통해서 식별하기 위한 제 6 버스선 부착 수단을 가지며,

상기 제 5 번스선 부착 수단은 상기 식별에 응답하여, 어드레스 정보가 존재할 때,

* 적어도 하나의 특정의 각 어드레스를 자신의 어드레스로서 인식하고;

* 비트 그룹을 나타내는 어드레스 정보내에서, 비(非) 어드레스 제어 비트들의 각각의 값을, 상기 제 5 버스선 부착 수단에 대하여 후속 데이터 전송 방향을 지시하는 것으로서 인식하는, 종속 스테이션에 관한 것이다. 주 스테이션의 특징을 비추어보면, 종속 스테이션은 가격이 싸고 적당하며, 오디오/비디오 오락용 가전 제품과 같은 저레벨의 장치들에서, 특히 저렴한 가격의 관점에서 지극히 유용하다.

각종 이로운 양상들이 종속항에 기재되어 있다.

[바람직한 실시예의 상세한 설명]

새로운 인터페이스 규약의 주 목적은, 마이크로 콘트롤러(μC)와 다수의 종속장치간의 제어 정보 및 연산의 세부사항의 전송을 다른 공통의 인터페이스를 능가하는 속도로 허용하지만, 디지틀 오디오 테이프 레코더, 비디오 레코더, 하이파이 오디오 장치 등과 같은 가전 제품의 적용하기 위해 그 복잡성이 충분히 낮은 프로토콜을 규정하는 것이다. 인터페이스는 단일의 장치에서 사용하도록 의도되고, 보다 좋게는 단일의 인쇄 회로판에 한정됨을 유의하여야 한다. 새로운 인터페이스는 마이크로 콘트롤러와 종속 장치(이 명칭으로부터 "L3"가 유도됨)사이에 세 신호 라인(귀환 "접지"와는 다름)을 필요로 한다. 이들 세 라인은 버스(L3MODE, L3DATA 및 L3CLK)에 열결된 모든 IC 들과 공통이다. L3MODE 및 L3CLK 은 항상 마이크로 콘트롤러에 의해서 구동되고, L3DATA 는 양방향성이다.

신호명 마이크로 콘트롤러 종속 장치

L3MODE 출력 입력

L3CLK 출력 입력

L3DATA 출력/입력 입력/출력

L3DATA 는 전송될 정보를 운반한다. L3CLK 는 정보저송이 동기화되는 비트 클럭이다. L3MODE 는 동작 모드의 식별을 위해 사용된다.

시스템의 모든 종속 장치는 6 비트 어드레스를 이용하여 어드레싱될 수 있다.이렇게 해서 63 개까지 상이한 종속장치가 허용되며, 이 이유는 모든 "0" 어드레스는 특수 목적용으로 준비해 두기 때문이다. 더욱이, 후술하는 "확장된 어드레싱 (extended addressing)"을 이용하여 어드레싱이 가능한 장치의 수를 늘릴 수 있다. 동작에 있어서, 두개의 모드, 즉 어드레싱 모드(addressing mode; AM)와 데이터 모드(data mode; DM)가 식별될 수 있다.

제 1 도는 본 발명에 따른 통신 버스시스템의 블럭도이다. 비(非) 어들싱된 물리적 사실에 따라, 버스는 3개의 선(12, 14, 16) 또는 라인들로 구성된다. 이 시스템은 3개의 스테이션, 즉, 주 마이크로 콘트롤러(20) 및 종속 스테이션(30, 40)을 구비한다. 종속 스테이션 또한 마이크로 콘트롤러일 수 있으나, 통상, 종속 스테이션은 응용 주문형 집적회로(ASIC)와 같은 특수목적의 블럭으로서 실현된다. 라인(12)은 개별 스테이션에 있는 모드 라인 인터페이스 회로(22, 32, 42)에 관한 모드라인이다. 마차차지로, 클럭 라인(14)은 클럭 인터페이스 회로(24, 34, 44)를 구비하며, 데이터 라인(16)은 데이터 인터페이스 회로(26, 36, 46)를 구비한다. 데이터 전송은 두 종속 스테이션 간이 아니라, 주 스테이션으로부터 오거나 주 스테이션을 향하는 것중 하나이다. 클럭과 모드는 항상 주 스테이션에서 하나 또는 그 이상의 종속 스테이션으로 전송된다. 일단 버스 파라미터가 규정되어 왔으면, 인터페이싱 회로의 구성은 간단하다. 간결히 하기 위해, 본원에서는 더 이상 상세한 설명하지 않는다.

제 2 도는 제 1 도의 장치에서 발생하는 다양한 신호의 모양을 도시한다. 이 다양한 신호의 모양은 총체적인 방식으로 표시되어 있다. 보다 정밀한 타이밍 요구에 관하여, 이후에서는 제 4 도 내지 제 6 도를 기준으로 한다. 이제, 트레이스(tracd; 52)는 모드 지시 비트를 도시하며, 왼쪽에는 어드레싱 모드가 우세(모드 신호가 낮음)하고, 오른쪽에는 데이터 모드가 우세(모드 신호가 높음)하다. 버스에 관해서 주 스테이션이 동작중이 아닌 경우(따라서 내부 태스크(task)를 수행할 수도 있음), 모드 신호는 중요하지 않다. 어드레싱 모드중에, 마이크로 콘트롤러(제 1 도의 스테이션(20))에 의해서 단일의 8 비트 바이트가 송출된다. 이 바이트는 2 선행 데이터 동작 모드 (DOM) 비트와 6 연산 어드레스(OA) 비트로 구성된다. 각 종속 장치는 연산 어드레스를 계산한다. 동일이 연산 어드레스를 제시해온 장치만이 다음의 데이터 모드중에 활성화된다. 이 데이터 모드중에 수행될 동작은 두 데이터 동작 모드비트로써 지시된다. 요구되었을 경우, 종속 스테이션은 둘 또는 그 이상의 상히한 어드레스를 "자신의 어드레스"로서 인식할 수 있다.

데이터 모드중, 마이크로 콘트롤러와 종속장치간에 정보가 전송된다. 전송 방향은 마이크로 콘트롤러에서 종속 스테이션으로("기록(srite)") 향한 수도 있고, 종속 스테이션에서 마이크로 콘트롤러로("판독(read)")향할 수도 있다. 그러나, 하나의 데이터 모드중에 전송 방향은 바뀔 수 없다.

어드레싱모드를 시작하도고 하기 위해서는, 마이크로 콘트롤러는 모드라인을 저레벨(low)로 만든다. 클럭 라인은 8 번 낮게 되고, 데어터 라인의 각 클럽 펄스 당 한개씩, 8 비트를 운반한다. 모드라인을 고레벨(high)로 만듦으로써 어드세싱 모드가 종료된다.

데이터 라인에 관한 비트의 의미는 비트 0 과 1 이 후속 데이터 전송의 성질을 가리키는 데이터 동작 모드(DOM)이다. 각 종속장치는 동작 모드에 대해 이들 비트중 네개의 예상 코드까지 스스로 할당할 수 있다. 그러나, 새로운 설계에 있어서, 바람직한 할당은

DOM1/0 기능 비고

0/0 μC에서 IC 로의 데이터 범용 데이터 전송 데이터

0/1 μC에서 IC 로의 데이터 범용 데이터 전송 데이터

1/1 μC에서 IC 로의 제어 예컨대, 데이터 전송용 레지스터 선택

1/1 μC에서 IC 로의 상태 장치 상태의 짧은 메시지

메시지 비트(2 내지 7)는 6 비트 동작 IC 어드레스로서의 기능을 하며, 비트 7 은 MSB 이고 비트 2 는 LSB 이다. 비트(7, 6 및 5)는 시스템 식별로서 기능을 하고, 비트(4, 3 및 2)는 시스템내의 장치의 식별로서 기능을 한다.

다음은 연산 어드레스의 리스트이다.

시스템 장치 장치

주 소 시스템 어드레스 명칭

OA 비트 OA 비트

765 432

000 범용 000 특수기능 어드레스(아래참조)

특수용도 001 DAIO(제 1 선택가능 어드레스)

010 DAIO (제 2 선택가능 어드레스)

기타 장래 장치용으로 예비

001 DCC ...

010 CD

011 DAB 000 표준 복호기

기타 장래 장치용으로 예비

100

101 장래 시스템용으로 예비

110

111 확장 어드레스 프로그램이 가능한 연산 어드레스를 갖는

모드 장치용으로 모든 조합이 사용됨

특수기능 어드레스(000000)는 확장된 어드레싱의 선언 및 무효화에는 물론 L3 디바이스 리셋에도 사용된다. 둘 다 아래에서 설명된다.

데이터 모드에서, 마이크로 콘트롤러는 정보를 선택된 장치로 송출하거나 그 선택된 장치로부터 정보를 수신한다. 데이터 전송중에, L3MODE 라인은 HIGH 이다. L3CLK 라인은, L3DATA 라인이 8 비트를 운반하는 중에, 8 번 낮게 된다. 정보는 우선 LSB 를 제공하고, L3CLK 신호의 LOW 위상 중에 안정을 유지한다. 바람직한 기본적인 데이터 전송은 8 비트 바이트이다. 몇 가지 이행에서는 먼저 제공된 최상위 바이트를 갖추고, 2 바이트로서 전송된 16 비트의 기본적인 유닛을 사용할 수 있다.

중지 모드(HALT MODE)

유닛들간에서, 기본적인 유닛 전송의 완성을 지시하도록 L3MODE 라인은 마이크로 프로세서에 의해서 LOW 로 구동되는데, 이를 "중지 모드"(half mode; HM)라고 한다. 중지 모드중, L3CLK 라인은 HIGH 를 유지한다(중지 모드와 어드레싱 모드를 구별하기 위하여), 중지 모드는 비트 카운터가 없는 인터페이스 모듈의 적용을 허용한다. 그러나, 인터페이스 모듈에서 비트 카운터를 사용하는 적용에서는 L3MODE 라인이 유닛들 사이에서(중지 모드를 사용하지 않고) HIGH 를 유지하도록 허용한다.

제 3 도는 4 바이트 정보 전송의 도표를 도시한다. 우선, 모드 신호는 8 클럭 주기 동안 저레벨이고, 따라서 그 제어비트 및 6 어드레스 비트의 전송을 허용한다. 다음에, 모드 신호는 8 클럭 펄스 각각의 각 4 순차 동안 고레벨이다. 이렇게 해서 4 바이트의 저송을 허용한다. 그 인접 바이트 전송 주기 사이에, 모드 신호가 짧은 간격동안 저레벨이 된다. 이렇게 해서 종속스테이션은 의사 데이터 비트(pseudo data bit)가 전송 되어졌다고 믿게 할 수 있는 클럭상에 중첩된 유사스파이크 등을 막는 대응수단으로서 리셋된다. 4 바이트의 전송의 종료시에, 모드 비트는 다음의 어드레스 전송동작을 신호하도록 저레벨이 된다. 모드 비트는 리셋후에 저레벨로 남아있고, 이로써 종속 스테이션의 비트 카운터를 불필요하게 한다.

장치 인터페이스 리셋(DEVICE INTERFACE RESET)

마이크로 콘트롤러가 연산 어드레스 "000000"를 DOM1 과 함께 송출하고 DOM0 또한 "0"과 같다면, 이것은 후속하는 데이터 모두중에 어떠한 L3 인터페이스 장치도 마이크로 콘트롤러와 통신하도록 허용되지 않음을 가리킨다. 상기 현상은, L3MODE 가 고레벨을 유지하는 한 L3장치가 L3CLK 및 L3DATA 라인으로의 어떤 통신에도 간섭을 하지 않음에 따라서, L3CLK 및 L3DATA 라인의 상이한 적용을 이네이블(enable)시킨다(예컨대, L3CLK 및 L3DATA 라인은 보통 마이크로 콘트롤러들간에 수월한 통신을 허용하는 마이크로 콘트롤러의 USART 회로에 연결되어 있다).

유효한 L3 연산 어드레스를 갖춘 어떤 어드레싱 모드는 해당 장치와의 통신을 다시 이네이블시킨다. 따라서, 고정 연상 어드레스를 갖춘 다른 장치("1 차 L3 디바이스")는 DOM1 및 DOM0 의 상태와 관계없이 장치 리셋 조건과 재반응한다.

프로그램이 가능한 연산 어드레스를 갖춘 장치는, DOM1 및 DOM0 비트가 "0"인 경우, 인터페이스 리셋 조건에 오로지 설정될 수 있다. DOM1 및 DOM0 의 기타 조합은 "확장 어드레싱"을 위해 데이터 전송을 초기화한다.

확장 어드레싱(EXTENDED ADDRESSING)

프로그램이 가능한 어드레스를 갖춘 L3 디바이스는 특수한 데이터 전송을 이용하여 L3장치의 연산 어드레스를 알릴 수 있다. "2 차 L3 식별 코드"를 갖춘 L3 디바이스 연산 어드레스의 프로그래밍에 관하여 다음의 절차가 요구된다. 우선, 마이크로 콘트롤러는 DOM1="0" 및 DOM0="1"과 함께 L3 연산 어드레스 "000000"(특수 기능 어드레스)를 제시하여야 한다. 이 조합은 연산 어드레스 선언 동작을 규정한다. 다음에, 마이크로 콘트롤러는 데이터 전송모드를 개시하고, 상기 데이터 전송 모드에서는 연산 어드레스를 포함하는 한 바이트(이 바이트의 DOM 비트는 무시비트(don't care)이다)에 뒤이어 연산 어드레스를 제공하여야 되는 장치에 관한 2 차 L3 식별 코드를 우선 보낸다.

2 차 L3 식별 코드는 어떤 설계에도 독특하다. 특수한 설계에서는 하드웨어 기법으로 선택될 수 있는 식별 코드의 영역을 구비하여 동일한 설계로 된 하나 이상의 장치를 L3 인터페이스에 연결할 수도 있다. 동일의 L3 식별 코드를 제외하고, 동일한 설계로된 복수 회로에 관하여 분리된 L3MODE 라인을 사용하는 것 또한 가능하다(이것은 또한 이들 장치의 "병렬 프로그래밍"을 가능케 한다).

어떤 식별 코드 바이트의 비트(0)는 부가적인 바이트가 후속하는지 여부를 지정한다. 즉, 상기 비트는,

0 - 식별 코드의 일부로서의 부가적인 바이트가 없음;

1 - 부가적인 바이트가 뒤따름.

그렇게 하는 점에서, 보충적 어드레스 정보는 효과적으로 어드레스길이를 제한되지 않게 할수도 있으므로 2 차 L3 식별 코드의 수는 이론적으로 제한받지 않는다.

프로그램이 가능한 장치의 연산 어드레스는 영역 111000- 111111 에서 보다 낫다. 그러나, 주어진 적용에서는, 1 차 L3 디바이스 또는 2 차 L3 디바이스들 어드레스를 지정하는데 사용되지 않는 어떤 연산 어드레스를 발생하는 것이 가능하다. 일례로, 비트가 L3DATA 에 나타나는 순서대로 도시된다(먼저 비트 0, 마지막에 비트 7).

어드레싱 모드 데이터 모드

특수 어드레스 2차 L3 식별 코드 연산 어드레스

바이트1 바이트2 바이트3 (1 바이트)

10000000 1XXXXXXX 1XXXXXXX 0XXXXXXX MMYYYYYY

X = 식별 코드의 비트;

M = 연산 어드레스의 DOM 비트(무시);

Y = 연산 어드레스의 비트

연산 어드레스 무효화(OPERATIONAL ADDRESS INVALIDATION)

2 차 L3 디바이스에 할당되어온 연산 어드레스를 재할당 하도록 하기 위하여, 연산 어드레스를 무효로 할 수 있다. 먼저, 마이크로 콘트롤러는 DOM="1" 및 DOM0="0" 과 함께 L3 연산 어드레스 "000000" (특수 기능 어드레스)를 발생해야 한다. 이 조합은 연산 어드레스 무효화 동작을 규정한다. 다음에, 마이크로 콘트롤러는 데이터 전송 모드를 개시하고, 상기 데이터 전송모드는 더 이상 어드레싱이 되지 않는 장치에 관한 2 차 L3 식별 코드를 보낼 뿐이다. 이 순간부터, OA(연산 어드레스)선언으로 새로운 연산 어드레스가 발생될 때까지(그 후 "장치 인터페이스 리셋"상태로 진입한다), 장치는 마이크로 콘트롤러와 통신할 수 없다.

마이크로 콘트롤러가 버스로 어드레스를 보낼 때, 데이터 전송이 시작된다. 모든 IC 가 이 어드레스를 계산하지만, 뒤이은 데이터 전송모드에서 어드레싱된 IC 만이 마이크로 콘트롤러에 대한 활성 파트너(active partner)이다.

데이터 전송 모드중, 바이트는 마이크로 콘트롤러로 부터 보내져 오거나, 마이크로 콘트롤러쪽으로 보내진다. 이 예에서, 바이트 전송간에 L3MODE 라인은 저레벨("중지 모드")로 된다. 몇 개의 IC 가 L3MODE 라인을 고레벨로 유지하도록 허용할 수도 있지만, 이것이 디폴트(default)동작이다.

데이터 전송 후에, 새로운 데이터 전송이 필요할 때까지 마이크로 콘트롤러는 새로운 어드레스를 보낼 필요가 없다. 대체하여, 마이크로 콘트롤러가 특수 어드레스 "000000"를 보내어 데이터 전송동작의 종료를 지시할 수도 있다.

제 4 도는 다음의 요구 조건을 갖춘 어드레스 타이밍도를 도시한다.

심 볼 요구 조건 설명

tD1 < = 190 나노초. L3MODE LOW 후의 L3CLK H 에서 L로의 에지 지연

tcL < = 250 나노초. L3CLK LOW 시간

tcH < = 250 나노초. L3CLK HIGH 시간

tS1 < = 190 나노초. L3CLK HIGH 전의 L3DATA 셋업 시간

tH1 < = 30 나노초. L3CLK HIGH 후의 L3DATA 보류 시간

tH2 < = 190 나노초. L3MODE HIGH 전의 L3CLK 보류 시간

제 5 도는 다음의 요구 조건을 갖춘 데이터 타이밍도를 도시한다.

심 볼 요구 조건 설명

tD1 < = 190 나노초. L3MODE HIGH 후의 L3CLK H 에서 L로의 에지 지연

tcL < = 250 나노초. L3CLK LOW 시간

tcH < = 250 나노초. L3CLK HIGH 시간

μC 에서 종속장치로:

tS1 < = 190 나노초. L3CLK HIGH 전의 L3DATA 셋업 시간

tH1 < = 30 나노초. L3CLK HIGH 후의 L3DATA 유지 시간

tH2 < = 190 나노초. L3MODE HIGH 전의 L3CLK 유지 시간

종속장치에서 μC 로:

tD2 > 0, < = 50 나노초. L3MODE HIGH 후의 L3DATA 이네이블 시간

tD3 < = 380 나노초. L3MODE HIGH 후의 L3DATA 안정 시간

tH3 > = 50 나노초. L3CLK HIGH 후의 L3DATA 유지 시간

tD4 < = 360 나노초. L3CLK HIGH 후의 L3DATA 안정 시간

tD4 < = 530 나노초. 중지 모드가 사용되지 않은 경우, 한 바이트의

비트(7)와 다음 바이트의 비트(0)사이의 L3CLK

HIGH 후의 L3DATA 안정 시간.

tD5 > 0, < 50 나노초. L3MODE LOW 후의 L3DATA 디스에이블 시간

제 6 도는 다음의 요구 조건을 갖춘 중지 모드 타이밍도를 도시한다.

심 볼 요구 조건 설명

tW1 < = 190 나노초. L3MODE LOW 시간

tD1 < = 190 나노초. L3MODE HIGH 후의 L3CLK H 에서 L로의 에지 지연

tH2 < = 190 나노초. L3MODE LOW 후의 L3DATA 이네이블 시간

종속장치에서 μC 로:

tD2 > 0, < = 50 나노초. L3MODE HIGH 후의 L3DATA 이네이블 시간

tD5 > 0, < = 50 나노초. L3MODE LOW 후의 L3DATA 디스에이블 시간

제 7 도는 주 스테이션과 종속스테이션에 있는 다양한 서브 시스템간의 도식적 대응성을 도시한다. 여러 개의 참조 번호는 제 1 도의 참조 번호들에 대응한다. 주 스테이션(20)에는, 프로세서의 핵(21), 클럭 발생기(CL), 중지신호 발생기(H)가 있다. 클럭 모드와 정보라인은, 소자(60)에 의한 것과 같이, 주 스테이션과 종속 스테이션의 모두에 버퍼링 되어 왔다. 정보 라인은 양방향성으로 버퍼링 되고, 전송방향은 도시되지 않은 제어 라인을 따라 국부 스테이션의 핵으로부터 버퍼를 선택적으로 구동시킴으로써 제어된다. 정보선으로의 주 스테이션의 부착은, 병렬 및 직렬 I/O 의 양특성을 갖고, 직렬 전송에 관해서는 클럭선 부착 블럭(24)에 의해서 클럭되는 레지스터(62; 8 비트)를 구비한다. 종속 스테이션은 종속스테이션의 핵(66)과 통신하는 동종의 8 비트레지스터(64)를 구비한다. 또한, 어드레스 비교기 (68) 및 어드레스 레지스터(70)는 모드신호(어드레싱 모드의 종료시)로부터 유도된 "비교" 신호 CMP 를 통해서, 그리고 적용가능한 경우 새로운 어드레스를 적재시키기 위한 핵으로부터의 적재신호 LD를 통해서 활성화된다. 등가시에, 핵으로의 신호 EQ 는, 다음의 바이트 공간이 두 제어비트(72)가 전송방향을 가리키는 정보비트 그룹의 전송을 의미함을 가리킨다. 전송도중, 비교기는 디스에이블(disable) 되지만, 적용 가능한 경우, 새로운 식별자(identifier)가 적재될 수도 있다. 유사한 방법으로, 복수 바이트의 어드레스적재를 통해서 긴 어드레스가 가능하다. 등가시에 리셋신호를 발생한 비교는 등가선을 따라 표시되어 오고, 이는 결국 복수개이다. 핵(66)의 기능성을 더 이상 기술되지 않으며, 그 성질은 본 발명에 완전히 관계없다.

Claims

하나의 주 스테이션(master station)과 복수의 종속 스테이션(slave station)을 수용하는 다중 스테이션(multistation) 통신 버스 시스템으로서, 상기 주 스테이션은 클럭 신호들, 정보 비트 그룹 신호들 및 지시 신호들을 각각의 분리된 선(wires)상에 개별적으로 전송하도록 배열되고, 각 지시 신호는 어드레스 정보나 데이터를 표시하는 것으로서 실제 정보 비트 그룹을 식별하는, 다중 스테이션 통신 버스 시스템에 있어서, 상기 어드레스 정보 비트 그룹은 또한 연산 어드레스 비를 다음에 제어 비트들을 포함하고, 상기 종속 스테이션 각각은

- 적어도 하나의 특정의 각 어드레스를 자신의 어드레스로서 인식하고,

- 상기 제어 비트들의 각 값들을, 어드레싱된 종속 스테이션에 대하여 후속 데이터 전송 방향을 지시하는 것으로서 인식하며,

- 하나의 특정의 연산 어드레스를 인터페이스 리셋 제어 신호로서 인식하도록 배열되는 것을 특징으로 하는 다중 스테이션 통신 버스 시스템.
제 1항에 있어서, 상기 어드레스 비트 그룹은 디바이스 어드레스 비트 서브 그룹과는 별개의 것으로서 시스템 어드레스 비트 서브그룹을 포함하는 다중 스테이션 통신 버스 시스템.
제 1항 또는 제 2항에 있어서, 상기 주 스테이션은 상기 지시신호를, "중지(halt)"모드를 신호하기 위한 어드레스 식별값으로 되도록 배치되는 다중 스테이션 통신 버스 시스템.
제 1항 또는 제 2항에 청구된 시스템에 사용하기 위한 주 스테이션으로서, 상기 주 스테이션은 클럭 신호들을 출력하기 위한 제 1 버스선 부착 수단과, 정보 비트 그룹 신호들을 통신하기 위한 제 2 버스선 부착 수단과, 지시 신호들을 출력하기 위한 제 3 버스선 부착수단을 포함하며, 각 지시 신호는 어드레스 정보나 데이터 정보를 표시하는 것으로서 실제 정보 비트 그룹을 식별하는, 상기 주 스테이션에 있어서, 상기 제 2 버스선 부착 수단은 적어도 하나의 연산 어드레스 비트를 인터페이스 리셋 제어 신호로서 포함하는 복수의 상이한 어드레스들을 출력하도록 배치되고, 상기 제 2 버스선 부착 수단은 어드레싱된 종속 스테이션에 대하여 각각의 값이 후속 데이터 전송 방향을 지시하는 적어도 2개의 제어 비트들을 어드레스 비트 그룹내에 삽입하도록 배치되는 것을 특징으로 하는 주 스테이션.
제 1 항 또는 제 2 항에 청구된 시스템에 사용하기 위한 종속 스테이션에 있어서, 상기 클럭 신호들을 수신하기 위한 제 4 버스선 부착 수단과, 정보 비트 그룹 신호들을 통신하기 위한 제 5 버스선 부착 수단과, 지시 신호들을 수신하고, 어드레스 정보나 데이터 정보를 표현하는 것으로서 수신된 실제 비트 그룹을 이러한 지시 신호의 값을 통해서 식별하기 위한 제 6 버스선 부착 수단을 가지며, 상기 제 5 버스선 부착 수단은 상기 식별에 응답하여, 어드레스 정보가 존재할 때,

- 적어도 하나의 특정의 각 어드레스를 자신의 어드레스로서 인식하고;

- 비트 그룹을 나타내는 어드레스 정보내에서, 비(非) 어드레스 제어 비트들의 각각의 값을, 상기 제 5 버스선 부착 수단에 대하여 후속 데이터 전송 방향을 지시하는 것으로서 인식하는, 종속 스테이션.
제 5 항에 있어서, 상기 제 5 버스선 부착 수단은 어드레스 프로그래밍 모드에서 상기 종속스테이션을 후속 구동하기 위해 특히 2 차 어드레스 식별 코드와 어드레스 정보를 수신하는 것에 대해 응답하는 종속 스테이션.
제 4 항에 청구된 주 스테이션과 함께 사용하기 위한 종속 스테이션에 있어서, 상기 클럭 신호들을 수신하기 위한 제 4 버스선 부착 수단과, 정보 비트 그룹 신호들을 통신하기 위한 제 5 버스선 부착 수단과, 지시 신호들을 수신하고, 어드레스 정보나 데이터 정보를 표현하는 것으로서 수신된 실제 비트 그룹을 이러한 지시 신호의 값을 통해서 식별하기 위한 제 6 버스선 부착 수단을 가지며, 상기 제 5 버스선 부착 수단은 상기 식별에 응답하여, 어드레스 정보가 존재할 때,

- 적어도 하나의 특정의 각 어드레스를 자신의 어드레스로서 인식하고;

- 비트 그룹을 나타내는 어드레스 정보내에서, 비(非) 어드레스 제어 비트들의 각각의 값을, 상기 제 5 버스선 부착 수단에 대하여 후속 데이터 전송 방향을 지시하는 것으로서 인식하는, 종속 스테이션.
제 7 항에 있어서, 상기 제 5 버스선 부착 수단은 어드레스 프로그래밍 모드에서 상기 종속스테이션을 후속 구동하기 위해 특히 2 차 어드레스 식별 코드와 어드레스 정보를 수신하는 것에 대해 응답하는 종속 스테이션.