JP4947070B2 - 記憶装置 - Google Patents

Description

本発明は、相互にバス接続される記憶装置に関し、さらに詳細にはバス接続されている複数の記憶装置から所望の記憶装置を識別する技術に関する。

メモリモジュールに含まれる複数のメモリ（記憶装置）の中から所望の記憶装置を選択して、データの読み出しまたは書き込みを実行する技術が種々提案されている。例えば、データ信号線およびクロック信号線とバス接続されている複数の記憶装置において、予めプルアップ抵抗等を用いて物理的な識別情報を記憶装置に保有させて、その識別情報を用いて所望の記憶装置に対してアクセスする技術が実用化されている。この技術では、送出するデータ列にデータ列の開始を示すスタートビット、データ列の終了を示すエンドビットを含み、各記憶装置に対するアクセスは、スタートビットおよびエンドビットとクロック信号との組み合わせによって規定されていた。

このほかに、データ信号線、クロック信号線に加えて記憶装置を選択するためのチップセレクト信号を送出するチップセレクト信号線を用いる技術が実用化されている。この技術では、複数の記憶装置のうちチップセレクト信号を受信した記憶装置のみがアクセス可能状態となり、記憶装置に対する書き込みまたは読み出しを実行することができる（例えば、特許文献１参照）。

特開平６−６７９７３号公報

しかしながら、プルアップ抵抗等を用いて物理的な識別情報を記憶装置に持たせる技術では、各記憶装置に設定された識別情報の書き換えは事実上不可能であり、リサイクル使用には向かないという問題があった。また、記憶装置に対するアクセスがスタートビットおよびエンドビットとクロック信号との組み合わせによって規定されているため、記憶装置に対するアクセス中に電源ダウン等が発生した場合にはデータの書き込みを正常に終了できないという問題があった。

また、チップセレクト信号線を用いる技術では、記憶装置の数に対応する数だけチップセレクト信号線を備えなければならず、信号線の配線数が増大し配線設計が複雑化するという問題があった。さらに、アクセス時に利用されるチップセレクト信号線は１本だけであり、信号線の使用効率が悪いという問題があった。

本発明は、上記問題および要望を解決するためになされたものであり、識別情報を容易に書き換え可能な記憶装置を提供することを目的とする。また、短時間にデータの書き込みを正常に完了することのできる記憶装置を提供することを目的とする。

上記課題を解決するために本発明の第１の態様は、クロック信号線、データ信号線、およびリセット信号線とバス接続されていると共にリセット信号線を介して入力されるリセット信号によって初期化される不揮発性の記憶装置を提供する。本発明の第１の態様に係る記憶装置は、シーケンシャルにアクセスされる記憶領域を有し、その記憶領域の先頭位置から所定位置までに、所定条件時には書き込みが可能であり所定条件時以外の時には識別情報が書き換え不能に格納される領域を有する記憶セルを備えることを特徴とする。

本発明の第１の態様に係る記憶装置によれば、通常時には識別情報が書き換え不能に格納されると共に所定条件時には書き込みが可能となる領域を有する記憶セルを備えたので、記憶装置を選択するための信号線を備えることなく所望の記憶装置を選択することができる。また、識別情報は書き換え不能に格納されているが、所定条件時には識別情報が書き込みされている領域に対して書き込みをすることができるので、識別情報を容易に書き換えることができる。

本発明の第１の態様に係る記憶装置はさらに、前記データ信号線と接続されているデータバスと、前記クロック信号線を介して入力されたクロック信号に同期してカウンタ値をカウントアップし、前記記憶セルの記憶領域のアクセスすべき位置を指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタと、前記記憶セルと前記データバスとの間に配置され、前記記憶セルに対するデータ転送方向および前記データバスのデータ転送方向を制御すると共に、初期化時には、前記記憶セルに対するデータ転送方向をデータ読み出し方向に設定し且つ前記データバスとの接続を遮断する入出力制御装置と、前記データバスに接続されていると共に、前記データバスを介して入力された入力識別情報と前記入出力制御装置を介して読み出した前記記憶セルに格納されている識別情報とが一致するか否かを判定する比較装置と、前記両識別情報が一致すると判定された場合には前記記憶セルに対するアクセスを許容するアクセス許容装置とを備えても良い。

上記構成を備えることにより、所望する記憶装置に対するアクセスのみを許容することができる。特に、複数の記憶装置が備えられている場合には、複数の記憶装置の中から所望の記憶装置を特定して読み出し、書き込み等のアクセスを実行することができる。また、記憶装置の有する識別情報と入力された識別情報とが一致するか否かを判定する際には、記憶セルに対するデータの書き込みは実行され得ず、記憶セルに格納されている識別情報の読み出し専用性を維持することができる。

本発明の第１の態様に係る記憶装置はさらに、前記データバスおよび前記比較装置と接続されていると共に、前記比較装置から前記入力識別情報と前記記憶セルに格納されている識別情報とが一致するとの判定結果を受け取った場合には、前記データバスを介して入力された書き込み／読み出し命令を解析し、解析結果に基づいて前記入出力制御装置に対して前記データバスのデータ伝送方向の切り換えを要求する命令デコーダを備え、前記入出力制御装置は、前記命令デコーダによる書き込み／読み出し命令の解析が終了するまで、前記初期化時における前記記憶セルに対するデータ転送方向および前記データバスとの接続遮断状態を維持しても良い。

上記構成を備えることにより、選択した記憶装置に対してデータの書き込み、読み出しを実行することができる。また、書き込み／読み出し命令の解析が終了するまでは、記憶セルに対するデータの書き込みまたは読み出しを禁止することができるので、記憶セルの所定の位置からデータの書き込みまたは読み出しを実行することができる。

本発明の第１の態様に係る記憶装置はさらに、テストモード信号線と接続されるテスト端子と、前記テスト端子と接続されていると共に、テストモード信号の入力の有無を判定するテストモード制御装置とを備え、前記所定条件時はテストモード信号の入力検出時であっても良い。かかる構成を備えることにより、識別情報が格納されている記憶セルの領域に対してデータを書き込むことができる。

本発明の第１の態様に係る記憶装置において、前記テストモード制御装置は、前記テストモード信号の入力を検出した際には、前記命令デコーダに対してテストモード命令を出力すると共に、前記命令デコーダによって前記テストモード命令の解析が終了するまで前記アドレスカウンタのカウントアップを禁止し、前記命令デコーダは、前記テストモード命令の解析後、前記入出力制御装置に対して前記記憶セルに対する書き込みおよび前記データバスの解放を要求し、前記入出力制御装置は前記命令デコーダからの要求に基づいて前記記憶セルに対する書き込みおよび前記データバスの解放を実行しても良い。また、前記命令デコーダは、前記テストモード命令の解析後、前記入出力制御装置に対して前記記憶セルに対する読み出しおよび前記データバスの解放を要求し、前記入出力制御装置は前記命令デコーダからの要求に基づいて前記記憶セルに対する読み出しおよび前記データバスの解放を実行しても良い。

上記構成を備えることにより、比較装置から識別情報が一致する旨の結果を受け取ることなく、命令デコーダをアクティブにすることが可能となり、入出力制御装置によって記憶セルに対するデータの書き込みまたは読み出しおよびデータバスの解放を実行することができる。また、命令デコーダによってテストモード命令の解析が終了するまでは、アドレスカウンタのカウントアップが禁止されるので、記憶セルの先頭位置からデータを書き込むことができる。この結果、記憶セルに格納されている識別情報の書き換えを実現することができる。さらに、命令デコーダによってテストモード命令の解析が終了するまでは、アドレスカウンタのカウントアップが禁止されるので、記憶セルの先頭位置からデータを読み出すことができる。

本発明の第１の態様に係る記憶装置において、前記記憶セルは、前記識別情報が格納されている記憶領域に続いて書き込みデータを書き込むための書き込み可能領域を有しても良い。また、前記記憶セルには１ビット単位にてデータが書き込みされても良い。かかる構成を備える場合には、書き込みデータを迅速にかきこむことができる。また、データ書き込み中においてリセット信号が入力された場合であっても、データ化け等を伴うことなくデータの書き込みを完了することができる。

本発明の第２の態様は、本発明の第１の態様に係る記憶装置を備えるインクカートリッジを提供する。本発明の第２の態様に係るインクカートリッジにおいて、前記インクカートリッジは、収容するインク種に対応してインク種毎に異なる識別情報を有する記憶装置を備えても良い。かかる構成を備えることにより、複数のインクカートリッジを用いる場合であっても所定のインク種を収容するインクカートリッジを特定することができる。

本発明の第３の態様は、クロック信号線、データ信号線およびリセット信号線とバス接続されている複数の不揮発性の記憶装置と、クロック信号線、データ信号線およびリセット信号線を介して記憶装置と接続されている制御装置とを備える記憶システムを提供する。本発明の第３の態様は、
クロック信号生成回路と、
前記記憶装置を初期化するリセット信号を生成するリセット信号生成回路と、
前記複数の記憶装置のうち所望の記憶装置の識別情報に対応する識別情報を発行する識別情報発行回路と、
前記生成されたクロック信号に同期させて、前記発行された識別情報、読み書きコマンドを含むデータ列を前記データ信号線に送出するデータ送出回路とを備える前記制御装置と、
前記データ信号線と接続されているデータバスと、
シーケンシャルにアクセスされる記憶領域を有し、その記憶領域の先頭位置
から所定位置までに、所定条件時には書き込みが可能であり所定条件時以外の時には識別情報が書き換え不能に格納される領域を有する記憶セルと、
前記データバスに接続されていると共に、前記制御装置から送出された識別情報と前記記憶セルに格納されている識別情報とが一致するか否かを判定する比較装置と、
前記データバスおよび前記データバス間に配置されていると共に、前記データバスおよび前記記憶セルに対するデータ転送を制御する入出力制御装置と、
前記データバスおよび前記比較装置と接続され、前記比較装置によって前記制御装置から送出された識別情報と前記記憶セルに格納されている識別情報とが一致すると判定された場合には、前記データバスを介して入力された書き込み／読み出し命令を解析し、解析結果に基づいて前記入出力制御装置に対して前記データバスのデータ伝送方向の切り換えを要求する命令デコーダとを備える前記各記憶装置を備えることを特徴とする。

本発明の第３の態様に係る記憶システムによれば、通常時には識別情報が書き換え不能に格納されると共に所定条件時には書き込みが可能となる領域を有する記憶セルを備えたので、記憶装置を選択するための信号線を備えることなく複数の記憶装置の中から所望の記憶装置を選択することができる。また、識別情報は書き換え不能に格納されているが、所定条件時には識別情報が書き込みされている領域に対して書き込みをすることができるので、識別情報を容易に書き換えることができる。また、記憶装置の有する識別情報と入力された識別情報とが一致するか否かを判定する際には、記憶セルに対するデータの書き込みは実行され得ず、記憶セルに格納されている識別情報の読み出し専用性を維持することができる。さらに、選択した記憶装置に対してデータの書き込み、読み出しを実行することができる。

本発明の第３の態様に係る記憶システムにおいて、
前記記憶装置はさらに
前記クロック信号線を介して入力されたクロック信号に同期してカウンタ値をカウントアップし、前記記憶セルの記憶領域のアクセスすべき位置を指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタを備え、
前記入出力制御装置は、初期化時には前記記憶セルに対するデータ転送方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し、前記命令デコーダによる書き込み／読み出し命令の解析が終了するまで、前記初期化時の状態を維持しても良い。

上記構成を備えることにより、書き込み／読み出し命令の解析が終了するまでは、記憶セルに対するデータの書き込みまたは読み出しを禁止することができるので、記憶セルの所定の位置からデータの書き込みまたは読み出しを実行することができる。

本発明の第３の態様に係る記憶システムにおいて、前記制御回路の識別情報発行回路は、全ての記憶装置に共通する共通識別情報を発行し、前記記憶装置の比較装置は、前記共通識別情報を保有しても良い。かかる構成を備える場合には、アクセスを所望する記憶装置として全ての記憶装置を選択することができる。したがって、全記憶装置に対して共通に書き込みすべきデータが存在する場合には、データの書き込みを同時に実行し、書き込み時間を短縮することができる。

本発明の第３の態様に係る記憶システムにおいて、前記制御回路は電源遮断後、所定期間電源を供給する電源補償回路を備え、前記制御回路のリセット信号生成回路は、前記制御回路の電源投入時、電源遮断時の少なくともいずれか一方においてリセット信号を生成し、前記制御回路のデータ送出回路は、書き込みデータ転送中に前記リセット信号の発生を検出した場合には、現在書き込み中のデータの送出を終了し、前記電源補償回路によって電源供給が補償される期間に書き込み完了可能な書き込み優先データを送出しても良い。

上記構成を備えることにより、電源遮断時であっても、例えばインク消費量データまたはインク残量データといった書き込みを優先すべきデータの書き込みを完了することができる。

本発明の第３の態様に係る記憶システムにおいて、
前記制御装置に代えて前記記憶装置の記憶セルの全記憶領域に対する書き込みまたは読み出しを可能とするテスト信号を生成するテスト信号生成回路を有するテスト用制御装置を備え、
前記記憶装置はさらに
前記テスト信号の入力の有無を検出し、前記テストモード信号の入力を検出
した際には、前記命令デコーダに対してテストモード命令を出力すると共に、
前記命令デコーダによる前記テストモード命令の解析が終了するまで前記アド
レスカウンタのカウントアップを禁止するテストモード制御装置を有し、
前記命令デコーダは、前記テストモード命令の解析後、前記入出力制御装置
に対して前記記憶セルに対するデータ転送方向を書き込み方向または読み出し
方向に設定すると共に前記データバスに対するデータ転送方向を書き込み方向
または読み出し方向に設定するように要求し、
前記入出力制御装置は前記記憶セルに対するデータ転送方向を書き込み方向
または読み出し方向に設定すると共に前記データバスに対するデータ転送方向
を書き込み方向または読み出し方向に設定しても良い。

上記構成を備えることにより、比較装置から識別情報が一致する旨の結果を受け取ることなく、命令デコーダをアクティブにすることが可能となり、入出力制御装置によって記憶セルに対するデータの書き込みまたは読み出しおよびデータバスの解放を実行することができる。また、命令デコーダによってテストモード命令の解析が終了するまでは、アドレスカウンタのカウントアップが禁止されるので、記憶セルの全領域に対してデータの書き込みまたは読み出しが可能となり、記憶セルの先頭位置からデータを書き込むことができる。この結果、記憶セルに格納されている識別情報の書き換えを実現することができる。さらに、記憶セルの先頭位置からデータを読み出すことができる。

本発明の第３の態様に係る記憶システムにおいて、テストモード時におけるデータ書き込み時には、前記テスト用制御装置は、先頭から書き込み命令、識別情報、書き込みデータの順に構成されているデータ列を前記データ信号線に送出して、前記記憶装置の記憶セルにおける記憶領域の先頭位置から所定位置までに前記識別情報を書き込んでも良い。

本発明の第３の態様に係る記憶システムにおいて、前記制御装置に代えて、前記記憶装置の記憶セルに格納されている前記識別情報と一致する識別情報を検索する識別情報検索回路と、前記識別情報検索回路により前記記憶セルに格納されている前記識別情報と一致する識別情報を取得した場合には、前記記憶装置における記憶セルの記憶領域の末尾位置に対応する書き込みデータの次に識別情報を有するデータ列を前記データ信号線に送出するテストモード時データ列送出回路とを有するテスト用制御装置を備え、
前記テスト用制御装置は、前記記憶装置の記憶セルにおける記憶領域の先頭位置から所定位置までに前記識別情報を書き込んでも良い。

上記構成を備えることにより、テストモード制御装置を備えることなく記憶装置の記憶セルに格納されている識別情報を書き換えることができる。

本発明の第３の態様に係る記憶システムにおいて、前記制御回路における前記クロック信号生成回路は、前記データ送出回路を介して書き込みコマンドを送出する時には、読み出しコマンドを送出する時よりもクロック信号の生成間隔を長くしても良い。かかる構成を備えることにより、データの書き込みに必要な時間を確保しつつ記憶装置に対するアクセス時間を短縮することができる。

本発明の第３の態様に係る記憶システムにおいて、さらに前記複数の記憶装置を収容し、前記各記憶装置をシリアルに接続すると共に一端が接地され且つ他端が前記制御回路に接続されている記憶装置検出信号線が配置されているモジュール基板を備え、前記制御回路は前記記憶装置検出信号線の値に基づいて全ての記憶装置がモジュール基板上に配置されているか否かを判定する記憶装置検出回路を備えても良い。

上記構成を備えることにより、記憶装置が適切にモジュール基板上に配置されているか否かを検出することができる。この態様は、例えば、インクジェットプリンタ用のインクカートリッジに上記記憶装置を備え、インクカートリッジが適切にインクカートリッジホルダに収容されているか否かを判断するために用いることができる。

本発明の第３の態様に係る記憶システムにおいて、前記制御回路の記憶装置検出回路は、前記記憶装置検出信号線が接地電圧を示す場合には全ての記憶装置が前記モジュール基板上に配置されていると判定しても良い。

本発明の第３の態様に係る記憶システムにおいて、前記制御回路の記憶装置検出回路は、前記記憶装置検出信号線が接地電圧以外の電圧を示す場合には少なくとも１つの記憶装置が前記モジュール基板上に配置されていないと判定しても良い。

本発明の第３の態様に係る記憶システムにおいて、前記記憶装置はインクカートリッジに備えられ、インクカートリッジに収容されているインク種に関連する種々のデータを格納しても良い。かかる構成を備えることにより、複数のインクカートリッジを用いるプリンタにおいて、特定のインクカートリッジを選択し、固有の情報を書き込むことができる。

本発明の第４の態様は、クロック信号線、データ信号線、およびリセット信号線とバス接続されていると共に各々が固有の識別情報を保有する複数の不揮発性の記憶装置の中から所望する記憶装置に対してアクセスする方法を提供する。本発明の第４の態様に係る方法は、
前記リセット信号線に対してリセット信号を出力し、
アクセスを所望する前記記憶装置の識別情報と、読み書き命令とを含むデータ列をクロック信号に同期させてデータ信号線に送出することを特徴として備える。かかる構成を備えることにより、第１の発明の態様と同様な効果を得ることができる。

本発明の第５の態様は、シーケンシャルにアクセスされる記憶領域を有し、その記憶領域の先頭位置から所定位置までに識別情報が格納されている領域を有する記憶セルを有する記憶装置であって、クロック信号線と接続されているクロックバス、データ信号線と接続されているデータバス、およびリセット信号線と接続されているリセットバスを他の記憶装置と共有する記憶装置におけるアクセス要求処理方法を提供する。本発明の第５の態様に係るアクセス要求処理方法は、リセットバスにリセット信号を検出するとアドレスカウンタのカウンタ値を初期値にリセットし、データバスに送出された識別情報と前記記憶セルに格納されている識別情報が一致するか否かを判定し、データバスに送出された識別情報と前記記憶セルに格納されている識別情報が一致すると判定した場合には、データバスに送出された読み書き命令を解析し、前記解析結果に基づいて前記データバスのデータ転送および前記記憶セルに対するデータ転送を制御し、アドレスカウンタのカウンタ値にしたがって前記記憶セルの所望の位置に対してデータを書き込み、あるいは、前記記憶セルからデータを読み出すことを特徴とする。

かかる構成を備えることにより、本発明の第１および第２の態様と同様の効果を得ることができる。

本発明の第６の態様は、シーケンシャルにアクセスされる記憶セルを有する不揮発性の記憶装置において記憶セルの記憶領域の先頭位置から所定位置までに識別情報を格納する方法を提供する。本発明の第６の態様に係る識別情報の格納方法は、リセット信号を検出したらアドレスカウンタのカウンタ値を初期値にリセットすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、データバスに送出された書き込み命令に基づいて前記データバスのデータ転送方向を書き込み方向に設定すると共に前記記憶セルに対するデータ転送方向を書き込み方向に設定し、前記データ転送方向の設定終了後に、前記アドレスカウンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、前記アドレスカウンタのカウント値にしたがって前記記憶セルの記憶領域の先頭位置から所定位置までに識別情報を書き込み、続いてデータを書き込むことを特徴とする。

上記構成を備えることにより、テストモード時において、識別情報および他のデータの書き込みを実行することができる。特に、記憶領域の先頭位置から識別情報を書き込むことができる。

本発明の第７の態様は、シーケンシャルにアクセスされる記憶セルを有する不揮発性の記憶装置において記憶セルの記憶領域に格納されているデータを先頭位置から読み出す方法を提供する。本発明の第７の態様に係るデータの読み出し方法は、リセット信号を検出したらアドレスカウンタのカウンタ値を初期値にリセットすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、データバスに送出された読み出し命令に基づいて前記データバスのデータ転送方向を読み出し方向に設定すると共に前記記憶セルに対するデータ転送方向を読み出し方向に設定し、前記データ転送方向の設定終了後に、前記アドレスカウンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、前記アドレスカウンタのカウント値にしたがって前記記憶セルの記憶領域に格納されているデータを先頭位置から読み出すことを特徴とする。

上記構成を備えることにより、テストモード時において、データの読み出しを実行することができる。

本発明の第８の態様は、シーケンシャルにアクセスされる記憶セルを有する不揮発性の記憶装置において記憶セルの記憶領域の先頭位置から所定位置までに識別情報を格納する方法を提供する。本発明の第８の態様に係る方法は、前記記憶装置の記憶セルに格納されている前記識別情報と一致する識別情報を検索し、前記記憶セルに格納されている前記識別情報と一致する識別情報を検索した場合には、前記検索した識別情報および書き込み命令を前記記憶装置に対して送出し、前記記憶装置における記憶セルの記憶領域の末尾位置に対応する書き込みデータの次に前記識別情報を有するデータ列を前記記憶装置に対して送出し、アドレスカウンタのカウント値にしたがって、前記記憶セルの記憶領域の末尾位置までデータを書き込み、続いて前記記憶セルの記憶領域の先頭位置から所定位置までに前記識別情報を書き込むことを特徴とする。

本発明の第８の態様に係る方法によれば、記憶装置が有する識別情報を知らない場合であっても、記憶装置が有する識別情報を探し当て、記憶セルの記憶領域の先頭位置から所定位置までに識別情報を書き込むことができる。したがって、記憶装置のリサイクル後に、記憶装置に対して新規な識別情報およびデータを容易に書き込むことができ、記憶装置の再利用を促進させることができる。

第１実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。 通常時にホストコンピュータ１０から送出されるデータ列の一例を示す説明図である。 テストモード時にホストコンピュータ１０から送出されるデータ列の一例を示す説明図である。 第１実施例に従う記憶装置２０の内部回路構成を示すブロック図である。 記憶装置２０，２１，２２，２３，２４にアクセスする際にホストコンピュータ１０によって実行される処理ルーチンを示すフローチャートである。 ホストコンピュータ１０によってアクセスされた際に記憶装置２０，２１，２２，２３，２４の各構成回路によって実行される処理ルーチンを示すフローチャートである。 データ読み出し時におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、データ信号ＣＤＡおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。 データ書き込み時におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、データ信号ＣＤＡおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。 第２実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。 第２実施例に係る記憶装置４０の内部回路構成を示すブロック図である。 第３実施例に従うテストモード時書き込み処理の流れを示すフローチャートである。 第３実施例に従うテストモード時書き込み処理を実施する際のテスト用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。 第４実施例に従うテストモード時書き込み処理の流れ示すフローチャートである。 第４実施例に従うテストモード時書き込み処理を実施する際のテスト用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。 第１実施例において記憶装置がインクカートリッジに適用される一例を示す説明図である。

以下、本発明に係る記憶装置を含む記憶システムについて以下の順序にて図面を参照しつつ、いくつかの実施例に基づいて説明する。
Ａ．第１実施例に係る記憶システムの構成
Ｂ．第１実施例に係る記憶装置の構成
Ｃ．第１実施例における記憶システムの動作
Ｄ．第２実施例に係る記憶システムの構成および記憶装置の構成
Ｅ．第３実施例に従うテストモード時における記憶装置に対する識別情報（識別データ）の書き込み
Ｆ．第４実施例に従うテストモード時における記憶装置に対する識別情報（識別データ）の書き込み

Ａ．第１実施例に係る記憶システムの構成：
図１を参照して第１実施例に係る記憶システムの概略構成について説明する。図１は第１実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。

本実施例に係る記憶システムは、ホストコンピュータ１０と、メモリモジュール基板２００上に配置されていると共にホストコンピュータ１０によってアクセスが制御される５個の記憶装置２０，２１，２２，２３，２４とを備えている。なお、各記憶装置２０，２１，２２，２３，２４は、図１４に示すようにインクジェットプリンタ用の５色のインクカートリッジＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５にそれぞれ備えられているものとする。５色のインクカートリッジＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５には、例えば、シアン、ライトシアン、マゼンタ、ライトマゼンタ、イエローの各色のインクが収容されている。また、本実施例における記憶装置は不揮発的に記憶内容を保持すると共に記憶内容を書き換え可能なＥＥＰＲＯＭとする。

図１では説明を容易にするために、記憶装置２０，２１，２２，２３，２４のみが示されているが、既述のように本実施例に係る記憶装置２０，２１，２２，２３，２４は、実際にはインクカートリッジＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５に備えられている。

各記憶装置２０，２１，２２，２３，２４のデータ信号端子ＤＴ、クロック信号端子ＣＴ、リセット信号端子ＲＴはデータバスＤＢ、クロックバスＣＢ、リセットバスＲＢを介してそれぞれ接続されている（図４参照）。ホストコンピュータ１０とデータバスＤＢ、クロックバスＣＢ、リセットバスＲＢとはデータ信号線ＤＬ、クロック信号線ＣＬ、リセット信号線ＲＬを介して接続されている。なお、これら信号線は、例えば、フレキシブル・フィード・ケーブル（ＦＦＣ）として実現され得る。ホストコンピュータ１０の電源正極端子ＶＤＤＨと各記憶装置２０，２１，２２，２３，２４の電源正極端子ＶＤＤＭとは電源供給線ＶＤＬを介して接続されている。メモリモジュール基板２００上には、各記憶装置２０，２１，２２，２３，２４の電源負極端子ＶＳＳをシリアルに接続する電源負極信号線ＶＳＬが配置されている。電源負極信号線ＶＳＬの一端は接地されており、他端はカートリッジアウト信号線ＣＯＬを介してホストコンピュータ１０のカートリッジアウト検出端子ＣＯＴと接続されている。

ホストコンピュータ１０は、その内部に図示しないクロック信号生成回路、リセット信号生成回路、電源監視回路、電源回路、電源補償回路、データ記憶回路および各回路を制御する制御回路を保有する制御装置であり、記憶装置２０，２１，２２，２３，２４に対するアクセスを制御する。ホストコンピュータ１０は、例えば、インクジェットプリンタの本体側に配置されており、インク消費量、インクカートリッジの装着時間といったデータを取得しデータ記憶回路に記憶する。

ホストコンピュータ１０の制御回路は、インクジェットプリンタの電源投入時、インクカートリッジの交換時、印刷ジョブの終了時、インクジェットプリンタの電源遮断時等に記憶装置２０，２１，２２，２３，２４に対するアクセスを実行する。ホストコンピュータ１０の制御回路は、記憶装置２０，２１，２２，２３，２４へアクセスする場合には、リセット信号生成回路に対してリセット信号ＲＳＴの生成を要求する。したがって、停電、電源プラグが抜かれた場合にもリセット信号ＲＳＴが生成される。ホストコンピュータ１０の電源補償回路は、電源の供給が遮断された場合にも所定の期間（例えば、０．３ｓ）電源を供給する。この結果、停電、電源プラグが抜かれることによってデータ書き込み中の電源が遮断されても、上記所定期間の間に書き込みを優先すべきデータの書き込みを完了することができる。電源補償回路としては、例えば、コンデンサが用いられる。

ホストコンピュータ１０の制御回路は、電源回路を制御して正電源の出力を制御する。本実施例に係るホストコンピュータ１０は、記憶装置２０，２１，２２，２３，２４に対して、常時電源を供給しておらず、記憶装置２０，２１，２２，２３，２４に対するアクセス要求が発生した場合にのみ、記憶装置２０，２１，２２，２３，２４に対して正電源を供給する。

ホストコンピュータ１０から送出されるデータ列について図２および図３を参照して説明する。図２は通常時にホストコンピュータ１０から送出されるデータ列の一例を示す説明図である。図３はテストモード時にホストコンピュータ１０から送出されるデータ列の一例を示す説明図である。

ホストコンピュータ１０から送出されるデータ列は、通常時には、図２に示すように３ビットの識別データ部、１ビットの読み出し／書き込みコマンド部、１ビット〜２５２ビットの書き込み／読み出しデータ部を備える。一方、テストモード時には、ホストコンピュータ１０から送出されるデータ列は、図３に示すように１ビットの書き込みデータ部、１ビット〜２５６ビットの書き込みデータ部を備える。なお、書き込みデータ部の先頭から３ビットには識別データが配置されている。

ホストコンピュータ１０のクロック信号生成回路は、記憶装置２０，２１，２２，２３，２４からデータを読み出す場合には、例えば、４μＳ間隔のクロック信号ＳＣＫを生成し、データ書き込み時には３ｍｓ間隔のクロック信号ＳＣＫを生成する。

Ｂ．第１実施例に係る記憶装置の構成
次に、図４を参照して記憶装置２０，２１，２２，２３，２４の内部構成について説明する。図４は記憶装置２０の内部回路構成を示すブロック図である。なお、個々の記憶装置２０，２１，２２，２３，２４の内部構成は、格納されている識別情報（識別データ）、固有のデータを除いて同一であるから以下の説明では代表的に記憶装置２０の内部構成について説明する。

記憶装置２０は、メモリアレイ２０１、アドレスカウンタ２０２、ＩＤコンパレータ２０３、オペレーションコードデコーダ２０４、Ｉ／Ｏコントローラ２０５および工場設定ユニット２０６を備えている。

メモリアレイ２０１は、所定容量、例えば、２５６ビットの記憶領域を有し、先頭から３ビットの記憶領域には識別データが格納され、先頭から４ビット目の記憶領域は無効領域とされている。上述のように、通常時、ホストコンピュータ１０から送出されるデータ列の先頭３ビットには識別データが格納され、先頭から４ビット目には書き込み／読み出しコマンドが格納されている。したがって、先頭から５ビット目以降の記憶領域でなければデータの書き込みは行われず、メモリアレイ２０１の記憶領域がこのような構成を備えることによって先頭４ビットは読み出し専用の記憶領域となる。メモリアレイ２０１は、書き込みが優先されるべき情報、たとえば、インク消費量またインク残量、を書き込む領域を先頭５ビット目から有している。このような構成を備えることにより、電源スイッチが操作されることなく電源が遮断された場合にも、電源補償回路が電源供給を補償できる期間内に重要なデータをメモリアレイ２０１に書き込むことができる。

アドレスカウンタ２０２は、工場設定ユニット２０６を介して供給されるクロック信号ＳＣＫに同期してそのカウンタ値をインクリメントする回路であり、メモリアレイ２０１と接続されている。カウンタ値とメモリアレイ２０１の記憶領域位置（アドレス）とは関連付けられており、アドレスカウンタ２０２のカウンタ値によってメモリアレイ２０１における書き込み位置または読み出し位置を指定することができる。アドレスカウンタ２０２はまた、リセット信号端子ＲＴと接続されており、リセット信号ＲＳＴが入力されると、カウンタ値を初期値にリセットする。ここで、初期値はメモリアレイ２０１の先頭位置と関連付けられていればどのような値でも良く、一般的には０が初期値として用いられる。

ＩＤコンパレータ２０３は、クロック信号端子ＣＴ、データ信号端子ＤＴ、リセット信号端子ＲＴと接続されており、データ信号端子ＤＴを介して入力されたデータ列に含まれる識別データとメモリアレイ２０１に格納されている識別データとが一致するか否かを判定する。詳述すると、ＩＤコンパレータ２０３は、リセット信号ＲＳＴが入力された後に入力される３ビット分のデータ、すなわち識別データを取得する。ＩＤコンパレータ２０３は、データ列に含まれる識別データを格納する３ビットレジスタ（図示しない）、Ｉ／Ｏコントローラ２０５を介してメモリアレイ２０１から取得した識別データを格納する３ビットレジスタ（図示しない）を有しており、両レジスタの値が一致するか否かによって識別データが一致するか否かを判定する。ＩＤコンパレータ２０３は、両識別データが一致する場合には、アクセス許可信号ＥＮをオペレーションコードデコーダ２０４に送出する。ＩＤコンパレータ２０３は、リセット信号ＲＳＴが入力されるとレジスタの値をクリアする。なお、記憶装置２０、および他の全記憶装置２１，２２，２３，２４のＩＤコンパレータ２０３には共通識別データ、例えば、本実施例では（１，１，１）が格納されている。この共通識別データを各記憶装置２０，２１，２２，２３，２４のＩＤコンパレータが保有することにより、各記憶装置２０，２１，２２，２３，２４に対して共通に書き込むべきデータの書き込みを同時に実行することができる。

オペレーションコードデコーダ２０４は、Ｉ／Ｏコントローラ２０５、クロック信号端子ＣＴ、データ信号端子ＤＴと接続されており、リセット信号ＲＳＴが入力された後に入力される４ビット目のデータ、すなわち書き込み／読み出しコマンドを取得する。オペレーションコードデコーダ２０４は、アクセス許可信号ＥＮが入力されると、取得した書き込み／読み出しコマンドを解析してＩ／Ｏコントローラ２０５に対して書き込み処理要求または読み出し処理要求を送出する。オペレーションコードデコーダ２０４はまた、工場設定ユニット２０６とも接続されており、テストモード時には書き込み／読み出しコマンドの解析が終了すると解析終了通知を工場設定ユニット２０６に対して送出する。

Ｉ／Ｏコントローラ２０５は、データ信号端子ＤＴ、メモリアレイ２０１と接続されており、オペレーションコードデコーダ２０４からの要求に従ってメモリアレイ２０１に対するデータ転送方向ならびにデータ信号端子ＤＴに対する（データ信号端子ＤＴと接続されている信号線の）データ転送方向を切り換え制御する。Ｉ／Ｏコントローラ２０５は、リセット信号端子ＲＴとも接続されており、リセット信号ＲＳＴを受信する。Ｉ／Ｏコントローラ２０５にはメモリアレイ２０１から読み出したデータおよびメモリアレイ２０１に対して書き込みデータを一時的に格納する第１のバッファメモリ（図示しない）と、データバスＤＢからのデータおよびデータバスＤＢへのデータを一時的に格納する第２のバッファメモリ（図示しない）を備えている。

Ｉ／Ｏコントローラ２０５は、リセット信号ＲＳＴの入力により初期化され、初期化時には、メモリアレイ２０１に対するデータ転送方向を読み出し方向に設定し、データ信号端子ＤＴと接続されている信号線をハイインピーダンスとすることでデータ信号端子ＤＴに対するデータ転送を禁止する。この初期化時の状態は、オペレーションコードデコーダ２０４から書き込み処理要求または読み出し処理要求が入力されるまで維持される。したがって、リセット信号入力後にデータ信号端子ＤＴを介して入力されるデータ列の先頭４ビットのデータはメモリアレイ２０１に書き込まれることはなく、一方で、メモリアレイ２０１の先頭４ビット（内４ビット目は無効データ）に格納されているデータは、ＩＤコンパレータ２０３に送出される。この結果、メモリアレイ２０１の先頭４ビットは読み出し専用状態となる。

工場設定ユニット２０６は、テスト信号端子ＴＴ、クロック信号端子ＣＴ、データ信号端子ＤＴと接続されており、テスト信号が入力されるとテストモード処理を実行する。工場設定ユニット２０６は、テスト信号の入力がないときには受信したクロック信号ＳＣＫをそのままアドレスカウンタ２０２に転送し、テスト信号の入力があるときにはオペレーションコードデコーダ２０４から解析終了通知を受け取るまでアドレスカウンタ２０２に対するクロック信号ＳＣＫの転送を行わない。工場設定ユニット２０６は、オペレーションコードデコーダ２０４に対してテストモードコマンドを送出する。なお、テスト信号端子ＴＴにはプルダウン抵抗が接続されており、通常時は非アクティブな端子とされている。

Ｃ．第１実施例における記憶システムの動作
図５〜図８を参照して本実施例における記憶システムの動作について説明する。図５は記憶装置２０，２１，２２，２３，２４にアクセスする際にホストコンピュータ１０によって実行される処理ルーチンを示すフローチャートである。図６はホストコンピュータ１０によってアクセスされた際に記憶装置２０，２１，２２，２３，２４の各構成回路によって実行される処理ルーチンを示すフローチャートである。図７はデータ読み出し時におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、データ信号ＣＤＡおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。図８はデータ書き込み時におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、データ信号ＣＤＡおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。

ホストコンピュータ１０の制御回路は、カートリッジアウト信号線ＣＯＬの入力値ＣＯが０となるまで待機する（ステップＳ１００：Ｎｏ）。すなわち、全てのインクカートリッジが正しくインクカートリッジホルダに収容されている場合には、電源負極信号線ＶＳＬがシリアルに接続されて接地されるのでカートリッジアウト信号線ＣＯＬの入力値ＣＯは接地電圧（例えば、約０ボルト）を示すからである。これに対して、たとえ、１個のインクカートリッジでもインクカートリッジホルダに正しく収容されていない場合には、電源負極信号線ＶＳＬはシリアルに接続されないので、接地されず、制御回路の回路電圧に対応する値がカートリッジアウト信号線ＣＯＬ上に現れる。但し、本実施例ではノイズ等の影響を排除するため、所定のしきい値を基準にして２値化している。したがって、カートリッジアウト信号線ＣＯＬの入力値ＣＯは０か１を取る。

ホストコンピュータ１０の制御回路は、カートリッジアウト信号線ＣＯＬの入力値ＣＯが０を取ると（ステップＳ１００：Ｙｅｓ）、図７および図８に示すように、電源供給線ＶＤＬを介して電源電圧を記憶装置２０，２１，２２，２３，２４の電源正極端子ＶＤＤＭに供給し（ＶＤＤ＝１）、リセット信号生成回路にリセット・ロー信号を生成させて（ＲＳＴ＝０にセット）リセット信号線ＲＬを介してリセットバスＲＢに送出する（ステップＳ１１０）。すなわち、インクカートリッジがインクカートリッジホルダに正しく収容されない限り、記憶装置２０，２１，２２，２３，２４に対しては電源電圧が供給されない。なお、リセット信号ＲＳＴはアクティブ・ローであるものとし、本明細書中にて用いられるリセット信号ＲＳＴが生成される、入力されるといった用語は、特に断らない限りリセット・ロー信号を意味するものとする。

ホストコンピュータ１０は、続いて図７および図８に示すようにリセット信号生成回路にＲＳＴ＝１とさせてリセット信号ＲＳＴをハイに設定する（ステップＳ１２０）。ホストコンピュータ１０の制御回路は、アクセスを所望するインクカートリッジ（記憶装置２０，２１，２２，２３，２４）の識別データ（ＩＤデータ）を発行する（ステップＳ１３０）。発行されたＩＤデータは、図７および図８に示すようにクロック信号ＳＣＫの立ち上がりエッジに同期されてデータ信号線ＤＬを介してデータバスＤＢに転送される。ホストコンピュータ１０の制御回路は、発行したＩＤデータが（１，１，１）であるか否かを判定する（ステップＳ１４０）。既述のように、ＩＤデータ（１，１，１）は全ての記憶装置２０，２１，２２，２３，２４のＩＤコンパレータに予め格納されている識別データであり、発行されたＩＤデータが（１，１，１）の場合には、全ての記憶装置２０，２１，２２，２３，２４に対して同時にデータの書き込みを実行することができる。

ホストコンピュータ１０の制御回路は、ＩＤデータ＝（１，１，１）であると判定した場合には（ステップＳ１４０：Ｙｅｓ）、書き込みコマンドを発行する（ステップＳ１５０）。発行された書き込みコマンドは、図７および図８に示すようにリセット信号ＲＳＴがローからハイに切り替えられた後の４つ目のクロック信号ＳＣＫの立ち上がりエッジに同期されてデータ信号線ＤＬを介してデータバスＤＢに転送される。ホストコンピュータ１０の制御回路は、クロック信号生成回路に対してクロック信号ＳＣＫの速度を遅く、すなわち、クロック信号ＳＣＫの生成間隔を長くするよう要求する（ステップＳ１６０）。ＥＥＰＲＯＭに対してデータを書き込みために必要な時間は、例えば、３ｍｓ程度であり、データ読み出しに必要な時間は、例えば、４μｓ程度である。したがって、データ書き込み時には、データ読み出しに必要な時間の約１０００倍程度の時間を要する。そこで、本実施例では、データ書き込みコマンドが発行されるまでは速いクロック信号速度にて記憶装置２０，２１，２２，２３，２４に対してアクセスし、データ書き込み処理時にはクロック信号速度を遅くすることで、アクセス時間を短縮すると共に確実なデータの書き込みを実現する。

ホストコンピュータ１０の制御回路は、発行されたＩＤデータが（１，１，１）でないと判定した場合には（ステップＳ１４０：Ｎｏ）、読み出しコマンド（Read）または、書き込みコマンド（Write）のいずれかを発行する（ステップＳ１７０）。発行されたコマンドは、データ信号線ＤＬを介してデータバスＤＢに転送される。発行したコマンドが書き込みコマンドの場合には（ステップＳ１７０：Write）、ホストコンピュータ１０の制御回路は、クロック信号速度を遅らせる（ステップＳ１６０）。一方、発行したコマンドが読み出しコマンドの場合には（ステップＳ１７０：Read）クロック信号速度を維持する。

ホストコンピュータ１０の制御回路は、書き込みを所望するメモリアレイ２０１のアドレス（位置）に対応する数のクロック信号パルスを発行する（ステップＳ１８０）。すなわち、本実施例における記憶装置２０はシーケンシャルアクセスタイプの記憶装置であるから、書き込みを所望するアドレスに対応する数のクロック信号パルスを発行し、アドレスカウンタ２０２のカウンタ値を所定のアドレスに対応するカウント値までインクリメントしなければならない。ホストコンピュータ１０の制御回路は、最後に、リセット信号生成回路にリセット・ロー信号を生成させて（ＲＳＴ＝０にセット）リセット信号線ＲＬを介してリセットバスＲＢに送出して記憶装置２０，２１，２２，２３，２４に対するアクセスを完了する。このように、リセット信号ＲＳＴ（リセット・ロー信号）の送出によりアクセスを完了し、また、電源遮断時にもリセット信号ＲＳＴを送出するので、データ書き込み中に電源が遮断された場合でも少なくとも書き込みを終えたデータの書き込み処理を正常に完了することができる。

次に、図６を参照してホストコンピュータ１０によってアクセスされた際に記憶装置２０，２１，２２，２３，２４の各構成回路によって実行される処理を説明する。なお、本説明においても記憶装置２０を代表的に用いて説明する。

記憶装置２０の工場設定ユニット２０６は、テスト信号の入力があるか（ＴＥＳＴ＝１）ないか（ＴＥＳＴ＝０）を判定する（ステップＳ２００）。工場設定ユニット２０６がテスト信号の入力があると判定した場合には（ステップＳ２００：Ｎｏ）、後述する工場設定処理が別途実行される。

工場設定ユニット２０６がテスト信号の入力はないと判定した場合には（ステップＳ２００：Ｙｅｓ）、上述したホストコンピュータ１０から送られる各種信号に基づいて記憶装置２０の各構成装置が作動する。以下、図７および図８を参照してホストコンピュータ１０が送出する信号出力タイミングに従って記憶装置２０の動作を説明する。

リセット・ロー信号がリセットバスＲＢに入力されると、アドレスカウンタ２０２はカウンタ値を初期値（０）にリセットする（ステップＳ２１０）。また、ＩＤコンパレータ２０３、Ｉ／Ｏコントローラ２０５も初期化される。すなわち、ＩＤコンパレータ内の２つのレジスタがクリアされ、Ｉ／Ｏコントローラ２０５はメモリアレイ２０１に対するデータ転送方向を読み出し方向に設定すると共にデータ信号端子ＤＴと接続されている信号線をハイインピーダンスにしてデータ転送を禁止する。

既述のように、ホストコンピュータ１０は、リセット信号ＲＳＴがローからハイに切り替わると、クロック信号ＳＣＫの立ち上がりエッジに同期させて各種データを送出する。アドレスカウンタ２０２は、同じくリセット信号ＲＳＴがローからハイに切り替わると、クロック信号ＳＣＫの立ち上がりエッジに同期してカウンタ値を初期値から１つずつインクリメントする。

ＩＤコンパレータ２０３は、リセット信号ＲＳＴかローからハイに切り替えられた後の３つのクロック信号ＳＣＫの立ち上がりエッジに同期してデータバスＤＢに送出されたデータ、すなわち、３ビットのＩＤデータを取得して第１の３ビットレジスタに格納する（ステップＳ２２０ａ）。これと同時にＩＤコンパレータ２０３は、アドレスカウンタ２０２のカウンタ値００、０１、０２によって指定されるメモリセル２０１のアドレスからデータを取得し、すなわち、メモリセル２０１に格納されている識別データを取得して、第２の３ビットレジスタに格納する（ステップＳ２２０ｂ）。

ＩＤコンパレータ２０３は、第１、第２レジスタに格納されたＩＤデータ（識別データ）が一致するか否かを判定する（ステップＳ２３０）。さらに、ＩＤコンパレータ２０３は、予め保有している共通ＩＤデータと第１レジスタに格納されているＩＤデータとが一致するか否かも判定する。ＩＤコンパレータ２０３は、ＩＤデータが一致しないと判定した場合には（ステップＳ２３０：Ｎｏ）、ホストコンピュータ１０によるメモリアレイ２０１に対するアクセスは許容されず、記憶装置２０におけるアクセス処理は終了する。かかる場合には、他の記憶装置２１，２２，２３，２４のいずれかに対するアクセスが許容される。

一方、ＩＤコンパレータ２０３は、ＩＤデータは一致すると判定した場合には（ステップＳ２４０）、オペレーションコードデコーダ２０４に対してアクセス許可信号ＥＮを送出する。かかる場合には複数の記憶装置２０，２１，２２，２３，２４のうち記憶装置２０のみが、あるいは、ＩＤデータが（１，１，１）の場合には全ての記憶装置２０，２１，２２，２３，２４のメモリアレイに対するアクセスが許可されることとなる。アクセス許可信号ＥＮを受信したオペレーションコードデコーダ２０４は、リセット信号ＲＳＴのローからハイへの切り替わり後の４つ目のクロック信号ＳＣＫの立ち上がりエッジに同期してデータバスに送出された読み出し／書き込みコマンドを取得して書き込み命令あるか否かを判定する（ステップＳ２４０）。

オペレーションコードデコーダ２０４は、書き込みデータであると判定した場合には（ステップＳ２４０：Ｙｅｓ）、Ｉ／Ｏコントローラ２０５に対して書き込み命令を送出する。書き込み命令を受信したＩ／Ｏコントローラ２０５は、メモリセル２０１に対するデータ転送方向を書き込み方向に変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を解除してデータ転送を許容する（ステップＳ２５０）。この状態では、データバスに送出されたされた書き込みデータは、クロック信号ＳＣＫに同期して順次カウントアップされるアドレスカウンタ２０２のカウンタ値によって指定されるメモリアレイ２０１のアドレス（位置）に１ビットづつシーケンシャルに格納されていく。本実施例に係る記憶装置２０は、このようにシーケンシャルにアクセスされるので、ホストコンピュータ１０から送出された書き込みデータは、書き換えを所望するアドレスに対応するデータを除いて、メモリアレイ２０１に現在格納されているデータと同一の値（０または１）を有している。すなわち、メモリアレイ２０１における書き換えられないアドレスのデータは、同一の値によって上書きされる。

オペレーションコードデコーダ２０４は、書き込みデータでないと判定した場合には（ステップＳ２４０：Ｎｏ）、Ｉ／Ｏコントローラ２０５に対して読み出し命令を送出する。読み出し命令を受信したＩ／Ｏコントローラ２０５は、メモリセル２０１に対するデータ転送方向を読み出し方向に変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を解除してデータ転送を許容する。（ステップＳ２６０）。この状態では、メモリアレイ２０１に格納されているデータは、クロック信号ＳＣＫに同期して順次インクリメントされるアドレスカウンタ２０２のカウンタ値によって指定されるアドレス（位置）の順にシーケンシャルに読み出され、Ｉ／Ｏコントローラ２０５の第１のバッファメモリに順次上書きされていく。

すなわち、最後に読み出されたアドレスのデータ（ホストコンピュータ１０によって指定されたアドレス位置のデータ）のみが最終的にＩ／Ｏコントローラ２０５の第２のバッファメモリに保持される。Ｉ／Ｏコントローラ２０５は、第２のバッファメモリに保持されている読み出しデータをデータ端子ＤＴを介してデータバスＤＢに送出し、ホストコンピュータ１０に転送する。

最後に、リセット・ロー信号が入力されると、アドレスカウンタ２０２、ＩＤコンパレータ２０３、Ｉ／Ｏコントローラ２０５は初期化され、データの書き込みまたは読み出しが終了される。なお、読み出しまたは書き込みデータは１ビット単位で確定されており、リセット・ロー信号の再入力はデータの確定に必要な動作ではない。さらに、既述のように、リセット信号ＲＳＴは電源遮断時にも出力されるので、たとえデータの書き込みの最中に偶発的に電源が遮断されても、その時点で書き込みの完了しているデータについては書き込みが終了され、また、本実施例では１ビット単位でデータが書き込まれるので、書き込みの完了しているデータについてはデータ化け等の問題を回避することができる。

さらに、電源遮断時には電源補償回路によって所定期間は電源供給が補償されると共に、データの書き込みに際しては、インク残量またはインク消費量といった書き込み優先データから順次書き込まれていく。したがって、複数の記憶装置２０，２１，２２，２３，２４に対して書き込みが必要な場合にも、全ての記憶装置に対して書き込み優先データの書き込みを完了することができる。

Ｄ．第２実施例に係る記憶システムおよび記憶装置の構成：
図９および図１０を参照して第２実施例に係る記憶システムおよび記憶装置の内部構成について説明する。図９は第２実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。図１０は第２実施例に係る記憶装置の内部回路構成を示すブロック図である。

第２実施例に係る記憶システムは、システムを構成する記憶装置４０，４１，４２，４３，４４がＴＥＳＴモード用のテスト信号端子ＴＴを備えない点に特徴を有する。なお、記憶システムの他の構成は第１実施例に係る記憶システムの構成と同様であるから同一の符合を付してその説明を省略する。図１０を参照して記憶装置４０の内部構成を説明する。記憶装置４０は、テスト信号端子ＴＴを有しない他、第１実施例に係る記憶装置２０が備える工場設定ユニット２０６に相当する回路も備えない。すなわち、工場設定ユニットは、記憶装置４０に対して後述する第３実施例に従う方法にて識別情報およびデータを書き込みために必要な回路であるから、第４実施例に従う方法にて識別情報およびデータを書き込む場合には不要な回路である。したがって、第２実施例では、工場設定ユニット２０６に相当する回路を備えない記憶装置４０を例示した。なお、テスト信号端子ＴＴおよび工場設定ユニット２０６を備えない他は、他の回路構成は第１実施例に係る記憶装置２０の構成と同様であるから、同一の符合を付してその説明を省略する。さらに、第２実施例に係る記憶システムおよび記憶装置４０の動作についても第１実施例に係る記憶システムおよび記憶装置２０の動作と同様であるからその説明を省略する。

Ｅ．第３実施例に従うテストモード時（工場設定処理時）における記憶装置に対する識別データの書き込み
次に、第３実施例に従うテストモード時における記憶装置２０，２１，２２，２３，２４に対する識別データ並びに初期書き込みデータの書き込み処理について図１１および図１２を参照して説明する。図１１は第３実施例に従うテストモード時書き込み処理の流れを示すフローチャートである。図１２は第３実施例に従うテストモード時書き込み処理を実施する際のテスト用ホストコンピュータと記憶装置の接続状態の一例を示すフローチャートである。

なお、第３実施例に従うテストモード時書き込み／読み出し処理が適用され得る記憶装置の構成は第１実施例に従う記憶システムにおける記憶装置の構成と同一であるから同一の符合を付してその説明を省略する。また、第３実施例に従う処理は、インクカートリッジ製造時にインクカートリッジに記憶装置２０を装着した状態で、あるいは、インクカートリッジを回収した後に記憶装置２０を取り外した状態で、図１２に示すように、記憶装置２０の各端子ＣＴ、ＤＴ、ＲＴ、ＴＴ（プローブ）に対してホストコンピュータ１０（または専用のテスト用ホストコンピュータ）からの信号線を一対一に接続することによって実行され得る。

ホストコンピュータ１００から記憶装置２０に対してＴＥＳＴ信号を送出した後、すなわち、図６に示すフローチャートにおいて工場設定処理へ処理が移行した後に本処理は開始する。工場設定ユニット２０６は、入力されたクロック信号ＳＣＫをアドレスカウンタ２０２に転送せず、アドレスカウンタ２０２におけるカウンタ値のカウントアップを禁止する（ステップＳ３００）。工場設定ユニット２０６は、ＩＤコンパレータ２０３からのアクセス許可信号ＥＮなしでもオペレーションコードデコーダ２０４をアクティブ状態とし、テスト信号の入力後、データバスＤＢに最初に送出されたデータ（コマンド）を取得させる、テストモードコマンドをオペレーションコードデコーダ２０４に対して送出する（ステップＳ３１０）。テストモード時にデータバスＤＢに入力されるデータ列は図３に示すとおりであり、オペレーションコードデコーダ２０４が取得するコマンドは書き込みコマンドまたは読み出しコマンドである。

オペレーションコードデコーダ２０４は、取得したコマンドを解析し、Ｉ／Ｏコントローラ２０５に対してメモリアレイ２０１に対するデータ転送方向を書き込み方向または読み出し方向に設定し、また、データバスＤＢとＩ／Ｏコントローラ２０５とを結ぶ信号線をデータ転送可能状態に設定するように要求する（ステップＳ３２０）。

オペレーションコードデコーダ２０４は、コマンド解析が終了すると、工場設定ユニット２０６に対してコマンド解析の終了を通知し、これを受けた工場設定ユニット２０６は、入力されたクロック信号ＳＣＫをアドレスカウンタ２０２に転送する（ステップＳ３３０）。オペレーションコードデコーダ２０４による解析結果が書き込みコマンドである場合には（ステップＳ３４０：Write）、データバスＤＢに送出されたデータはアドレスカウンタ２０２はカウンタ値によって指定されるアドレスに順次書き込まれる（ステップＳ３５０）。したがって、書き込みコマンドに続くデータをメモリアレイ２０１のアドレス００から書き込むことが可能となり、書き込みコマンドに続く３ビットのデータに識別データを持たせることによりメモリアレイ２０１の先頭領域３ビットに識別データを書き込むことができる。

テスト用ホストコンピュータ１００は、メモリアレイ２０１のデータを読み出し（ステップＳ３６０）、送出したデータと一致するか否かを判定する（ステップＳ３７０）。テスト用ホストコンピュータ１００は、両データが一致すると判定した場合には（ステップＳ３７０：Ｙｅｓ）、正しく書き込みが終了したと判断して工場設定処理を終了する。一方、テスト用ホストコンピュータ１００は、両データが一致しないと判定した場合には（ステップＳ３７０：Ｎｏ）、再度データの書き込みを実行する。

一方、オペレーションコードデコーダ２０４による解析結果が書き込みコマンドである場合には（ステップＳ３４０：Read）、アドレスカウンタ２０２はカウンタ値によって指定されたアドレスまで順次データが読み出され、指定されたアドレスのデータがデータバスＤＢを介してホストコンピュータ１０に送出される（ステップＳ３８０）。

Ｆ．第４実施例に従うテストモード時（工場設定処理時）における記憶装置に対する識別データの書き込み
続いて、第４実施例に従うテストモード時書き込み処理の流れについて図１３および図１４を参照して説明する。図１３は第４実施例に従うテストモード時書き込み処理の流れを示すフローチャートである。図１４は第３実施例に従うテストモード時書き込み処理を実施する際のテスト用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。なお、本実施例が適用され得る記憶装置の構成は第２実施例にかかる記憶装置４０の構成と同様であるから同一の符合を付してその説明を省略する。本処理では図１０に示すように、対象となる記憶装置４０がテスト用端子ＴＴ、ＩＤコンパレータ２０３によるＩＤチェックを無効にするために工場設定ユニット２０６を備える必要がない点に特徴を有する。

また、第４実施例に従う処理は、インクカートリッジ製造時にインクカートリッジに記憶装置２０を装着した状態で、あるいは、インクカートリッジを回収した後に記憶装置２０を取り外した状態で、図１４に示すように、記憶装置４０の各端子ＣＴ、ＤＴ、ＲＴ（プローブ）に対してホストコンピュータ１０（または専用のテスト用ホストコンピュータ）からの信号線を一対一に接続することによって実行され得る。

先ず、テスト用ホストコンピュータ１００は、任意のＩＤデータを順次発行し（ステップＳ４００）、メモリアレイ２０１が有する識別データと一致するまでデータバスＤＢを介してＩＤコンパレータ２０３に入力する（ステップＳ４１０：Ｎｏ）。本実施例ではＩＤデータ、識別データとして３ビットのデータを用いているので、その組み合わせは８通りである。

テスト用ホストコンピュータ１００における識別データとＩＤデータとが一致するか否かの判定は、例えば、以下のように実現することができる。先ず、ＩＤコンパレータ２０３からアクセス許可信号ＥＮが転送されない条件下にて書き込み／読み出しコマンドを受信すると、全てのデータが１または０のデータ列のデータバスＤＢへの送出をＩ／Ｏコントローラ２０５に対して要求するように、オペレーションコードデコーダ２０４を設定しておく。テスト用ホストコンピュータ１００は、取得した読み出しデータが全て１または全て０の場合には、送出したＩＤデータと記憶装置４００の識別情報が不一致であると判定し、再度、ＩＤデータを記憶装置４００に対して送出する。一方、テスト用ホストコンピュータ１００は、取得した読み出しデータが全て１または全て０でない場合には、送出したＩＤデータと記憶装置４００の識別情報とが一致したと判定する。したがって、テスト用ホストコンピュータ１００は、ＩＤデータと記憶装置４００の識別情報とが一致するまで、記憶装置４００に対してＩＤデータを送出し、データバスＤＢに送出されたデータを取得する処理を繰り返し実行する。

テスト用ホストコンピュータ１００は、メモリアレイ２０１が有する識別データとＩＤデータが一致し（ステップＳ４１０：Ｙｅｓ）、ＩＤコンパレータ２０３からのアクセス許可信号ＥＮを検出すると、メモリアレイ２０１の容量と同容量のデータをメモリアレイ２０１に書き込む（Ｓ４２０）。本実施例ではメモリアレイ２０１は２５６ビットの容量を有しているので、書き込み可能な５ビット目から２５６ビット目まで２５２ビットの容量のデータを書き込む。テスト用ホストコンピュータ１００は、続いて２５７〜２５９ビットの３ビット容量のデータ（識別データ）をメモリアレイ２０１に書き込む（ステップＳ４３０）。メモリアレイ２０１のアドレスのうち２５６ビット目まではすでに書き込みが完了しているので、新たに書き込まれるデータはメモリアレイ２０１の先頭１〜３ビット目に書き込まれる。この結果、メモリアレイ２０１の先頭３ビットに識別データが書き込まれる。

なお、送出したＩＤデータと記憶装置４００の識別情報とが一致するか否かの判定に際しては、テスト用ホストコンピュータ１００がＩＤコンパレータ２０３のアクセス許可信号ＥＮを監視するようにしても良い。ＩＤコンパレータ２０３には、ＩＤデータと識別情報とが一致した際には、アクセス許可信号ＥＮを送出するからである。

この方法によれば、例えば、回収されたインクカートリッジから記憶装置２０取り出すような場合にも、記憶装置４００の識別データがどのうような値であったかを知ることなく、メモリアレイ２０１を上書きして、新たな識別データを書き込むことができる。また、記憶装置４００に工場設定ユニット２０６を含ませる必要がなくなり、記憶装置４００を構成する回路数を低減することができる。

以上説明したように、第１〜第４実施例に係る記憶装置２０および記憶システムによれば、記憶装置２０，２１，２２，２３，２４のメモリアレイの先頭位置から３ビットの領域に識別データを格納するので、複数の記憶装置２０，２１，２２，２３，２４の中から所望の記憶装置を選択することができる。また、識別データが格納されている領域は、通常時には、読み出し専用となるが、テストモード時には書き込みを実施することができるので、容易に識別データの書き換えを実行することができる。このことは、例えば、本実施例のように記憶装置２０，２１，２２，２３，２４をインクカートリッジに備えた場合に、使用済みインクカートリッジから記憶装置２０，２１，２２，２３，２４を取り外し、再利用する際の識別データの書き込みを容易にする。この結果、記憶装置２０，２１，２２，２３，２４の再利用を促進することができる。

以上、実施例に基づき本発明に係る記憶装置および記憶システムを説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることはもちろんである。

上記実施例では、記憶装置２０としてＥＥＰＲＯＭを用いて説明したが、格納データを不揮発的に維持することができると共に、格納データを書き換え可能な記憶装置であればＥＥＰＲＯＭに限られない。

上記実施例では、優先書き込みデータとしてインク残量データおよびインク消費量データを例示しているが、これらデータに代えてあるいはこれらデータに加えて他のデータを優先書き込みデータとしても良い。

上記実施例では、メモリアレイ２０１の先頭３ビットに識別データを格納しているが、識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。また、メモリアレイ２０１の容量は２５６ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。

上記実施例では、５つの記憶装置２０，２１，２２，２３，２４を５色（５個）の独立したインクカートリッジに備えた場合について説明したが、本実施例に係る記憶装置２０は、２色〜４色、あるいは６色以上のインクカートリッジに対しても適用することができる。

上記実施例では、インクジェットプリンタ用のインクカートリッジにインクカートリッジ情報を格納するための記憶装置として本実施例に係る記憶装置２０を説明したが、本実施例に係る記憶装置２０は他の態様にて用いられ得ることは言うまでもない。すなわち、複数の記憶装置を用いるシステムにおいて、特定の記憶装置に対してアクセスするためにメモリアレイ２０１の先頭３ビットに識別データを格納しているが、識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。また、メモリアレイ２０１の容量は２５６ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。

１０...ホストコンピュータ
１００...テスト用ホストコンピュータ１００
２０，２１，２２，２３，２４...記憶装置
４０，４１，４２，４３，４４...記憶装置
２００...メモリモジュール
２０１...メモリアレイ
２０２...アドレスカウンタ
２０３...ＩＤコンパレータ
２０４...オペレーションコードデコーダ
２０５...Ｉ／Ｏコントローラ
２０６...工場設定ユニット
ＶＤＬ...電源電圧供給線
ＶＤＤＨ...電源正極端子
ＶＤＤＭ...電源正極端子
ＣＬ...クロック信号線
ＤＬ...データ信号線
ＲＬ...リセット信号線
ＣＢ...クロックバス
ＤＢ...データバス
ＲＢ...リセットバス
ＶＳＣ...電源負極信号線
ＣＯＬ...カートリッジアウト信号線
ＣＯＴ...カートリッジアウト検出端子
ＣＴ...クロック信号端子
ＤＴ...データ信号端子
ＴＴ...テスト信号端子
ＲＴ...リセット信号端子
ＳＣＫ...クロック信号
ＣＤＡ...データ信号
ＲＳＴ...リセット信号
ＣＯＯ...カートリッジアウト信号

Claims (2)

1. 印刷記録材容器に装着可能であると共に、クロック信号線、データ信号線およびリセット信号線とバス接続可能な不揮発性の記憶装置であって、
   複数の不揮発性の記憶領域を有し、印刷記録材容器が収容する記録材種に対応する識別データを格納する記憶素子と、
   前記リセット信号線を介して入力されたリセット信号が、第１のレベルのときに初期化され、前記リセット信号が第２のレベルに切り替えられると、前記クロック信号線を介して入力されたクロック信号に同期して、前記記憶素子に対してデータの読み出しまたは書き込みを実行する記憶素子制御装置と、を備え、
   前記記憶素子制御装置は、前記リセット信号が第２のレベルに切り替えられた後、前記クロック信号に同期して前記データ信号線から入力されるデータを識別データとして取得し、
   前記記憶素子制御装置は、前記データ信号線から入力される前記識別データの取得と同時に、前記記憶素子に記憶されている識別データを取得し、
   前記記憶素子制御装置は、前記取得した前記データ信号線から入力される前記識別データと前記記憶素子に記憶されている識別データが一致したときに、前記記憶素子に対して読み出しまたは書き込みを実行する、
   ことを特徴とする記憶装置。
2. 請求項１に記載の記憶装置であって、
   前記記憶素子制御装置は、さらに、前記データ信号線と接続される入出力制御装置を備え、
   前記入出力制御装置は、
   前記リセット信号が第１のレベルの時に、前記記憶素子と前記入出力制御装置と間のデータ転送方向をデータ読み出し方向に設定すると共に、前記データ信号線に対する前記記憶素子から読み出されるデータのデータ転送を禁止し、
   前記記憶素子に記憶されている前記識別データの取得時も、前記データ信号線に対する前記記憶素子から読み出されるデータのデータ転送を禁止する、
   記憶装置。

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