JP4453314B2 - 複数のモードで読み書きが可能な記憶装置 - Google Patents

Description

本発明は、メモリの読み出しと書き込みの制御に関する。

インクジェットプリンタの消耗品であるインクカートリッジに対して、消耗品の残存量その他の属性情報を格納する不揮発性メモリを装備することが行われている。不揮発性メモリには、従来は、ＥＥＰＲＯＭ（ＥＬＥＣＴＲＯＮＩＣＡＬＬＹ ＥＲＡＳＡＢＬＥ ＡＮＤ ＰＲＯＧＲＡＭＭＡＢＬＥ ＲＥＡＤ ＯＮＬＹ ＭＥＭＯＲＹ）といったＤＲＡＭの数百倍の長い時間を書き込みに要するメモリしかなかった。

ところが、近年、消去処理を要するが書き込み速度の速いフラッシュメモリが実用化されるとともに、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）やＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）といったＳＲＡＭ並の速度で高速に書き込みが可能な高速不揮発性メモリについても実用化に向かっている。

特許公開２００２−１４８７０号公報

しかし、高速不揮発性メモリに対応した読み書き方法は、一般に、従来の不揮発性メモリに対応した読み書き方法とは異なるため、従来の不揮発性メモリから高速不揮発性メモリへの移行期においては、同一のインクに対して通信モードが異なる複数種類のインクカートリッジを用意しなければならないという問題が生ずる。さらに、この問題は、インクカートリッジに限られずトナーその他の消耗品を収容する消耗品容器一般に生じ得る問題である。

この発明は、従来技術における上述の課題を解決するためになされたものであり、通信制御モードの切替が可能な記憶装置において、外部機器から受信した受信信号に応じて通信制御モードを自動的に切り替えるための技術を提供することを目的とする。

本発明は、外部機器との通信における通信制御モードの切替が可能な記憶装置であって、
前記通信制御モードは、比較的に高速にデータの書き込みが可能な不揮発性メモリに対してデータの高速書き込みを行うための高速制御モードと、比較的に低速にデータの書き込みが可能な不揮発性メモリに対してデータの低速書き込みを行うための低速制御モードとを含み、
前記記憶装置は、
前記高速制御モードと前記低速制御モードのいずれのモードによっても書き込みが可能な不揮発性メモリと、
前記外部機器から受信した受信信号に応じて、前記通信制御モードを自動的に切り替える通信制御部と、
を備えることを特徴とする。

本発明の記憶装置では、外部機器から受信した受信信号に応じて通信制御モードが自動的に切り替えられるので、外部機器が高速制御モードと低速制御モードのいずれで通信を行ってもデータの読み書きを行うことができる。

上記記憶装置において、前記受信信号は、前記記憶装置に書き込むべきデータと同期して受信されるクロック信号を含み、
前記通信制御部は、前記クロック信号に含まれる特定のパルスの長さに基づいて前記切り替えを行うようにしても良い。

記憶装置に書き込むべきデータと同期するクロック信号のパルスの長さは、不揮発性メモリへの書き込みに要する時間に応じて変動するので、この変動に応じて受信した信号の通信モードを判別するようにすれば、記憶装置側に本発明を適用するだけで通信モードの自動切り替えが可能となる。

上記記憶装置において、前記記憶装置は、クロック信号線、データ信号線、およびリセット信号線と接続されており、
前記クロック信号線は、前記クロック信号の受信のための配線であり、
前記データ信号線は、前記データの送受信のための配線であり、
前記リセット信号線は、前記記憶装置を初期化するためのリセット信号を受信するための配線であり、
前記特定のパルスは、前記リセット信号を受信した後に所定の番目に受信されるパルスであるようにしても良い。

なお、記憶装置と、クロック信号線その他の各信号性との間の接続方法は、バス接続であってもディスクリート接続であっても良い。

上記記憶装置において、前記高速制御モードは、前記不揮発性メモリの書き込みの対象となる特定の領域に格納されたデータを一括して消去した後に、前記特定の領域に前記高速書き込みを行うモードであるようにしても良い。

このように、不揮発性メモリの書き込みの対象となる特定の領域全体に対して一括して消去処理を行えば、消去の処理速度を速くすることができる。

なお、本発明は、記憶装置や通信装置、それらの方法または装置の機能をコンピュータに実現させるためのコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体、そのコンピュータプログラムを含み搬送波内に具現化されたデータ信号、記憶装置を備える消耗品容器等の種々の形態で実現することができる。

Ａ．装置の構成：
図１は、本発明の実施例における複数の記憶装置とホストコンピュータを含む記憶システムの構成例を示す説明図である。この記憶システムは、ホストコンピュータ１０と、５個の記憶装置２０、２１、２２、２３、２４を有するメモリモジュール基板２００とを備えている。

ホストコンピュータ１０とメモリモジュール基板２００は、電力供給線ＶＤＬと、クロック信号線ＣＬと、データ信号線ＤＬと、リセット信号線ＲＬと、カートリッジアウト信号線ＣＯＬとで接続されている。これらの線は、たとえばフレキシブル・フィード・ケーブル（ＦＦＣ）として実装することができる。

電力供給線ＶＤＬは、５個の記憶装置２０、２１、２２、２３、２４の各々に接続されている。クロック信号線ＣＬ、データ信号線ＤＬ、およびリセット信号線ＲＬは、それぞれクロックバスＣＢ、データバスＤＢ、およびリセットバスＲＢを介して５個の記憶装置２０、２１、２２、２３、２４の各々にバス接続されている。カートリッジアウト信号線ＣＯＬは、直列に接続された５個の記憶装置２０、２１、２２、２３、２４を介して接地されている。

電力供給線ＶＤＬは、ホストコンピュータ１０から各記憶装置２０、２１、２２、２３、２４に電力を供給するための線である。クロック信号線ＣＬとリセット信号線ＲＬは、それぞれクロック信号ＳＣＫとリセット信号ＲＳＴとをホストコンピュータ１０から各記憶装置２０、２１、２２、２３、２４に送信するための線である。データ信号線ＤＬは、ホストコンピュータ１０と各記憶装置２０、２１、２２、２３、２４の間でデータやコマンドを授受するための線である。カートリッジアウト信号線ＣＯＬは、ホストコンピュータ１０がカートリッジアウト信号ＣＯを受信するための線である。

図２は、本発明の実施例における記憶装置２０の内部回路構成を示すブロック図である。記憶装置２０は、メモリアレイ２０１、ＩＤコンパレータ２０３、Ｉ／Ｏコントローラ２０５、オペレーションコードデコーダ２０４、およびアドレスカウンタ２０２を備えている。記憶装置２０は、電源正極端子ＶＤＤＭを介して電力供給線ＶＤＬと接続されており、また、クロック信号端子ＣＴ、データ信号端子ＤＴ、およびリセット信号端子ＲＴを介して、それぞれクロックバスＣＢ、データバスＤＢ、およびリセットバスＲＢにバス接続されている。なお、記憶装置２１、２２、２３、２４は、記憶装置２０と同一の構成を有している。

アドレスカウンタ２０２は、クロック信号ＳＣＫに同期してそのカウンタ値をインクリメントする回路である。カウンタ値は、メモリアレイ２０１の記憶領域位置（アドレス）と関連付けられている。このように、本実施例では、シーケンシャルにメモリアレイ２０１における書き込み位置や読み出し位置が指定される。

メモリアレイ２０１は、本実施例では、図３（ａ）に示されるような２５６ビットの記憶領域を有している。この記憶領域は、識別データ格納用の記憶領域（先頭から３ビット）と、空白領域（先頭から４ビット目）と、データ格納領域（先頭から５ビット目以降）とに区分されている。データ格納領域には、インク消費量その他の情報が格納される。この記憶領域は、シーケンシャルに読み書きされるホストコンピュータ１０から記憶装置が受信するデータフィールド（図３（ｂ））に対応するように構成されている。なお、メモリアレイ２０１は、フラッシュメモリその他の高速不揮発メモリである。

ホストコンピュータ１０から記憶装置が受信するデータフィールド（図３（ｂ））は、識別データ送信用のフィールド（先頭から３ビット）と、書き込み／読み出しコマンド送信用のフィールド（先頭から４ビット目）と、データ送信用フィールド（先頭から５ビット目以降）とに区分されている。なお、ホストコンピュータ１０による信号の通信制御モードには、メモリアレイ２０１がＥＥＰＲＯＭその他の低速不揮発メモリであることを想定した低速通信制御モードと、フラッシュメモリその他の高速不揮発メモリであることを想定した高速通信制御モードとがある。

ＩＤコンパレータ２０３は、ホストコンピュータ１０からデータ信号端子ＤＴを介して入力されたデータ列に含まれる識別データとメモリアレイ２０１に格納されている識別データとが一致するか否かを判定する。両識別データが一致する場合には、ＩＤコンパレータ２０３はアクセス許可信号ＥＮをオペレーションコードデコーダ２０４に送信する。

オペレーションコードデコーダ２０４は、アクセス許可信号ＥＮを受信すると、取得した書き込み／読み出しコマンドに応じて、Ｉ／Ｏコントローラ２０５に対して書き込み処理要求または読み出し処理要求を送信する。

Ｉ／Ｏコントローラ２０５は、オペレーションコードデコーダ２０４からの要求に従ってメモリアレイ２０１に対するデータ転送方向を切り換え制御する。Ｉ／Ｏコントローラ２０５は、さらに、転送されるデータを一時的に格納するバッファメモリ（図示しない）を備えている。Ｉ／Ｏコントローラ２０５は、さらに内部クロック３０５を有している。

内部クロック３０５は、リングオシレータとして簡易に構成されている。リングオシレータとは、トランジスタの素子遅延を使用したクロック回路であり、インバータ回路(反転回路)を奇数個組み合わせることによって構成されている。

Ｉ／Ｏコントローラ２０５は、ホストコンピュータ１０から受信した信号に応じて、ホストコンピュータ１０が使用している通信制御方法が低速不揮発メモリ用であるか高速不揮発メモリ用であるかを判別することができる。なお、判別方法については後述する。なお、Ｉ／Ｏコントローラ２０５は、特許請求の範囲における「通信制御部」として機能している。

Ｂ．記憶装置が行う処理の内容：
図４は、本発明の実施例において各記憶装置２０、２１、２２、２３、２４が行う処理の内容を示すフローチャートである。各記憶装置２０、２１、２２、２３、２４は、ホストコンピュータ１０からの信号に応じて、受動的に以下の処理を行う。

ステップＳ１００では、各記憶装置２０、２１、２２、２３、２４のアドレスカウンタ２０２（図２）は、カウンタ値を初期値に戻す。この処理は、ホストコンピュータ１０からのリセット信号ＲＳＴの受信に応じて行われる。これにより、各記憶装置２０、２１、２２、２３、２４は、ホストコンピュータ１０からのデータの受信とその処理が可能な状態となる。

ステップＳ２００では、各記憶装置２０、２１、２２、２３、２４のＩＤコンパレータ２０３は、ホストコンピュータ１０から受信したデータのうちの先頭から３ビット（識別データ送信用フィールド（図３（ｂ）））に含まれる識別データを読み込む。読み込みの制御は、Ｉ／Ｏコントローラ２０５によって行われる。

ステップＳ３００では、各記憶装置２０、２１、２２、２３、２４のＩＤコンパレータ２０３は、受信した識別データとメモリアレイ２０１の識別データ格納用の記憶領域（図３（ａ））に格納されている識別データとが一致するか否かを判定する。この判定の結果、各記憶装置２０、２１、２２、２３、２４のうちのＩＤが一致しなかった記憶装置については処理が完了し、新たにリセット信号ＲＳＴを受信するまで待機することになる。

一方、ＩＤが一致した記憶装置については、ＩＤコンパレータ２０３がアクセス許可信号ＥＮをオペレーションコードデコーダ２０４に送信し、これにより読み書きの処理が可能とされる。このような処理によって、ホストコンピュータ１０は、読み書きの対象とする記憶装置を指定することができる。なお、本明細書では、記憶装置２０のＩＤが一致したものとして説明を進める。

ステップＳ４００では、オペレーションコードデコーダ２０４は、先頭から４ビット目（書き込み／読み出しコマンド送信用フィールド）のコマンドに応じて、メモリアレイ２０１へのデータの書き込み処理とメモリアレイ２０１からのデータの読み出し処理のいずれかに処理を進める。

受信したコマンドが読み出しコマンドのときには、記憶装置２０のオペレーションコードデコーダ２０４は、メモリ２０１からデータを読み出してホストコンピュータ１０に転送できるようなデータ転送方向をＩ／Ｏコントローラ２０５に要求する。これに応じて、メモリ２０１からのデータの読み出しが開始される（ステップＳ６００）。

受信したコマンドが読み出しコマンドのときには、記憶装置２０のオペレーションコードデコーダ２０４は、ホストコンピュータ１０から受信したデータをメモリ２０１に転送できるようなデータ転送方向をＩ／Ｏコントローラ２０５に要求する。これに応じて、メモリ２０１へのデータの書き込みが開始される（ステップＳ５００）。

図５は、ホストコンピュータ１０によって指定された記憶装置２０が行う書き込み処理の内容を示すフローチャートである。書き込み処理には、低速互換モードと高速モードの２つのモードがある。低速互換モードは、メモリ２０１がＥＥＰＲＯＭその他の書き込み速度が遅い低速不揮発メモリであるときと、フラッシュメモリその他の高速不揮発メモリであるときの双方に使用可能な処理モードである。一方、高速モードは、メモリ２０１がフラッシュメモリその他の高速メモリであるときにのみ使用可能な処理モードである。

図６は、低速互換モードにおけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、およびデータ信号ＣＤＡの時間的関係を示すタイミングチャートである。クロックＣ１〜Ｃ６は、それぞれリセット信号ＲＳＴがハイとなってから１番目から６番目のクロックパルスである。

データ信号ＣＤＡは、このクロックパルスに同期してホストコンピュータ１０から送信される。たとえば識別データの３ビットは、クロックＣ１、Ｃ２、Ｃ３に同期して送信される。一方、記憶装置２０は、クロックＣ１、Ｃ２、Ｃ３の立ち上がりエッジや立ち下がりエッジを制御信号として使用してデータ信号を受信する。

ステップ５１０では、Ｉ／Ｏコントローラ２０５は、リセット信号を受信してから５番目に受信されるパルスであるクロックＣ５の立ち上がりエッジからの時間を計測する。この計測は、内部クロック３０５（図２）から出力されるクロック信号に基づいて行われる。なお、クロックＣ５は、特許請求の範囲における「特定のパルス」に相当する。

ステップ５２０では、Ｉ／Ｏコントローラ２０５は、立ち上がりエッジからの時間が２μＳを超えたか否かを判断する。立ち上がりエッジからの時間が２μＳを超えた時点で、Ｉ／Ｏコントローラ２０５は、ホストコンピュータ１０が低速通信制御モードで通信していると決定する。この決定に応じて、Ｉ／Ｏコントローラ２０５は、低速通信制御モードに対応した低速互換モードに書き込み処理モードを切り替える。なお、デフォルトのモードは、高速モードである。

ステップ５３０では、Ｉ／Ｏコントローラ２０５は、低速互換モードでの書き込み処理を行う。低速互換モードでは、Ｉ／Ｏコントローラ２０５は、各ビット毎に「消去処理」と「記録処理」とが２５００μＳの時間をかけて行われる。これらの処理は、記憶装置２０が低速不揮発メモリを備えていることを想定してホストコンピュータ１０が行う処理であるが、高速不揮発メモリにもそのまま適用することができる。

一方、立ち上がりエッジからの時間が２μＳを超える前に立ち下がりエッジが検出されると、Ｉ／Ｏコントローラ２０５は、ホストコンピュータ１０が高速通信制御モードで通信していると決定する。この決定に応じて、Ｉ／Ｏコントローラ２０５は、デフォルトとして設定されている高速通信制御モードに対応した高速モードでの書き込み処理を行う（ステップ５４０）。なお、高速モードをデフォルトとして設定しているのは、処理時間がクリティカルな高速モードにおいて、処理の切替に伴う制御の遅延を回避するためである。

図７は、ホストコンピュータ１０によって指定された記憶装置２０が行う高速モードの内容を示すフローチャートである。図８と図９は、それぞれ高速モードでの消去処理と書き込み処理におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、およびデータ信号ＣＤＡの時間的関係を示すタイミングチャートである。

高速モードは、メモリアレイ２０１の内容を一括して消去した後に、メモリアレイ２０１に高速でデータを書き込むことによって行われる。このように、「消去」と「書き込み」の処理を分離しているのは、「消去」の処理をメモリアレイ２０１の書き込み対象となる格納領域の全体に対して一括して行うことによって処理速度を速くするためである。なお、書き込み対象となる格納領域は、データの格納領域だけでなく、ＩＤやコマンドといった情報を格納する領域をも含むようにしても良い。

ステップ５４１では、Ｉ／Ｏコントローラ２０５は、クロックＣ５〜Ｃ１２に同期してホストコンピュータ１０からの信号を８ビット分バッファする。本実施例では、８ビット毎にデータの転送が行われる。

ステップ５４２では、Ｉ／Ｏコントローラ２０５は、最初にバッファされた８ビットのデータに基づいて、ホストコンピュータ１０からの信号が「消去」と「データの書き込み」のいずれを命令しているかを決定する。具体的には、たとえば８ビットのデータが全て「１」である場合には、「消去命令」であると決定することができる。この決定に応じて、Ｉ／Ｏコントローラ２０５は、メモリアレイ２０１の内容を一括して消去するとともに（ステップＳ５２３）、次のリセット信号ＲＳＴの立ち上がりまで待機する。

ステップ５４４では、Ｉ／Ｏコントローラ２０５は、高速モードでデータの書き込みを行う。このデータの書き込みは、Ｉ／Ｏコントローラ２０５へのバッファとメモリアレイ２０１への書き込みと８ビット毎に繰り返すことにより高速に行われる。

このように、本実施例の記憶装置２０は、データと同期するクロック信号に含まれる特定のパルスの長さに基づいて通信制御モードの切り替えが行われるので、ホストコンピュータ１０に変更を加えることなく通信モードの自動切り替えが可能となる。これにより、特に高速不揮発性メモリの普及期において、高速不揮発性メモリと低速不揮発性メモリが混在するような場合にも互角性を確保して円滑な高速不揮発性メモリの普及を実現することができる。なお、本実施例では、高速モードと低速互換モードとは、それぞれ特許請求の範囲における「高速制御モード」と「低速制御モード」とに相当する。

Ｃ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、たとえば次のような変形も可能である。

Ｃ−１．上述の実施例では、記憶装置は、内部クロックを有しているが、外部から別途クロック信号が供給されるように構成されていても良い。

Ｃ−２．上述の実施例では、高速モードでは、消去と書き込みの処理が分離されているが、低速互換モードと同様に消去と書き込みを逐次行うようにしても良い。

Ｃ−３．上述の実施例では、特定のクロックのパルスの長さに基づいて通信制御モードを判別しているが、たとえば記憶装置の外部の機器であるホストコンピュータに通信モードの判別のための特定の回路（たとえばＲＣ回路やジャンパ）を設けるようにしても良い。さらに、上述の実施例のように消去と書き込みの処理が分離されている場合には、「消去命令」の受信の有無に応じて通信制御モードを切り替えるようにしても良い。

本発明で使用する通信制御部は、一般に、外部機器から受信した受信信号に応じて、通信制御モードを自動的に切り替えることができるように構成されていれば良い。

Ｃ−４．上述の実施例では、高速モードにおいて、最初にバッファされるデータの内容に基づいて「消去」と「データの書き込み」のいずれかが決定されているが、たとえば特定のクロックのパルスの長さに基づいて決定するようにしても良い。

Ｃ−５．上述の実施例では、メモリアレイ２０１は、フラッシュメモリその他の消去処理が必要なメモリであるが、たとえばＭＲＡＭやＦｅＲＡＭといったオーバーライトが可能で消去処理が不要なメモリであっても良い。ただし、この場合には、Ｉ／Ｏコントローラ２０５は、たとえば消去処理が要求されるコマンドを無効化するように構成されていることが好ましい。

Ｃ−６．上述の実施例では、利用可能な通信制御モードには、メモリアレイ２０１がＥＥＰＲＯＭその他の低速不揮発メモリであることを想定した低速互換モードと、フラッシュメモリその他の高速不揮発メモリであることを想定した高速モードと、の２つの通信モードがあるが、たとえばメモリアレイ２０１がＲＡＭやＦｅＲＡＭといったオーバーライトが可能なメモリであることを想定した３番目の通信制御モードがあっても良い。

本発明では、一般に、通信制御モードは、比較的に高速にデータの書き込みが可能な不揮発性メモリに対してデータの高速書き込みを行うための高速制御モードと、比較的に低速にデータの書き込みが可能な不揮発性メモリに対してデータの低速書き込みを行うための低速制御モードとを含むように構成されていれば良く、通信制御モードの数は問わない。

本発明の機能の一部または全部がソフトウェアで実現される場合には、そのソフトウェア（コンピュータプログラム）は、コンピュータ読み取り可能な記録媒体に格納された形で提供することができる。この発明において、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスクやＣＤ−ＲＯＭのような携帯型の記録媒体に限らず、各種のＲＡＭやＲＯＭ等のコンピュータ内の内部記憶装置や、ハードディスク等のコンピュータに固定されている外部記憶装置も含んでいる。

本発明の実施例における複数の記憶装置とホストコンピュータを含む記憶システムの構成例を示す説明図。 本発明の実施例における記憶装置２０の内部回路構成を示すブロック図。 ホストコンピュータ１０から記憶装置が受信するデータフィールド。 本発明の実施例において各記憶装置２０、２１、２２、２３、２４が行う処理の内容を示すフローチャート。 ホストコンピュータ１０によって指定された記憶装置２０が行う書き込み処理の内容を示すフローチャート。 低速互換モードにおけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、およびデータ信号ＣＤＡの時間的関係を示すタイミングチャート。 ホストコンピュータ１０によって指定された記憶装置２０が行う高速モードの内容を示すフローチャート。 高速モードでの消去処理におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、およびデータ信号ＣＤＡの時間的関係を示すタイミングチャート。 高速モードでの書き込み処理におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、およびデータ信号ＣＤＡの時間的関係を示すタイミングチャート。

符号の説明

１０…ホストコンピュータ
２０、２１、２２、２３、２４…記憶装置
２００…メモリモジュール基板
２０１…メモリアレイ
２０２…アドレスカウンタ
２０３…ＩＤコンパレータ
２０４…オペレーションコードデコーダ
２０５…Ｉ／Ｏコントローラ
３０５…内部クロック

Claims (2)

1. 外部機器との通信における通信制御モードの切替が可能な記憶装置であって、
   前記通信制御モードは、比較的高速なデータ書き込み及び比較的低速なデータ書込みが可能な不揮発性メモリである高速不揮発性メモリに対してデータの高速書き込みを行うための高速制御モードと、比較的低速なデータ書き込みが可能な不揮発性メモリである低速不揮発性メモリに対してデータの低速書き込みを行うための低速制御モードとを含み、
   前記記憶装置は、
   前記高速不揮発性メモリと、
   第１のクロック信号を生成するクロック信号生成部と、
   前記記憶装置に書き込むべきデータを、前記通信制御モードが前記低速制御モードである場合に、ビット毎に消去処理及び記録処理を実行して前記高速不揮発性メモリに前記低速書き込みを行い、前記通信制御モードが前記高速制御モードである場合に、前記高速不揮発性メモリの書き込みの対象となる特定の領域に格納されたデータを一括して消去した後に、前記特定の領域に前記高速書き込みを行う通信制御部であって、
   前記データ及び前記データと同期している第２のクロック信号を前記外部機器から受信すると、前記第２のクロック信号に含まれる特定のパルスの長さを前記第１のクロック信号に基づき計測し、前記計測した特定のパルスの長さに応じて、前記通信制御モードを自動的に切り替える通信制御部と、
   を備えることを特徴とする、記憶装置。
2. 請求項１記載の記憶装置であって、
   前記記憶装置は、クロック信号線、データ信号線、およびリセット信号線を介して前記外部機器と接続されており、
   前記クロック信号線は、前記第２のクロック信号の送受信のための配線であり、
   前記データ信号線は、前記データの送受信のための配線であり、
   前記リセット信号線は、前記記憶装置を初期化するためのリセット信号を送受信するための配線であり、
   前記特定のパルスは、前記記憶装置において前記リセット信号を受信した後に所定の番目に受信されるパルスである、記憶装置。

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