KR100893428B1

KR100893428B1 - 인터페이스 장치

Info

Publication number: KR100893428B1
Application number: KR1020037004027A
Authority: KR
Inventors: 반도히데아키
Original assignee: 소니 가부시끼 가이샤
Priority date: 2001-07-25
Filing date: 2002-06-27
Publication date: 2009-04-17
Also published as: KR20040017793A; JP4148136B2; EP1411705B1; US20040006654A1; CN101515263B; US7277973B2; EP1862911B1; CN100493096C; CN101515263A; CN1471787A; DE60229137D1; EP1411705A1; EP1411705A4; JPWO2003010939A1; EP1862911A1; WO2003010939A1; DE60239570D1

Abstract

메모리 카드(1)는, 호스트와의 사이에서 4개의 데이터 통신 회선을 사용하여 4비트 병렬 데이터의 쌍방향 통신을 행하는 데이터 단자(DATA/SDI0, DATA1, DATA2, DATA3)와 클록을 호스트로부터 수신하는 클록 단자(SCLK)와, 4비트 병렬 데이터의 통신 회선의 상태 및 전송 시작 타이밍을 나타내는 버스 상태 신호를 호스트로부터 수신하는 단자(BS)를 구비한다. 제 1의 데이터 단자(DATA0/SDI0)는, 1비트 직렬 데이터 통신을 행하는 메모리 카드의 데이터 단자로서 이용되고, 이 메모리 카드와의 호환성이 확보된다.

Description

인터페이스 장치{INTERFACE APPARATUS}

본 발명은, 호스트 기기와, 리무버블한 외부 접속 기기와의 사이의 인터페이스 장치에 관한 것이다.

종래부터 이른바 메모리 카드라 불리는 리무버블한 IC 메모리 장치가 알려져 있다.

메모리 카드는, 내부에 불휘발성 반도체 메모리(IC 메모리)를 갖고 있고, 정지 화상 데이터, 동화상 데이터, 음성 데이터, 음악 데이터 등의 각종 디지털 데이터를 격납할 수 있다. 이 메모리 카드는, 예를 들면, 정보 휴대 단말, 데스크톱형 컴퓨터, 노트형 컴퓨터, 휴대 전화기, 오디오 장치, 가전 장치 등등의 호스트 기기의 외부 기억 미디어로서 기능한다.

종전의 메모리 카드에, 호스트 기기와의 사이의 데이터의 전송을, 1비트 직렬 데이터, 클록 신호, 버스 상태 신호의 3개의 신호를 전송하는 3선식 반2중 직렬 프로토콜을 이용한 것이 있다.

직렬 데이터 신호는, 메모리 카드와 호스트 기기와의 사이를 전송되는 데이 터 신호이다. 직렬 데이터 신호는, 버스 상태 신호에 의해 규정되는 상태에 따라, 그 데이터의 전송 방향과 속성이 변화한다.

버스 상태 신호는, 직렬 데이터 신호의 상태 및 각 상태에 있어서의 직렬 데이터 신호의 전송 시작 타이밍을 규정하는 신호이다.

클록 신호는, 버스상에 전송되는 직렬 데이터 신호 및 버스 상태 신호의 클록이다. 이 클록 신호는, 호스트 기기로부터 메모리 카드로 전송된다. 클록 신호는, 후술하는 패킷 통신 중 3개의 상태(BS1 내지 B3)일 때 반드시 출력된다.

이상과 같은 3선식반2중 직렬 프로토콜을 이용하는 메모리 카드로서, 본 출원인이 제안한 일본 특허출원 특원평11-53306호 공보, 미국 특허6253259호 명세서가 있다.

이하, 종래의 메모리 카드로서, 상기 공보에 나타내고 있는 메모리 카드에 관해 설명을 한다.

종래의 메모리 카드의 개략 평면도 및 단자 부분의 확대도를 도시한다. 종래의 메모리 카드(500)는, 도 1에 도시한 바와 같이 카드 형상으로 되어 있고, 이 단부 부분에 핀 1 내지 핀 10의 10개의 단자가 마련되어 있다.

핀 1 및 핀 10은, 그라운드(VSS) 단자이다. 핀 2는 버스 상태 신호가 호스트 기기로부터 메모리 카드로 입력되는 BS 단자이다. 핀 3 및 핀 9는 전원 전압(VCC) 단자이다. 핀 4는 메모리 카드와 호스트 기기와의 사이에 전송되는 직렬 데이터 신호의 입출력단자(SDIO 단자)이다. 핀 5 및 핀 7은 예비 단자이다. 핀 6은 메모리 카드가 슬롯에 삽입되어 있는지 또는 삽입되지 않았는지를 호스트 기기가 판단하기 위한 삽입/꺼냄 검출 단자(IBS 단자)이다. 핀 8은 클록 신호가 호스트 기기로부터 메모리 카드로 입력되는 클록(SCLK)단자이다.

종래의 메모리 카드(500)와 호스트 기기(600)와의 사이의 인터페이스의 프론트 엔드 부분의 회로 구성예를 도 2에 도시한다.

종래의 메모리 카드(500)는 데이터 입력 버퍼(501R)와 데이터 출력 버퍼(501S)와 BS 입력 버퍼(505)와 CLK 입력 버퍼(506)를 구비하고 있다.

데이터 입력 버퍼(501R) 및 데이터 출력 버퍼(501S)는 SDIO 단자의 입출력 드라이버로서 기능한다. BS 입력 버퍼(505)는 BS 단자의 입력 드라이버로서 기능한다. CLK 입력 버퍼(506)는 SCLK 단자의 입력 드라이버로서 기능한다.

여기서, 데이터 출력 버퍼(501S)는 이른바 트라이 상태 버퍼로 되어 있다. 메모리 카드에서는 하나의 회선으로 쌍방향의 데이터 통신을 행하기 때문에 데이터의 입력시에는 사용하지 않는 출력 드라이버가 출력단을 하이 임피던스로 할 필요가 있다. 그 때문에, 데이터 출력용의 드라이버로서 기능하는 데이터 출력 버퍼(501S)에는 트라이 상태 버퍼를 이용하고 있다. 이 데이터 출력 버퍼(501S)에는 도시하지 않은 제어부 등으로부터 이네이블 신호(DE2)가 제어 신호로서 입력된다. 데이터 출력 버퍼(501S)는 이 이네이블 신호(DE2)가 High일 때 출력단이 하이 임피던스로 되고, Low일 때 출력단이 유효로 된다.

또한, 메모리 카드(500)는 데이터 입력 플립플롭(511R)과 데이터 출력 플립플롭(511S)과 BS 입력 플립플롭(515)을 갖고 있다.

데이터 입력 플립플롭(511R) 및 데이터 출력 플립플롭(511S)은 SDIO 단자의 입출력 데이터의 래치 회로로서 기능한다. BS 입력 플립플롭(515)은 BS 단자의 입력 데이터의 래치 회로로서 기능한다.

데이터 입력 플립플롭(511R)에는 데이터 입력, 버퍼(501R)로부터 데이터가 입력되고, 도시하지 않은 제어부 등으로 데이터가 출력된다. 데이터 출력 플립플롭(511S)에는 도시하지 않은 제어부 등으로부터 데이터가 입력되고, 데이터 출력 버퍼(501S)로 데이터가 출력된다. BS 입력용 플립플롭(515)에는 BS 입력 버퍼(505)로부터 데이터가 입력되고, 도시하지 않은 제어부 등으로 데이터가 출력된다.

또한, 이상과 같은 각 플립플롭에는 SCLK 단자로부터 공급되는 클록 신호가 입력된다.

여기서, 데이터 입력 플립플롭(511R), BS 입력 플립플롭(515)은 각각 클록 신호의 상승 에지의 타이밍에 동기하여 데이터를 래치하도록에 동작한다. 한편, 데이터 출력 플립플롭(511S)은 클록 신호의 하강 에지의 타이밍에 동기하여 데이터를 래치하도록 동작을 한다.

한편, 호스트 기기(600)는 데이터 입력 버퍼(601R)와 데이터 출력 버퍼(601S)와 BS 출력 버퍼(605)와 CLK 출력 버퍼(606)를 유효하게 한다.

데이터 입력 버퍼(601R) 및 데이터 출력 버퍼(601S)는 SDIO 단자의 입출력 드라이버로서 기능한다. BS 출력 버퍼(605)는 BS 단자의 출력 드라이버로서 기능한다. CLK 출력 버퍼(606)는 SCLK 단자의 출력 드라이버로서 기능한다.

또한, 데이터 출력 버퍼(601S)는 이른바 트라이 상태 버퍼이다. 이 데이터 출력 버퍼(601S)를 트라이 상태 버퍼로 하는 이유는, 메모리 카드측과 마찬가지이다. 데이터 출력 버퍼(601S)에는 이네이블 신호(DE1)가 제어 신호로서 입력된다. 데이터 출력 버퍼(601S)는 이네이블 신호(DE1)가 High일 때 출력단이 하이임피던스로 되고, Low일 때 출력단이 유효로 된다. 이네이블 신호(DE1)는 도시하지 않은 제어부 등으로부터 출력된다.

호스트 기기(600)는 데이터 입력 플립플롭(611R))와 데이터 출력 플립플롭(611S)과 BS 출력 플립플롭(615)과, 클록 발생기(616)를 갖고 있다.

데이터 입력 플립플롭(611R) 및 데이터 출력 플립플롭(611S)은 SDIO 단자의 입출력 데이터의 래치 회로로서 기능한다. BS 출력 플립플롭(615)은 BS 단자의 출력 데이터의 래치 회로로서 기능한다.

클록 발생기(616)는 소정의 주파수(예를 들면 최대 20MHz)의 클록 신호를 발생한다.

데이터 입력 플립플롭(611R)에는 데이터 입력 버퍼(601R)로부터 데이터가 입력되고, 도시하지 않은 제어부 등으로 데이터가 출력된다. 데이터 출력 플립플롭(611S)에는 도시하지 않은 제어부 등으로부터 데이터가 입력되고, 데이터 출력 버퍼(601S)로 데이터가 출력된다. BS 출력 플립플롭(615)에는 도시하지 않은 제어부 등으로부터 데이터가 입력되고, BS 출력 버퍼(605)로 데이터가 출력된다.

또한, 이상과 같은 각 플립플롭에는 클록 발생기(616)로부터 발생된 클록 신호가 입력된다.

여기서, 데이터 입력 플립플롭(611R), 데이터 출력 플립플롭(611S), BS 출력 플립플롭(615)은 각각 클록 신호의 하강 에지의 타이밍에 동기하여 데이터를 래치하도록 동작한다.

다음에, 이상과 같은 프런트 엔드 회로에 있어서, 호스트 기기(600)로부터 메모리 카드(500)로 데이터 전송하는 경우에 관해 설명을 한다.

우선, 호스트측의 이네이블 신호(DE1)는 Low로 되고, 메모리 카드측의 이네이블 신호(DE2)는 High로 된다. 그 때문에, 호스트측의 데이터 출력 버퍼(601S)는 출력이 이네이블 상태로 되고, 메모리 카드측의 데이터 출력 버퍼(501S)는 출력이 하이 임피던스 상태로 된다. 이 때문에, 직렬 데이터 신호(SDI0)는 호스트 기기(600) → 메모리 카드(500)의 방향으로 전송되게 된다.

직렬 데이터 신호는 클록 신호의 하강 에지에 동기하여 호스트 기기측의 데이터 출력 플립플롭(611S)으로부터 출력된다. 데이터 출력 플립플롭(611S)으로부터 출력된 직렬 데이터 신호는, 데이터 출력 버퍼(601S) → 핀 4 → 데이터 입력 버퍼(501R)를 통하여 메모리 카드측의 데이터 입력 플립플롭(511R)으로 공급된다. 직렬 데이터 신호는 클록 신호의 상승 에지에 동기하여 메모리 카드측의 데이터 입력 플립플록(511R)으로 입력된다.

다음에, 메모리 카드(500)로부터 호스트 기기(600)로 데이터를 전송하는 경우에 관해 설명을 한다.

우선, 호스트측의 이네이블 신호(DE1)는 High로 되고, 메모리 카드측의 이네이블 신호(DE2)는 Low로 된다. 그 때문에, 호스트측의 데이터 출력 버퍼(601S)는 출력이 하이 임피던스 상태로 되고, 메모리 카드측의 데이터 출력 버퍼(501S)는 출 력이 이네이블 상태로 된다. 이렇기 때문에, 직렬 데이터 신호(SDIO)는 메모리 카드 500) → 호스트 기기(60O)의 방향으로 전송되게 된다.

직렬 데이터 신호는 클록 신호의 하강 에지에 동기하여 메모리 카드측의 데이터 출력 플립플롭(511S)으로부터 출력된다. 데이터 출력 플립플롭(511S)으로부터 출력된 직렬 데이터 신호는 데이터 출력 버퍼(501S) → 핀 4 → 데이터 입력 버퍼(601R)를 통하여 호스트 기기측의 데이터 입력 플립플롭(611R)으로 공급된다.

직렬 데이터 신호는 클록 신호의 하강 에지에 동기하여 호스트 기기측의 데이터 입력 플립플롭(611R)으로 입력된다.

또한, 버스 상태 신호는 호스트 기기(600)로부터 메모리 카드(500)로의 한 방향으로 데이터 전송된다. 즉, 본 인터페이스에서는 데이터 통신의 주도권은 호스트 기기(600)측이 갖는 것으로 된다.

버스 상태 신호는 클록 신호의 하강 에지에 동기하여 호스트 기기측의 BS 출력 플립플롭(615)으로부터 출력된다. HS 출력 플립플롭(615)으로부터 출력된 버스 상태 신호는 BS 출력 버퍼(605) → 핀 2 → BS 입력 버퍼(505)를 통하여 메모리 카드측의 BS 입력 플립플롭(515)으로 공급된다. 버스 상태 신호는 클록 신호의 상승 에지에 동기하여 메모리 카드측의 BS 입력 플립플롭(515)에 입력된다.

또한, 클록 신호는 클록 발생기(616)로부터 발생되고, 호스트 기기(600)의 각 플립플롭으로 공급된다. 또한, 클록 신호는 CLK 출력 버퍼(606) → 핀 8 → CLK 입력 버퍼(506)를 통하여 메모리 카드(500)의 각 플립플롭으로 입력된다.

다음에, 종래의 메모리 카드의 통신 내용에 관해 설명한다.

종래의 메모리 카드의 인터페이스에서는 버스 상태 신호의 전환에 의해 직렬 데이터 신호의 속성 및 방향이 규정된다. 상태는 패킷 통신이 행하여지지 않는 상태(BS0)와, 패킷 통신중의 3개의 상태(BS1 내지 BS3)의 합계 4개로 구분된다. 버스 상태 신호는 High와 Low와의 전환 타이밍에서, BS0로부터 BS3까지 순번대로 상태가 전환되어 간다.

또한, 각 상태에서의 데이터의 속성이나 방향은 메모리 카드로부터 호스트 기기로 데이터 전송하는 리드 프로토콜과, 호스트 기기로부터 메모리 카드로 데이터 전송하는 라이트 프로토콜에서 다르다. 또한, 종래의 메모리 카드의 인터페이스에서는 BS1로부터 BS3까지를 1개의 패킷으로서 전송이 관리되고 있다. 호스트 기기로부터 메모리 카드로의 데이터 전송은 라이트 패킷으로서 관리되고, 메모리 카드로부터 호스트 기기로의 데이터 전송은 리드 패킷으로서 관리되고 있다.

각 상태의 구체적인 통신 내용은 이하와 같다.

도 3에 라이트 패킷 시의 통신 내용에 관해 도시하고, 도 4에 리드 패킷 시의 통신 내용을 도시한다.

BS0는, 메모리 카드로부터 호스트 기기로 인터럽트 신호(INT 신호)가 전송 가능한 상태이다.

BS1은 TPC(Transfer Protocol Command) 커맨드가 전송되는 상태이다. TPC 커맨드는 호스트 기기로부터 메모리 카드로 전송되는 제어 명령이다.

BS2 및 BS3에서는 리드 패킷과 라이트 패킷에서, 직렬 데이터 신호의 속성이 다르다.

BS2는, 리드 패킷 시에는 메모리 카드로부터 호스트 기기로, 비지(BSY 신호) 및 레디 신호가 전송된다. BS2에서는, 데이터 전송의 준비가 완료되지 않은 경우에 메모리 카드로부터 호스트 기기로 비지 신호가 송출되고, 데이터 전송의 준비가 완료되면 메모리 카드로부터 호스트 기기로 레디 신호가 송출된다.

BS2는, 라이트 프로토콜 시에는 기록 대상이 되는 전송 데이터 등이 호스트 기기로부터 메모리 카드로 전송된다.

BS3은, 리드 프로토콜 시에는 판독 대상이 되는 전송 데이터 등이 메모리 카드로부터 호스트 기기로 전송된다.

BS3은, 라이트 프로토콜 시에는 메모리 카드로부터 호스트기기에, 비지신호 및 레디 신호가 전송된다. BS3에서는, 호스트 기기로부터 메모리 카드로 전송 데이터에 대한 처리가 완료되지 않은 경우에 메모리 카드로부터 비지 신호가 송출되고, 처리가 완료되면 메모리 카드로부터 레디 신호가 송출된다.

그런데, 상술한 바와 같이 종래의 메모리 카드에서는 최대 20MHz의 전송 클록을 이용한 직렬 전송을 행하고 있다. 따라서 최대의 데이터 전송 레이트는 20Mbps이었다. 그러나, 근래, 메모리 카드 내부에 마련되는 플래시 메모리가 고용량화하며, 또한, 그 기록/판독 속도도 고속으로 되어 오고 있다. 그 때문에, 더욱 데이터 전송 레이트가 빠른 메모리 카드가 요구되고 있다.

또한, 이상과 같은 데이터 전송 레이트가 빠른 메모리 카드를 제안하는 경우, 종래의 메모리 카드와의 호환성이 요구된다.

또한, 종래의 메모리 카드에서는 상술한 바와 같이, 클록 신호의 상승에 동 기하여 호스트 기기로부터 전송된 버스 상태 신호를 검출하고, 클록 신호의 하강에 동기하여 데이터를 송출하여야 한다.

그 때문에, 예를 들면, 도 5에 도시한 바와 같이, 종래의 메모리 카드는 클록 신호의 상승 에지(T101)에서 버스 상태 신호의 전환을 검출하고, 다음의 하강 에지(T102)에 데이터의 송출을 시작하여야 하기 때문에, BS의 전환에 대응하기 위한 동작 시간의 여유가 클록 신호의 반주기분 밖에 없다. 따라서 종래의 메모리 카드에서는 데이터의 전송 레이트가 클록 신호의 실제의 주기(최소 50n초)가 아니라 클록 신호 주기의 1/2의 시간(최소 25n초)으로 정해져 버리게 되어, 데이터 전송 레이트의 고속화를 도모할 때의 제약으로 되어 버린다.

또한, 종래의 메모리 카드에서는 1개의 데이터선을 쌍방향으로 사용하고 있기 때문에, 버스 상태 신호에 의해 상태를 규정하고, 데이터의 전송 레이트를 특정하고 있다. 그 때문에, 버스 상태 신호의 전환에 따라, 데이터의 전송 방향이 전환되는 것으로 된다. 예를 들면, 라이트 패킷에 있어서의 BS0 → BS1, BS2 → BS3의 전환시, 리드 패킷에 있어서의 BS0 → BS1, BS1 → BS2의 전환시에, 데이터의 전송 방향이 전환된다.

이와 같은 전송 방향의 전환에 대응하기 위해, 종래의 메모리 카드에서는 버스 상태 신호의 전환에 대응하여, 호스트측 이네이블 신호(DE1) 및 메모리 카드측 이네이블 신호(DE2)의 신호 레벨을 변화시키고 있다.

그러나, 이 변화 타이밍은 버스 상태 신호가 송출된 후의 최초의 하강 에지의 타이밍이 되고, 호스트측 이네이블 신호(DE1) 및 메모리 카드측 이네이블 신호(DE2)의 양자가, 거의 동시에 변화하는 것으로 된다. 그 때문에, 예를 들면, 어느 한쪽의 이네이블 신호의 변화 타이밍이 어긋나, DE1 = Low, DE2 = Low와 같은 상태가 발생하면, 즉, 호스트측 및 메모리 카드측의 출력 드라이버가 양자 모두 유효하다는 상태가 발생하면, 데이터 버스의 충돌이 생겨 버린다. 이 때문에, 종래의 메모리 카드에서는 이와 같은 버스의 충돌이 생기지 않도록, 이네이블 신호(DE1, DE2)의 타이밍 설계를 엄밀하게 행하여야 한다.

본 발명은, 종래의 1비트 직렬 데이터와, 클록과, 버스 상태 신호에 의해 행하여지고 있던 직렬 통신보다도, 데이터 전송 레이트를 고속으로 할 수 있는 인터페이스 장치를 제공하는 것을 목적으로 한다.

또한 본 발명은, 종래의 1비트 직렬 데이터와, 클록과, 버스 상태 신호에 의해 행하여지고 있던 직렬 통신과 호환성을 유지하면서, 데이터 전송 레이트를 고속으로 할 수 있는 인터페이스 장치를 제공하는 것을 목적으로 한다.

또한 본 발명은, 데이터 버스의 충돌을 회피한 인터페이스 장치를 제공하는 것을 목적으로 한다.

또한 본 발명은, 클록을 보다 고속으로 하여 데이터 전송 레이트의 고속화를 도모한 인터페이스 장치를 제공하는 것을 목적으로 한다.

본 발명에 관한 인터페이스 장치는 호스트 기기에 장착 자유롭게 부착되는 외부 접속 기기의 인터페이스 장치로서, 상기 호스트 기기와의 사이에 4개의 데이 터 통신 회선을 사용하여 4비트 병렬 데이터의 쌍방향 통신을 행하는 데이터 통신 수단과, 상기 4비트 병렬 데이터의 클록을 상기 호스트 기기로부터 수신하는 클록 수신 수단과, 상기 4비트 병렬 데이터의 통신 회선의 상태 및 전송 시작 타이밍을 나타내는 버스 상태 신호를, 상기 호스트 기기로부터 수신하는 버스 상태 신호 수신 수단과, 상기 호스트 기기로부터 수신한 커맨드의 내용 및 상기 버스 상태 신호에 의해 나타나 있는 데이터 통신 회선의 상태에 따라, 4비트 병렬 데이터의 전송 방향을 제어하는 제어 수단을 구비한다.

또한, 본 발명에 관한 인터페이스 장치는 상기 제어 수단이 상기 4비트 병렬 데이터의 입력시에는, 4개의 각 데이터 통신 회선마다 마련된 데이터 출력 드라이버의 출력단을 개방 상태로 하여 두고, 4비트 병렬 데이터의 입력으로부터 출력으로의 전환시에는, 상기 호스트 기기의 데이터 출력 버퍼의 출력단이 1클록 이상 개방 상태로 된 후, 해당 외부 접속 기기의 데이터 출력 드라이버의 출력단을 유효하게 한다.

또한, 본 발명에 관한 인터페이스 장치는, 상기 데이터 수신 수단 및 상기 버스 상태 신호 수신 수단이, 상기 클록의 상승 또는 하강의 어느 한쪽 에지의 타이밍에 동기하여 동작을 한다.

본 발명에 관한 인터페이스 장치는, 외부 접속 기기가 장착 자유롭게 부착되는 호스트 기기의 인터페이스 장치로서 상기 외부 접속 기기와의 사이에 4개의 통신 회선을 사용하여 4비트 병렬 데이터의 쌍방향 통신을 행하는 데이터 통신 수단과, 상기 4비트 병렬 데이터의 클록을 상기 외부 접속 기기에 송신하는 클록 송신 수단과, 상기 4비트 병렬 데이터의 통신 회선의 상태 및 전송 시작 타이밍을 나타내는 버스 상태 신호를, 상기 외부 접속 기기에 송신하는 버스 상태 신호 송신 수단과, 상기 외부 접속 기기로 송신한 커맨드의 내용 및 상기 버스 상태 신호에 의해 나타내는 통신 회선의 상태에 따라, 4비트 병렬 데이터의 전송 방향을 제어하는 제어 수단을 구비한다.

또한, 본 발명에 관한 인터페이스 장치는, 상기 제어 수단이 상기 4비트 병렬 데이터의 입력시에는, 4개의 각 데이터 통신 회선마다 마련된 데이터 출력 드라이버의 출력단을 개방 상태로 하여 두고, 4비트 병렬 데이터의 입력으로부터 출력으로의 전환시에는, 상기 외부 접속 기기에 마련된 데이터 출력 드라이버의 출력단이 적어도 1클록 이상 개방 상태로 된 후에, 해당 호스트 기기의 데이터 출력 드라이버의 출력단을 유효하게 한다.

또한, 본 발명에 관한 인터페이스 장치는, 상기 데이터 수신 수단 및 상기 버스 상태 신호 송신 수단이, 상기 클록의 상승 또는 하강의 어느 한쪽 에지의 타이밍에 동기하여 동작을 한다.

본 발명에 관한 인터페이스 장치는, 호스트 기기에 장착 자유롭게 부착된 외부 접속 기기의 인터페이스 장치로서, 상기 호스트 기기와의 사이에서 1개의 데이터 통신 회선을 사용하여 1비트 직렬 데이터의 쌍방향 통신을 행하는 직렬 데이터 통신 수단과, 상기 호스트 기기와의 사이에서 4개의 데이터 통신 회선을 사용 하여 4비트 병렬 데이터의 쌍방향 통신을 행하는 병렬 데이터 통신 수단과, 상기 1비트 직렬 데이터 또는 4비트 병렬 데이터의 클록을 상기 호스트 기기로부터 수신하는 클록 수신 수단과, 상기 1비트 직렬 데이터 또는 4비트 병렬 데이터의 통신 회선의 상태 및 전송 시작 타이밍을 나타내는 버스 상태 신호를, 상기 호스트 기기로부터 수신하는 버스 상태 신호 수신 수단과, 상기 호스트 기기로부터 수신한 커맨드의 내용 및 상기 버스 상태 신호에 의해 나타내는 데이터 통신 회선의 상태에 따라, 1비트 직렬 데이터 또는 4비트 병렬 데이터의 전송 방향을 제어하는 제어 수단과, l비트 직렬 데이터에 의한 통신 또는 4비트 병렬 데이터에 의한 통신을 전환하는 전환 수단을 구비하고, 상기 직렬 데이터 통신 수단은, 상기 4비트 병렬 데이터가 통신되는 4개의 데이터 통신 회선 중 1개의 통신 회선을 공용하여, 호스트 기기와의 사이의 통신을 행한다.

본 발명에 관한 인터페이스 장치는, 외부 접속 기기가 장착 자유롭게 부착되는 호스트 기기의 인터페이스 장치로서 상기 외부 접속 기기와의 사이에서 1개의 데이터 통신 회선을 사용하여 1비트 직렬 데이터의 쌍방향 통신을 행하는 직렬 데이터 통신 수단과, 상기 외부 접속 기기와의 사이에서 4개의 데이터 통신 회선을 사용하여 4비트 병렬 데이터의 쌍방향 통신을 행하는 병렬 데이터 통신 수단과, 상기 1비트 직렬 데이터 또는 4비트 병렬 데이터의 클록을 외부 접속 기기에 송신하는 클록 송신 수단과, 상기 1비트 직렬 데이터 또는 4비트 병렬 데이터의 통신 회선의 상태 및 전송 시작 타이밍을 나타내는 버스 상태 신호를, 상기 외부 접속 기기로 송신하는 버스 상태 신호 송신 수단과, 상기 외부 접속 기기에 송신한 커맨드의 내용 및 상기 버스 상태 신호에 의해 나타내는 통신 회선의 상태에 따라, 1비트 직렬 데이터 또는 4비트 병렬 데이터의 전송 방향을 제어하는 제어 수단과, 1비트 직렬 데이터에 의한 통신 또는 4비트 병렬 데이터에 의한 통신을 전환하는 전환 수단을 구비하고, 상기 직렬 데이터 통신 수단은, 상기 4비트 병렬 데이터가 통신되는 4개의 데이터 통신 회선 중 1개의 데이터 통신 회선을 공용하여, 1비트 직렬 데이터에 의한 통신을 행한다.

도 1은 종래의 메모리 카드의 개략 평면도 및 단자 부분의 확대도.

도 2는 종래의 메모리 카드와 호스트 기기와의 사이의 인터페이스 프런트 엔드 부분의 회로 구성도.

도 3은 종래의 메모리 카드의 라이트 패킷 시의 통신 내용을 설명하기 위한 도면.

도 4는 종래의 메모리 카드의 리드 패킷 시의 통신 내용을 설명하기 위한 도면.

도 5는 종래의 메모리 카드의 인터페이스에 있어서의 버스 상태의 전환 타이밍을 설명하기 위한 도면.

도 6은 본 발명의 실시의 형태의 호스트 기기 및 메모리 카드의 외관 사시도.

도 7은 메모리 카드를 표면측에서 본 사시도.

도 8은 메모리 카드를 이면측에서 본 사시도.

도 9는 메모리 카드의 내부 블록 구성도.

도 10은 메모리 카드의 접속 단자 번호를 설명하기 위한 도면.

도 11은 종래의 메모리 카드(타입 1)의 괘속 단자의 기능을 설명하기 위한 도면.

도 12는 메모리 카드의 삽입/꺼냄 검출 기능을 설명하기 위한 도면.

도 13은 본 실시의 형태의 메모리 카드(타입 2)의 접속 단자의 기능을 설명하기 위한 도면.

도 14는 접속 단자에 마련된 입력 드라이버 및 출력 드라이버를 설명하기 위한 도면.

도 15는 본 실시의 형태의 메모리 카드와 호스트 기기와의 사이의 데이터 전송을 하기 위한 인터페이스의 기능 구성도.

도 16은 본 실시의 형태의 메모리 카드의 직렬 인터페이스를 설명하기 위한 도면.

도 17은 각 상태에서의 통신 내용을 설명하기 위한 도면.

도 18은 직렬 인터페이스 시의 BS1에서의 데이터 전송 처리를 설명하기 위한 도면.

도 19는 직렬 인터페이스 시의 BS2(라이트 패킷)에서의 데이터 전송 처리를 설명하기 위한 도면.

도 20은 본 실시의 형태의 메모리 카드의 병렬 인터페이스를 설명하기 위한 도면.

도 21은 병렬 인터페이스 시의 버스 상태 신호의 전환 타이밍을 설명하기 위 한 도면.

도 22는 병렬 인터페이스 시의 BS1에서의 데이터 전송 처리(TPC의 전송 처리)를 설명하기 위한 도면.

도 23은 병렬 인터페이스 시의 BS2에서의 데이터 전송 처리(라이트 패킷)를 설명하기 위한 도면.

도 24는 병렬 인터페이스 시의 BS3에서의 데이터 전송 처리(리드 패킷)를 설명하기 위한 도면.

도 25는 병렬 인터페이스 시의 BS2(리드 패킷), BS3(라이트 패킷)에서의 데이터 전송 처리를 설명하기 위한 도면.

도 26은, 타입 2의 메모리 카드와 타입 2의 호스트 기기의 인터페이스의 프런트 엔드 부분의 회로 구성도.

도 27은 타입 2의 메모리 카드와 타입 1의 호스트 기기의 인터페이스의 프론트 엔드 부분의 회로 구성도.

도 28은 타입 1의 메모리 카드와 타입 2의 호스트 기기의 인터페이스의 프런트 엔드 부분의 회로 구성도.

이하. 본 발명의 실시의 형태로서, 본 발명을 적용한 리무버블한 소형 IC 메모리 장치 및 이 소형 IC 메모리를 외부 기억 미디어로서 이용하는 데이터 처리 장치에 관해 설명한다.

또한, 본 발명의 실시의 형태로서 설명하는 소형 IC 메모리 장치인 것을, 이하, 메모리 카드라고 부르기로 한다. 또한, 이 메모리 카드를 사용하는 데이터 처리 장치인 것을, 호스트 기기라고 부르기로 한다.

아웃 라인

도 6에, 호스트 기기 및 메모리 카드의 외관 사시도를 도시한다.

메모리 카드(1)는, 내부에 불휘발성 반도체 메모리(IC 메모리)를 갖고 있고, 정지화상 데이터, 동화상 데이터, 음성 데이터, 음악 데이터 등의 각종 디지털 데이터를 격납할 수 있다. 이 메모리 카드(1)는 예를 들면, 정보 휴대 단말, 데스크톱형 컴퓨터, 노트형 컴퓨터, 휴대 전화기, 오디오 장치, 가전 장치 등등의 호스트 기기(2)의 외부 기억 미디어로서 기능한다. 메모리 카드(1)는, 호스트 기기(2)에 마련되어 있는 슬롯(3)에 삽입된 상태에서 사용된다. 메모리 카드(1)의 슬롯(3)에 대한 삽입 및 꺼냄은 유저가 자유롭게 행할 수 있다. 그 때문에, 예를 들면, 어떤 호스트 기기에 삽입되어 있는 메모리 카드를 꺼내어 다른 호스트 기기에 삽입할 수도 있고, 다른 호스트 기기와의 데이터의 교환에 이용할 수 있다.

메모리 카드(1)와 호스트 기기(2)와의 사이의 데이터의 전송은, 소정의 인터페이스를 통하여 행하여진다.

배경기술에 있어서 설명한 메모리 카드에서는 1비트 직렬 데이터, 클록 신호, 버스 상태 신호의 3개의 신호를 전송하는 3선식반2중 직렬 프로토콜을 이용한 직렬 인터페이스이었다.

이에 대해, 본 실시의 형태의 메모리 카드(1) 및 호스트 기기(2)는, 종래의 3선식반2중 직렬 프로토콜을 이용한 직렬 인터페이스에 의해 데이터의 전송이 행하여는 동시에 또한, 4비트 병렬 데이터, 클록 신호, 버스 상태 신호의 6개의 신호를 전송하는 6선식반2중 병렬 프로토콜을 이용한 병렬 인터페이스로도 데이터의 전송을 행할 수 있게 되어 있다. 이들 인터페이스의 상세에 대해서는 후술한다. 또한, 본 실시의 형태의 메모리 카드(1)는, 배경 기술에 있어서 설명한 메모리 카드와, 외관적인 기계 형상으로 호환성이 있고, 또한, 접속 단자 등도 호환성이 있다.

따라서 본 실시 형태의 메모리 카드(1)는, 배경 기술에 있어서 설명한 메모리 카드만으로 대응한 호스트 기기에 삽입하여 이용할 수 있다. 또한, 반대로, 본 실시의 형태의 메모리 카드(1)에 대응한 호스트 기기(2)는, 배경 기술에 있어서 설명한 메모리 카드를 외부 기억 미디어로서 사용할 수도 있다. 즉, 본 실시의 형태의 메모리 카드는 배경 기술에 있어서 설명한 메모리 카드와 호환성을 갖고 있다.

이하, 본 실시의 형태의 메모리 카드에 관해, 배경 기술에 있어서 설명을 한 메모리 카드와 적절히 비교를 하면서 상세히 설명을 해 간다. 또한, 이하 설명할 때, 배경 기술에 있어서 설명을 한 메모리 카드와, 본 실시의 형태의 메모리 카드와의 구별을 명확히 하는 경우에는, 배경 기술에 있어서 설명을 한 메모리 카드 및 이에 대응한 호스트 기기인 것을 타입 1이라고 하고, 본 실시의 형태의 메모리 카드 및 이에 대응한 호스트 기기인 것을 타입 2라는 것으로 한다.

외관

도 7은 본 발명의 실시의 형태의 메모리 카드(1)를 표면측에서 본 사이도이고, 도 8은, 본 발명의 실시의 형태의 메모리 카드(1)를 이면측에서 본 사시도이 다.

메모리 카드(1)는, 주면(표면(1a) 및 이면(1b))이 개략 직사각형으로 된 박판형상으로 되어 있다. 메모리 카드(1)는, 주된 면의 긴변 방향의 길이가 약 50mm, 주된 면의 짧은변 방향의 길이가 약 21.45mm, 두께가 약 2.8mm로 되어 있다. 또한, 메모리 카드(1)는, 주면이 표면(1a)과 이면(1b)으로 구별된다. 이면(1b)의 길이 방향의 일단에는, 10개의 평면 전극(접속 단자군(4))이, 짧은변 방향으로 일렬로 나열되어 마련되어 있다. 또한, 전극과 전극과의 각 사이에는, 이면(1b)으로부터 수직으로 세워 올라간 카드(5)가 마련되어, 접속 단자에의 접촉 방지가 도모되어 있다. 또한, 메모리 카드(1)의 이면(1b)에는 오소거(誤消去) 금지용의 슬라이드 스위치(6)가 마련되어 있다.

또한, 호스트 기기(2)의 슬롯(3)은, 이상과 같은 형상의 메모리 카드(1)에 대응한 오목형상으로 되어 있고, 메모리 카드(1)가 삽입 가능하다. 또한, 이 슬롯(3)은, 메모리 카드(1)가 삽입되었을 때에는, 이 메모리 카드(1)가 탈락되지 않도록 지지할 수 있다. 또한, 슬롯(3)에는, 메모리 카드(1)의 10개의 평면 전극에 대응한 위치에, 10개의 접점이 마련되어 있다. 그 때문에, 메모리 카드(1)가 접속 단자군(4)의 방향으로부터 슬롯 내부에 꽂아짐으로써(도 7의 X방향으로 메모리 카드(1)가 꽂아짐으로써), 이들 슬롯(3) 내의 접점과, 메모리 카드(1)의 각 접속 단자가 전기적으로 접속되게 된다.

또한, 메모리 카드(1) 및 슬롯(3)의 형상은, 타입 1 및 타입 2 모두, 동일한 형상으로 되어 있고, 서로 기계적인 호환성을 갖고 있다.

본 실시의 형태의 메모리 카드의 전기적 기능

도 9에 메모리 카드(1)의 내부 블록 구성도를 도시한다.

메모리 카드(1)는, 직렬 인터페이스 회로(I/F)(11)와, 병렬 인터페이스 회로(I/F)(12)와, 레지스터 회로(13)와, 데이터 버퍼 회로(14)와, ECC 회로(15)와, 메모리 I/F 시퀀스 회로(16)와, 불휘발성 반도체 메모리(17)와, 발진 제어 회로(18)를 구비하여 구성된다.

직렬 I/F 회로(11)는, 3선식반2중 직렬 프로토콜을 이용하여, 호스트 기기로 데이터의 전송을 행하는 회로이다. 병렬 I/F 회로(12)는, 6선식반2중 병렬 프로토콜을 이용하여, 호스트 기기(2)와의 사이에서 데이터의 전송을 행하는 회로이다. 메모리 카드(1)와 호스트 기기(2)와의 사이에서의 데이터의 전송은, 직렬 I/F 회로(11) 또는 병렬 I/F(12) 중에서, 어느 한쪽의 회로만으로 행하여진다. 그 때문에, 메모리 카드(1)에서는, 3선식반2중 직렬 프로토콜로 데이터 전송을 하는 경우에는, 직렬 I/F 회로(11)가 사용되고, 6선식반2중 병렬 프로토콜로 데이터 전송이 되는 경우에는, 병렬 I/F 회로(12)가 사용되는 것이 된다. 또한, 여기서는, 직렬 I/F 회로(11)와 병렬 I/F 회로(12)를 다른 회로로서 나타내고 있지만, 2개의 기능을 하나의 회로로 구성하고 레지스터 회로(13) 내의 설치에 따라 인터페이스 프로토콜이 전환되도록 구성하여도 좋다.

레지스터 회로(13)는, 예를 들면, 호스트 기기로부터 전송된 커맨드, 메모리 카드(1) 내의 내부 상태, 액세스하는 데이터의 어드레스, 커맨드를 실행할 때 필요한 여러 곳의 파라미터, 불휘발성 반도체 메모리(17) 내의 파일 관리 정보 등을 기 억하는 회로이다. 이 레지스터 회로(13)에 기억되어 있는 정보는, 메모리 I/F 시퀀스 회로(16)로부터 액세스 되거나, 또는, 호스트 기기(2)로부터 소정의 커맨드를 줌으로써 액세스 되거나 한다.

데이터 버퍼 회로(14)는, 불휘발성 반도체 메모리(17)에 기록되는 데이터 및 불휘발성 반도체 메모리(17)로부터 판독된 데이터를, 일시적으로 보존하는 메모리 회로이다. 데이터 버퍼 회로(14)는, 소정의 데이터 기록 단위(예를 들면, 플래시 메모리의 페이지 사이즈와 동일한 512바이트)분의 데이터 용량을 갖고 있다.

ECC 회로(15)는, 불휘발성 반도체 메모리(17)에 기록되는 데이터애 대해 오류 정정 코드(ECC)를 부가한다. 또한, ECC 회로(15)는, 불휘발성 반도체 메모리(17)로부터 판독 데이터에 부가되어 있는 오류 정정 코드에 의거하여, 그 판독한 데이터에 대한 미스 정정 처리를 행한다. 예를 들면, 오류 정정 코드는 512 바이트의 데이터 단위에 대해 3바이트분 부가된다.

메모리 I/F 시퀀스 회로(16)는, 레지스터 회로(13) 내에 격납되어 커맨드나 각종 정보에 따라, 데이터 버퍼(14)와 불휘발성 반도체 메모리(17)와의 사이의 데이터의 교환을 제어한다.

불휘발성 반도체 메모리(17)는, 예를 들면, 플래시 메모리 등의 불휘발성 반도체 메모리이다.

발진 제어 회로(18)는, 본 메모리 카드(1) 내의 동작 클록을 발생한다.

이상과 같은 구성의 메모리 카드(1)에서는, 예를 들면, 호스트 기기(2)로부터 인터페이스를 통하여 주어지는 각종 커맨드에 따라, 예를 들면, 데이터의 기록, 데이터의 판독, 소거 등의 동작을 행하다.

예를 들면, 메모리 카드(1)는, 호스트 기기(2)로부터 직렬 I/F 또는 병렬 I/F를 통하여 전송되어 온 데이터를 일단 데이터 버퍼 회로(14)에 격납하고, ECC를 부가하여 불휘발성 반도체 메모리(17)의 소정의 어드레스 영역에 기억시킨다. 또한, 메모리 카드(1)는, 불휘발성 반도체 메모리(17)의 소정의 어드레스에 기억되어 있는 데이터를 데이터 버퍼 회로(14)에 격납하고, 이 데이터 버퍼 회로(14)상에서 에러 정정을 행하고, 직렬 I/F 또는 병렬 I/F를 통하여 호스트 기기(2)로 전송한다.

단자

다음에, 메모리 카드와 호스트 기기를 접속하는 각 접속 단자의 기능에 관해, 타입 1의 메모리 카드와 비교하면서 설명을 한다.

또한, 이하, 메모리 카드측의 접속 단자에 도 10과 같이 단자 번호를 붙이고, 10개의 단자를 특정하여 설명을 한다. 즉, 접속 단자군(4)을 향하여 좌측에 위치하도록 메모리 카드를 배치하고 이면측에서 접속 단자를 볼 때, 도 10에 도시한 바와 같이 10개의 접속 단자가 보인다. 이들의 접속 단자에 대해, 위로부터 순번대로 핀 1에서 핀 10까지의 번호를 붙이고 설명을 한다. 또한, 여기서는 메모리 카드측의 단자에 관해서 밖에 설명하지 않지만, 호스트 기기측의 대응하는 단자도 동일한 핀 번호에서 동일한 기능을 갖고 있는 것으로 한다.

(타입 1의 단자)

우선, 타입 1의 메모리 카드의 접속 단자에 관해 설명을 한다.

도 11에 타입 1의 접속 단자의 기능을 도시한다.

핀 1(VSS 단자)은, VSS(기준 0볼트 전압)이 접속된다. 이 VSS 단자는, 호스트 기기측의 그라운드와 메모리 카드측의 그라운드를 접속하고. 호스트 기기와 메모리 카드와의 0볼트 기준 전위를 일치시킨다.

핀 2(BS 단자)는, 버스 상태 신호가 호스트 기기로부터 메모리 카드로 입력된다. 버스 상태 신호에 관해서는, 상세를 후술한다.

핀 3(VCC 단자)은, 전원 전압(VCC)이 호스트 기기로부터 메모리 카드에 공급된다. 메모리 카드의 동작 가능한 전원 전압은 예를 들면 2.7 내지 3.6볼트이고, 이 범위의 전압이 공급된다.

핀 4(SD 1O 단자)는, 메모리 카드와 호스트 기기와의 사이에 전송되는 직렬 데이터 신호가 입출력된다.

핀 5(Reserved 단자)는 예비의 단자로, 특히 기능은 없다.

핀 6(IBS 단자)은, 메모리 카드가 슬롯에 삽입되어 있는지, 또는 삽입되지 않았는지를 호스트 기기가 판단하기 위한 삽입/꺼냄 검출에 사용된다. 구체적으로는, 도 12에 도시한 바와 같이, 메모리 카드측의 INS 단자는 Vss에 접속되어 있다. 한편, 호스트 기기측의 INS 단자는 저항(RINS)을 통하여 전원 전압(Vcc)에 풀 업되어 있다. 그 때문에, 호스트 기기측으로부터 INS 단자의 전압 레벨을 검출한 경우, 호스트 기기(2)에 메모리 카드가 삽입되어 있으면 Low 레벨로 되고, 호스트 기기(2)에 메모리 카드가 삽입되지 않으면 High 레벨로 된다. 따라서, 호스트 기기는, 이 INS 단자의 전압 레벨을 판단함으로써, 메모리 카드가 삽입되어 있는지, 삽 입되지 않았는지를 판단할 수 있다.

핀 7(Reserved 단자)은, 예비의 단자로 특히 기능은 없다.

핀 8(SCLK)은, SDIO 단자에서 전송하는 직렬 데이터의 클록 신호가, 호스트 기기로부터 메모리 카드로 입력된다.

핀 9(VCC 단자)는, 전원 전압(VCC)이 호스트 기기로부터 메모리 카드로 공급된다. 핀 9는, 핀 3과 내부에서 접속되어 있다.

핀 10(VSS 단자)은, VSS와 접속된다. 핀 1과 내부에서 접속되어 있다.

(타입 2의 단자의 설명)

다음에, 본 실시의 형태의 메모리 카드(타입 2)의 접속 단자에 관해 설명을 한다. 도 13에 타입 2의 접속 단자의 기능을 도시한다. 또한, 타입 2는, 3선식반2중 직렬 프로토콜을 이용한 직렬 인터페이스와, 6선식반2중 병렬 프로토콜을 이용한 병렬 인터페이스의 양자의 인터페이스를 이용할 수 있기 때문에, 도 13에는 인터페이스마다 구별하여 그 기능을 도시하고 있다.

핀 1(VSS 단자)은, VSS(기준 0볼트 전압)이 접속된다. 이 VSS 단자는, 호스트 기기측의 그라운드와 메모리 카드측의 그라운드를 접속하고, 호스트 기기와 메모리 카드와의 0볼트 기준 전위를 일치시킨다. 직렬 인터페이스에서도 병렬 인터페이스에서도 공통으로 이용되고, 기능은 동일하다.

핀 2(BS 단자)는, 버스 상태 신호가 호스트 기기로부터 메모리 카드로 입력된다. 직렬 인터페이스에서도 병렬 인터페이스에서도 공통으로 이용되고, 기능은 동일하다.

핀 3(DATA1 단자)은, 직렬 인터페이스에서 이용되는 경우에는, 출력 드라이버의 출력단이 하이 임피던스(즉, 개방 상태)로 되고, 특히 기능은 없다. 한편, 병렬 인터페이스에서 이용하는 경우는, 메모리 카드와 호스트 기기와의 사이에서 전송되는 4비트 병렬 데이터 중의 하위로부터 2비트째의 데이터 신호(DATA1)가 입력된다.

여기서, 반2중 프로토콜의 경우, 하나의 회선으로 쌍방향의 데이터 통신이 행하여진다. 그 때문에, 인터페이스 회로를 작성하는 경우, 도 14에 도시한 바와 같이, 입출력단자로 입력 드라이버(21)와 출력 드라이버(22)를 접속하게 된다. 데이터 출력시에는, 출력 드라이버(22)만이 필요하게 되고, 입력 드라이버(21)는 특별히 필요는 없지만, 일반적으로 드라이버의 입력 임피던스는 상당히 높기 때문에, 송신하는 데이터에 대해서는 특별히 영향을 주지 않음으로, 입력 드라이버(21)는 그대로 둔다. 반대로, 데이터 입력시에는 입력 드라이버(21)만이 필요하게 되고, 출력 드라이버(22)는 특별히 필요하지 않다. 그러나, 데이터 입력시에 출력 드라이버(22)를 그대로 하면, 출력 드라이버(22)로부터 출력되는 신호나 출력 드라이버(22) 자신의 출력 임피던스에 의해, 회선을 전송하는 데이터에 영향을 주어버릴 가능성이 있다. 그 때문에, 반2중 프로토콜을 이용한 인터페이스에서는, 일반적으로 데이터의 입력시에는 출력 드라이버(22)의 출력단을 하이 임피던스, 즉, 개방 상태로 하고 있다. 본 실시의 형태의 인터페이스도 데이터 입력시에는, 출력 드라이버의 출력단을 하이 임피던스로 하고 있다. 출력 드라이버(22)의 출력단을 하이 임피던스로 하는 수법은 어떠한 것이라도 좋으나, 예를 들면, 도 14에 도시한 바와 같은 트라이 상태 버퍼를 이용하여도 좋고, 개폐형 스위치를 이용하여 개방하여도 좋다.

핀 3에서는, 직렬 프로토콜로 이용한 경우에는, 이상과 같이 데이터의 입출력의 전환시에 이용되는 하이 임피던스 기능을 이용하여, 출력 드라이버의 출력단을 하이 임피던스로 하고 있다. 또한, 이하의 핀 5, 핀 7에서도 마찬가지이다.

핀 4(SDIO/DATA0 단자)는, 직렬 인터페이스를 이용하는 경우에는, 메모리 카드와 호스트 기기와의 사이에 전송되는 직렬 데이터(SDIO) 신호가 입출력된다. 한편, 병렬 인터페이스에서 이용하는 경우에는, 메모리 카드와 호스트 기기와의 사이에 전송되는 4비트 병렬 데이터 중의 최하위 비트의 데이터 신호(DATA0)가 입출력된다.

핀 5(DATA2 단자)는, 직렬 인터페이스에서 이용하는 경우에는, 출력 드라이버의 출력단이 하이 임피던스(즉, 개방 상태)로 되고, 특별히 기능은 없다. 한편, 병렬 인터페이스에서 이용하는 경우에는, 메모리 카드와 호스트 기기와의 사이에 전송되는 4비트 병렬 데이터 중의 하위로부터 3비트째의 데이터 신호(DATA2)가 입출력된다.

핀 6(IBS 단자)은, 메모리 카드가 슬롯에 삽입되어 있는지, 또는 삽입되지 않았는지를, 호스트 기기가 판단하기 때문에 삽입/꺼냄 검출에 이용된다. 이 IBS 단자는, 타입 1과 동일한 구성으로 삽입/꺼냄 검출이 행하여진다. 또한, 직렬 인터페이스에서도 직렬 인터페이스에서도 공통으로 사용되며, 기능은 동일하다.

핀 7(DATA3 단자)은, 직렬 인터페이스에서 이용하는 경우에는, 출력 드라이 버의 출력단이 하이 임피던스(즉, 개방 상태)로 되고, 특히 기능은 없다. 한편, 병렬 인터페이스에서 이용하는 경우에는, 메모리 카드와 호스트 기기와의 사이에 전송되는 4비트 병렬 데이터 중의 최상위 5비트의 데이터 신호(3)가 입출력된다.

핀 8(SCLK)은, 클록 신호가 호스트 기기로부터 입력된다. 직렬 인터페이스에서도 병렬 인터페이스에서도 공통으로 이용되고, 기능은 동일하다.

핀 9(VCC 단자)는, 전원 전압(VCC)이 호스트 기기로부터 공급된다. 직렬 인터페이스에서도 병렬 인터페이스에서도 공통으로 이용되고, 기능은 동일하다. 메모리 카드의 동작 가능한 전원 전압은, 예를 들면, 2.7 내지 3.6볼트이다.

핀 10(VSS 단자)은, VSS와 접속된다. 핀 1과, 내부에서 접속되어 있다. 직렬 인터페이스에서도 병렬 인터페이스에서도 공통으로 사용되고, 기능은 동일하다.

이상과 같은 타입 1의 메모리 카드와 본 실시의 형태의 메모리 카드(타입 2)와의 단자 관계를 비교하면, 핀 1(VSS 단자), 핀 2(BS 단자). 핀 6(INS 단자), 핀 8(SCLK 단자), 핀 9(TCC 단자), 핀 10(VSS 단자)이 공통되어 있다.

또한, 핀 4에 관해서는, 타입 2의 단자 기능이, 직렬 인터페이스일 때에는 직렬 데이터 신호의 입출력으로 전환되고, 병렬 인터페이스일 때는 병렬 데이터 신호의 최하위 비트의 입출력으로 전환된다.

그 때문에, 타입 2의 메모리 카드는, 만약, 타입 1에만 대응한 호스트 기기에 삽입되었다 하더라도, 이 호스트 기기와 직렬 인터페이스로 데이터의 전송을 할 수 있다. 또한, 타입 2의 호스트 기기는, 만약, 타입 1의 메모리 카드가 삽입되었다 하더라도, 이 타입 1의 메모리 카드와 직렬 인터페이스로 데이터의 전송을 할 수 있다.

이상과 같이, 타입 2의 본 실시의 형태의 메모리 카드 및 호스트 기기에서는, 타입 1의 메모리 카드 및 호스트 기기(타입 1)에 대해 단자의 호환성을 갖고 있다.

또한, 핀 3에 관해서는, 타입 1에서는 VCC 단자, 타입 2에서는 DATA1 단자로 되어 있지만, 타입 2의 호스트 기기에, 타입 1의 메모리 카드가 삽입되었다 하더라도, 핀 9에 또 하나의 VCC 단자가 있기 때문에, 호스트 기기로부터 메모리 카드로의 전원 공급은 가능해진다. 또한, 반대로, 타입 1의 호스트 기기에, 타입 2의 메모리 카드가 삽입되었다 하더라도, 메모리 카드의 단자 기능이 직렬 인터페이스로 설정되면, 메모리 카드의 핀 3이 하이 임피던스(개방 상태)로 되기 때문에, 호스트 기기측에도 메모리 카드측에도, 특별히 영향은 주지 않는다. 또한, 이 핀 3은, 단자에 직접 마련된 풀 다운 저항(도 14 참조)에 의해, 전원 전압(Vcc) → 풀다운 저항 → 그라운드(Vss)라는 DC 전류가 생겨 버리지만, 예를 들면 스위치에 의해 이 풀 다운 저항을 오픈으로 하여도 좋고, 또는, 충분히 큰 풀 다운 저항을 마련하여 두면, 특별히 문제는 없다. 또한, 호스트 기기측에서 핀 3을 오픈으로 하도록 하여도 좋다.

메모리 카드와 호스트 기기간의 인터페이스의 시스템 구성

도 15에 본 실시의 형태의 메모리 카드와 호스트 기기와의 사이에서의 데이터 전송을 하기 위한 인터페이스의 기능 구성도를 도시한다.

호스트 기기(2)는 파일 매니저(31)와, TPC 인터페이스(32)와, 직렬 인터페이 스(33)와, 병렬 인터페이스(34)로 구성된다. 또한, 메모리 카드(1)는 직렬 인터페이스(35)와, 병렬 인터페이스(36)와, 레지스터(37)와, 데이터 버퍼(38)와, 메모리 컨트롤러(39)와, 메모리(40)로 구성된다.

파일 매니저(31)는, 호스트 기기의 오퍼레이션 시스템상에서, 메모리 카드(1) 내에 격납되어 있는 파일 및 호스트 기기의 다른 미디어에 격납되어 있는 파일의 관리를 한다.

TPC 인터페이스(32)는, 파일 매니저(31)의 하위 레이어로 된다. TPC 인터페이스(32)는, 본 메모리 카드의 인터페이스 특유의 커맨드(TPC : Transfer Protocol Command)에 의해, 메모리 카드(1) 내의 레지스터(37) 및 데이터 버퍼(38)로 액세스를 행한다.

직렬 인터페이스(33, 35)는, TPC 인터페이스의 하위 레이어로 되고, 본 인터페이스 시스템의 물리 계층이다. 직렬 인터페이스(33, 35)는, 1비트 직렬 데이터, 클록, 버스 상태 신호의 3개의 신호를 전송하는 3선식반2중 직렬 프로토콜에 따라 데이터 전송을 행한다.

병렬 인터페이스(34, 36)는, TPC 인터페이스의 하위 레이어로 되고, 본 인터페이스 시스템의 물리 계층이다. 병렬 인터페이스(34, 36)는, 4비트 병렬 데이터, 클록, 버스 상태 신호의 6개의 신호를 전송하는 6선식반2중 직렬 프로토콜에 따라, 데이터 전송을 행한다.

레지스터(37)는, 호스트로부터 전송된 커맨드, 메모리 카드의 내부 상태. 메모리의 데이터 어드레스, 커맨드를 실행할 때 필요한 여러 곳의 파라미터, 메모리 내의 파일 관리 정보 등을 격납한다.

데이터 버퍼(38)는, 메모리(40)에 기록된 데이터 및 메모리(40)로부터 판독된 데이터를 일시적으로 보존하는 버퍼 영역이다.

메모리 컨트롤러(39)는, 레지스터 회로(13) 내에 격납되어 있는 커맨드 및 각종 정보에 따라, 데이터 버퍼(38)와 메모리(40)와의 사이의 데이터의 교환을 제어하고, 데이터의 판독, 기록, 소거를 행한다.

메모리(40)는, 데이터의 메모리 영역으로서, 메모리 컨트롤러(39)를 통해 독자적인 모델로서 가상화되어 있다.

이상과 같은 구성의 호스트 기기 및 메모리 카드에서는, 파일 매니저(31)에 관리되어 있는 다른 미디어에 격납되어 있는 데이터를, 상기 병렬 인터페이스 또는 직렬 인터페이스를 통하여 메모리(40)에 전송할 수 있다. 또한, 메리(40)에 격납되어 있는 데이터를, 상기 병렬 인터페이스 또는 직렬 인터페이스를 통하여 파일 매니저에게 관리되고 있는 다른 미디어로 전송할 수 있다.

또한, 이상과 같은 구성의 호스트 기기 및 메모리 카드는, 직렬 인터페이스 및 병렬 인터페이스의 선택을 이하와 같이 행한다.

메모리 카드와 호스트 기기와의 사이의 데이터 전송을 위한 인터페이스에서는, 우선, 전원 투입시에는 호스트측도 메모리 카드측도, 직렬 인터페이스를 이용하여 동작을 시작한다. 이와 같이 함으로써, 호스트 기기는 타입 1에 대응하고 메모리 카드는 타입 2에 대응하는 경우에도, 데이터 전송이 가능하게 된다. 또한, 반대로, 호스트 기기는 타입 2에 대응하고 메모리 카드는 타입 1에 대응는 경우에도, 데이터 전송이 가능해진다.

계속해서, 호스트 기기가 타입 1에 대응한 것일 경우에는, 그대로 직렬 인터페이스로 데이터 통신을 계속한다.

반대로, 호스트 기기가 타입 2에 대응한 것인 경우에는, 호스트 기기(2)는, 삽입되어 있는 메모리 카드가 타입 1인지 타입 2인지를 판단한다. 그 판단은, 예를 들면, 메모리 카드의 레지스터 내의 소정의 파라미터를, 타입 1과 타입 2에서 다른 값으로 하여 두면 좋다. 이와 같이 레지스터 내의 소정의 파라미터의 값을 기록하여 둠으로써, 호스트 기기측으로부터 레지스터 값을 액세스하는 TPC 커맨드를 송신하고, 그 값을 참조하여 판단할 수 있다.

호스트 기기는, 삽입되어 있는 메모리 카드가 타입 1이면, 그대로 직렬 인터페이스를 이용하여 통신을 계속한다. 또한, 만약, 삽입되어 있는 메모리 카드가 타입 2라면, 인터페이스를 전환하는 취지를 나타내는 TPC 커맨드를 송신하여, 레지스터(37) 내의 특정한 파라미터를 개서한다. 이 레지스터 내의 특정한 값이 개서되면, 호스트 기기와 메모리 카드는 병렬 인터페이스를 이용하여 데이터 전송을 시작한다.

또한, 병렬 인터페이스로부터 직렬 인터페이스로 변경하고 싶은 경우에는, 호스트 기기로부터 재차 소정의 TPC 커맨드를 송신하여, 상기 특정한 병렬 데이터를 초기치로 개서함에 의해 행한다.

또한, 삽입되어 있는 메모리 카드가 타입 1에 대응한 것인지, 타입 2에 대응한 것인지의 판단은, 호스트 기기측에서, 핀 3의 전압 레벨을 참조함에 의해서도 행할 수 있다.

메모리 카드가 타입 1에 대응한 것이면, 핀 3에는 VCC가 공급되어 있다. 그 때문에, 핀 3의 전압 레벨이 High 레벨이면, 삽입되어 있는 메모리 카드는 타입 1이라고 판단할 수 있다. 또한, 메모리 카드가 타입 2에 대응한 것이면, 전원 투입 직후에는 직렬 인터페이스로 초기 설정되기 때문에 핀 3의 출력 드라이버의 출력단이 하이 임피던스(개방 상태)로 된다. 그 때문에, 메모리 카드가 타입 2에 대응한 것이면, 핀 3의 전압 레벨이 풀 다운 저항(도 14 참조)을 통하여 그라운드 레벨로 떨어지는 것이 된다. 그 때문에, 핀 3의 전압 레벨이 Low 레벨이면, 삽입되어 있는 메모리 카드는 타입 2라고 판단할 수 있다.

직렬 인터페이스

타입 1의 메모리 카드의 인터페이스와, 본 실시의 형태의 직렬 인터페이스는 동일한 3선식반2중 직렬 프로토콜을 이용하여 데이터 전송을 행하고 있다. 이하, 이들의 직렬 인터페이스에 관해 설명한다.

직렬 인터페이스는, 도 16에 도시한 바와 같이, 버스 상태 신호(BS), 직렬 데이터 신호(SDIO), 클록 신호(SCLK)의 3개의 신호로, 호스트 기기와 메모리 카드를 접속하고 있다.

직렬 데이터 신호는, 메모리 카드와 호스트 기기와의 사이를 전송하는 데이터 신호이다. 직렬 데이터 신호는, 버스 상태 신호에 의해 규정되는 상태에 따라, 그 데이터의 전송 방향과 속성이 변화한다.

버스 상태 신호는, 직렬 데이터 신호의 상태 및 각 상태에 있어서의 직렬 데 이터 신호의 전송 시작 타이밍을 규정하는 신호이다. 이 버스 상태 신호는, 호스트 기기로부터 메모리 카드로 전송된다. 상태는, 패킷 통신이 행하여지지 않는 하나의 상태(BS0)와, 패킷 통신중의 3개의 상태(BS1 내지 BS3)와의 합계 4개의 상태로 구분된다. 버스 상태 신호는, High와 Low와로 전환되는 타이밍에서, BS0로부터 BS3까지 순번대로 상태를 전환하여 간다.

클록 신호는, 버스상에 전송되는 직렬 데이터 신호 및 버스 상태 신호의 클록이다. 이 클록 신호는, 호스트 기기로부터 메모리 카드로 전송된다. 클록 신호는, 패킷 통신중의 3개의 상태(BS1 내지 BS3)로는 반드시 출력된다.

각 상태에서의 통신 내용은, 도 17에 도시한 바와 같이 된다.

BS0는, 직렬 데이터(SDIO) 라인에, 메모리 카드로부터 호스트 기기로의 인터럽트 신호(INT 신호)가 전송 가능한 상태로서, 패킷 통신은 행하여지지 않는다. BS0를 나타내는 버스 상태 신호의 신호 레벨은 Low로 나타내여진다.

BS1은, 직렬 데이터(SDIO) 라인에, TPC 커맨드가 전송되는 상태이다. BS1을 나타내는 버스 상태의 신호 레벨은 High로 나타내여진다. TPC 커맨드는, 호스트 기기로부터 메모리 카드로 전송된다. TPC 커맨드는, 호스트 기기가 메모리 카드의 내부에 액세스하기 위해 필요한 커맨드이다. TPC 커맨드에는, 데이터 버퍼에 대한 데이터의 리드/라이트, 레지스터에 대한 데이터의 리드/라이트, 메모리 컨트롤러에 주는 커맨드의 설정의 3개의 종류의 내용이 있다. 메모리 컨트롤러에 주는 커맨드로서는, 예를 들면, 플래시 제어 커맨드, 펑션 제어 커맨드가 있다. 플래시 제어 커맨드는, 메모리 카드 내의 IC 메모리에 대해 직접 액세스하기 위한 커맨드이다. 예를 들면, 메모리의 지정 페이지의 데이터를 데이터 버퍼호 판독하는 판독 커맨드, 데이터 버퍼의 데이터를 지정 페이지에 기록하는 기록 커맨드, 메모리 내의 소정의 블록의 데이터를 소거하는 소거 커맨드 등이다. 또한, 펑션 제어 커맨드는, 메모리 카드상의 각 펑션을 제어하기 위한 커맨드이다. 예를 들면, 메모리 카드 내의 클록 발진기를 정지하는 커맨드, 데이터 버퍼를 클리어 하는 커맨드 등이다.

BS2 및 BS3에서는, 메모리 카드로부터 호스트 기기로 데이터를 전송하는 리드 프로토콜과, 호스트 기기로부터 메모리 카드로 데이터 전송하는 라이트 프로토콜에서, 직렬 데이터 신호의 속성이 다르다.

BS2는, 리드 프로토콜 시에는, 직렬 데이터(SDIO) 라인에, 비지(BSY) 신호 및 레디(RDY) 신호가 전송된다. 즉, 리드 프로토콜 시에는, 호스트 기기로부터의 커맨드에 따라 메모리 카드로부터 호스트 기기로 데이터 전송이 행하여지지만, 그 전송 준비가 완료되지 않은 경우에 메모리 카드로부터 호스트 기기에 비지 신호가 송출되고, 그 전송 준비가 완료되면 메모리 카드로부터 호스트 기기로 레디 신호가 송출된다.

BS2는, 라이트 프로토콜 시에는, 직렬 데이터(SDIO) 라인에, 기록 대상이 되는 전송 데이터 및 이 전송 데이터의 CRC(Cyclic Redundancy Check codes)가, 호스트 기기로부터 메모리 카드로 전송된다. BS3은, 리드 프로토콜 시에는, 직렬 데이터(SDIO) 라인에, 판독 대상이 되는 전송 데이터 및 이 전송 데이터의 CRC가, 메모리 카드로부터 호스트 기기로 전송된다.

BS3은, 라이트 프로토콜 시에는. 직렬 데이터(SDIO) 라인에, 비지 신호 및 레디 신호가 전송된다. 즉, 라이트 프로토콜 시에는, 호스트 기기로부터 커맨드와 함께 기록 데이터가. 메모리 카드로 전송되지만, 그 전송 데이터에 대한 처리가 완료되지 않은 경우에 메모리 카드로부터 비지 신호가 송출되고, 그 처리가 완료되면 메모리 카드로부터 레디 신호가 송출되다.

본 직렬 인터페이스에서는, 이상과 같이 상태의 관리가 이루어진다. 또한, 본 인터페이스에서는, BS1로부터 BS3까지를 하나의 패킷으로 생각하고, 통신 에러가 발생하지 않는 한 1회의 통신은 1패킷으로 완료하는 것으로 하고 있다.

직렬 인터페이스에서의 신호 타이밍

직렬 인터페이스에 있어서의 각 신호의 입출력 타이밍에 관해 설명을 한다.

본 직렬 인터페이스에서는, 다음과 같은 타이밍에서 신호의 입출력을 행한다.

(1) 보내는 측은, 클록 신호의 하강에서 직렬 데이터 신호를 출력한다. 받는 측은, 클록 신호의 상승에서, 직렬 데이터 신호를 입력한다.

(2) 호스트 기기는, 클록 신호의 하강 에지에 동기하여, 버스 상태 신호를 출력한다. 메모리 카드는, 클록 신호의 상승에서, 버스 상태 신호를 검출한다. 호스트 기기는, 직렬 데이터 신호상의 최종 데이터의 LSB를 출력하는 타이밍에 동기하여, 새로운 상태 신호로 전환한다.

(3) TPC, 데이터, CRC의 직렬 데이터(SDI0) 신호로 전송되는 데이터는, MSB 퍼스트로 전송된다.

이상의 입출력 타이밍에 맞춘(乘取) 데이터 전송 처리의 구체 예에 관해 설 명한다.

(BS1에서의 데이터 처리)

우선, BS1일 때의 데이터 전송 처리에 관해 도 18을 참조하여 설명한다.

--- 호스트 기기측의 타이밍

호스트 기기는, 클록 신호의 임의의 하강 에지(T1)에서, 버스 상태 신호를 High로 한다.

계속해서, 호스트 기기는, 클록 신호의 다음 상승 에지(T2)까지에, 클록(SCLK) 신호의 공급을 시작한다.

계속해서, 호스트 기기는, 클록 신호의 다음 하강 에지(T3)로부터, TPC의 출력을 시작한다. TPC는, MSB로부터 출력된다.

계속해서, 호스트 기기는, TPC의 LSB가 출력되는 클록 신호의 하강 에지(T5)의 타이밍에서, 버스 상태 신호를 Low로 전환한다.

계속해서, 호스트 기기는, 클록 신호의 다음 하강 에지(T7)에서, BS2로 전송되는 전송 데이터의 출력을 시작한다. 또한, 여기서는, 라이트 패킷 시에서의 설명을 하고 있지만, 리드 패킷 시에는, BSY/RDY 신호의 입력으로 된다.

--- 메모리 카드측의 타이밍

우선, 메모리 카드는, 타이밍(T2)에서 버스 상태 신호의 High를 검출하고, 클록 신호의 다음 상승 에지(T4)로부터 TPC의 MSB를 수신한다.

계속해서, 메모리 카드는, 클록 신호의 상승 에지(T6)에서, TPC의 LSB를 수신한다. 이 때, 메모리 카드는, TPC의 LSB를 수신하는 동시(T6)에 버스 상태 신호의 Low를 검출한다.

계속해서, 클록 신호의 다음 하강 에지(T7)로부터, BS2에 대한 처리를 시작한다.

(BS2에서의 데이터 처리)

다음에, BS2일 때의 데이터의 전송 처리(라이트 패킷 시)에 관해 도 19를 참조하여 설명한다.

--- 호스트 기기측의 타이밍

호스트 기기는, 버스 상태 신호를 Low로 전환한 하강 에지(T11)의 타이밍으로부터 1클록 후의 하강 에지(T13)에서, 선두 데이터의 MSB로부터 데이터의 전송을 시작한다.

계속해서, 호스트 기기는, 전 전송 데이터를 송출한 후, CRC를 16비트 송출한다.

계속해서, 호스트 기기는, CRC의 LSB가 출력되는 클록 신호의 하강 에지(T15)의 타이밍에서, 버스 상태 신호를 High로 전환한다.

계속해서, 호스트 기기는, 상기 타이밍(T15)의 1클록 반 후의 클록 신호의 상승 에지(T18)로부터 BS3의 BSY 신호의 수신을 시작한다.

--- 메모리 카드측의 타이밍

메모리 카드는, 버스 상태 신호를 Low로 전환한 타이밍(T11)의 다음 상승 에지(T12)에서 버스 상태 신호의 Low를 검출한다.

계속해서, 메모리 카드는, 다음 상승 에지(T14)로부터, 전송 데이터의 MSB를 수신한다.

계속해서, 메모리 카드는, 상기 타이밍(T15)의 다음 상승 에지(T16)에서, CRC의 LSB를 수신한다. 이 때, 메모리 카드는, LSB를 수신하는 동시(T16)에 버스 상태 신호의 High를 검출한다.

계속해서, 상기 타이밍(T16)의 다음 하강 에지(T17)로부터, BS3의 BSY 신호의 출력을 시작한다.

병렬 인터페이스

다음에, 병렬 인터페이스에 관해 설명한다.

병렬 인터페이스는, 도 20에 도시한 바와 같이, 버스 상태 신호(BS), 4개의 병렬 데이터 신호 (DATA[3 : 0]), 클록 신호(SCLK)의 6개의 신호로, 호스트 기기와 메모리 카드를 접속하고 있다.

병렬 데이터 신호는, 메모리 카드와 호스트 기기와의 사이를 전송되는 데이터 신호이다. 4비트 폭으로 전송되고, 버스 상태 신호에 의해 규정되는 상태에 따라, 그 데이터의 전송 방향과 속성이 변화한다.

버스 상태 신호 및 클록 신호는, 직렬 인터페이스와 동일하다.

각 상태로의 통신 내용은, 직렬 인터페이스와 동일하다. 단, BSY 신호, RDY 신호는, 직렬 데이터 신호와 공용하고 있는 DATA0의 라인으로 전송된다.

병렬 인터페이스에서의 신호 타이밍

병렬 인터페이스에 있어서의 각 신호의 입출력 타이밍에 관해 설명을 한다.

본 병렬 인터페이스에서는, 다음과 같은 타이밍에서 신호의 입출력을 행한 다.

(1) 보내는 측은, 클록 신호의 하강에서 패널렐 데이터 신호를 출력한다. 받는 측은, 클록 신호의 하강에서, 병렬 데이터 신호를 입력한다.

이와 같이 함으로써, 직렬 인터페이스 동작 시간의 여유가 클록의 반주기분 밖에 없고, 데이터의 전송 레이트가 클록의 주기의 1/2로 제약되어 버리고 있었지만, 병렬 인터페이스에서는, 클록의 1주기분의 동여 여유로 할 수 있기 때문에, 클록을 보다 고속으로 하여 고속 통신이 가능하게 된다.

(2) 전송하는 데이터는, 8비트 데이터(바이트 데이터)를, 상위 4비트, 하위 4비트로 2분할 하고, 4비트 병렬 데이터로 한다. 또한, 상위 4비트의 데이터를 먼저 전송하고, 계속해서, 하위 4비트의 데이터를 전송한다.

(3) 호스트 기기는, 메모리 카드가 클록 신호의 하강을 받고 나서, 병렬 데이터를 입력(래치)하는 것을 고려하여, 병렬 데이터 신호 및 버스 상태 신호의 출력 타이밍을 설정한다.

(4) 호스트 기기는, 메모리 카드가 클록 신호의 하강을 받고 나서, 병렬 데이터를 출력하는 것을 고려하여, 버스 상태 신호의 입력(래치) 타이밍를 설정한다.

(5)) 호스트 기기는, 도 21에 도시한 타이밍에서, 버스 상태 신호를 변화시킨다. 즉, 앞의 상태의 최종 바이트의 상위 4비트가, 입력(래치)되는 타이밍과 같은 타이밍에서, 버스 상태(BS) 신호가 입력(래치)되도록 한다. 또한, 도 21에 있어서, S1의 타이밍은, 버스 상태의 변화 타이밍 및 최종 바이트의 상위 4비트를 출력하는 타이밍이다. S2의 타이밍은, 버스 상태의 변화를 메모리 카드측이 검출하는 타이밍, 최종 바이트의 상위 4비트를 래치하는 타이밍 및 최종 바이트의 하위 4비트를 출력하는 타이밍이다. S3의 타이밍은, 최종 바이트의 하위 4비트를 출력하는 타이밍 및 선두 바이트의 상위 4비트를 출력하는 타이밍이다. S4의 타이밍은, 최종 바이트의 상위 4비트를 래치하는 타이밍 및 최종 바이트의 하위 4비트를 출력하는 타이밍이다.

(6) 병렬 데이터의 입출력의 방향 전환시에는, 병렬 데이터 신호의 각 단자에 마련되어 있는 출력 드라이버의 출력단을, 호스트 기기측 및 메모리 카드측에 동시에, 1클록분 하이 임피던스(개방 상태)로 한 후, 새로운 방향의 데이터 전송을 시작한다.

이와 같이 함으로써, 데이터 출력 드라이버의 출력단의 제어의 타이밍이 다소 어긋나더라도 데이터 버스의 충돌이 생기지 않는다. 그 때문에, 엄격한 타이밍 제어를 하지 않고도 확실한 데이터 전송을 행할 수 있다.

이상의 입출력 타이밍에 맞춘 데이터 전송 처리의 구체예에 관해 설명한다 .

또한, 도 22 내지 도 25에는, 버스 상태 신호, 클록 신호, 전송 데이터를 도시함과 함께, 호스트측 이네이블 신호(XOEhost)와, 메모리 카드측 이네이블 신호XOEms)를 기재하고 있다. 호스트측 이네이블 신호(KOEhost)는, 호스트 기기의 병렬 데이터(DATA[3:0])의 각 단자에 마련되어 있는 출력 드라이버의 출력단을, 하이 임피던스로 하기 위한 신호이다. 또한, 메모리 카드측 이네이블 신호(XOEms)는, 메모리 카드의 병렬 데이터(DATA[3:0])의 각 단자에 마련되어 있는 출력 드라이버의 출력단을, 하이 임피던스로 하기 위한 신호이다. 양자의 이네이블 신호는, High 로 되면 출력 드라이버의 출력단을 하이 임피던스로 하고, Low로 되면 출력 드라이버의 출력단을 유효로 하도록 제어가 행하여진다.

또한, 도 22 내지 도 25중에 있어서, X는 부정치(不定値)를 나타내고, Z는 하이 임피던스 상태를 나타낸다.

(BS1에서의 데이터 처리)

BS1에서의 데이터 전송 처리(TPC의 전송 처리)에 관해 도 22를 참조하여 설명한다.

--- 호스트 기기측의 타이밍

호스트 기기는, 클록 신호의 임의의 하강 에지(T21)에서, 버스 상태 신호를 High로 한다.

계속해서, 호스트 기기는 클록 신호의 다음 하강 에지(TS2)까지에, 클록 신호의 공급을 시작한다.

계속해서, 호스트 기기는 클록 신호의 다음 하강 에지(T23)로부터, B31에 대한 처리를 시작한다.

BS1에 대한 처리가 시작되더라도, 호스트 기기는 호스트측 이네이블 신호(XOEhost)를 High로 한 채로 해두고, 다음의 클록 신호의 하강 에지(T24)에서 호스트측 이네이블 신호(XOEhost)를 Low로 한다. 즉, BS1에 대한 처리가 시작하고 최초의 1비트째는, 병렬 데이터 신호의 출력 드라이버의 출력을 하이 임피던스로 하여 두고, 2비트째로부터 병렬 데이터 신호의 출력 드라이버의 출력을 유효하게 한다. 또한, BS1에 대한 처리가 시작하고 나서 2비트째에 전송되는 병렬 데이터의 값은, Low를 출력하여 메모리 카드측은 부정치로서 인식한다.

계속해서, 호스트 기기는, 클록 신호의 다음의 하강 에지(T25)에서, TPC의 상위 4비트의 송출을 시작한다. 즉, BS1에 대한 처리가 시작되고 나서 3비트째에, TPC의 상위 4비트를 전송한다. 또한, TPC는, 8비트의 바이트 데이터이다.

계속해서, 호스트 기기는 클록 신호의 다음 하강 에지(T26)에서, TPC의 하위 4비트의 송출을 시작한다. 즉, BS1에 대한 처리가 시작되고 나서 4비트째에, TPC의 하위 4비트를 송출한다.

계속해서, 호스트 기기는, 클록 신호의 다음 하강 에지(T27)에서, 버스 상태 신호를 Low로 한다. 또한, BSl에 대한 처리가 시작되고 나서 5비트째는, Low를 출력하고 메모리 카드측은 부정치로서 인식한다.

계속해서, 호스트 기기는, 클록 신호의 다음 하강 에지(T28)에서, 부정치를 송출하든지, 또는, 호스트측 이네이블 신호(XOEhost)를 High로 한다. 즉, BS1에 대한 처리가 시작하고 나서 6비트째는, 부정치, 또는 하이 임피던스로 한다. 어느쪽으로 하는지는, 전송한 TFC가 라이트계의 커맨드인지, 리드계의 커맨드인지에 따라 다르다. 라이트계의 커맨드인 경우에는, 다음의 상태(BS20에서 전송 데이터의 방향은 반전하지 않기 때문에, 이 6비트째는 하이 임피던스로 하지 않고 Low를 출력하고 메모리 카드측은 부정치로서 인식한다. 리드계의 커맨드인 경우에는, 다음의 상태(BS2)에서 전송 데이터의 방향이 반전한다. 즉, 메모리 카드로부터 호스트 기기로 데이터가 송신된다. 그 때문에, 이 6비트째는, 하이 인피던스로 한다.

그리고, 호스트 기기는, 다음 하강 에지(T29)에서, BS1에 대한 처리를 종료 하고, 다음 상태인 BS2의 처리를 시작한다.

--- 메모리 카드측의 타이밍

메모리 카드는, 상기 타이밍(t22)에서, 버스 상태 신호의 High를 검출한다.

계속해서, 메모리 카드는 클록 신호의 다음 하강 에지(I23)로부터, BS1에 대한 처리를 시작한다.

BS1에 대한 처리가 시작하면, 메모리 카드는 우선, 최초의 하강 에지(T23)에서, 메모리 카드측 이네이블 신호(XOEms)를 High로 한다.

계속해서, 메모리 카드는 타이밍(T24), (T25)에서 수신한 데이터는, 무시한다. 하이 임피던스 또는 부정치이기 때문이다 또한, 이하의 (T28), (T29)에서도 마찬가지로 무시한다.

계속해서, 메모리 카드는 클록 신호의 다음 하강 에지(T26)에서, TPC의 상위 4비트의 데이터를 수신한다.

계속해서, 메모리 카드는 클록 신호의 다음 하강 에지(T27)에서, TPC의 하위 4비트의 데이터를 수신한다.

계속해서, 메모리 카드는 클록 신호의 다음 하강 에지(T28)에서 버스 상태 신호의 Low를 검출한다.

그리고, 메모리 카드는, 클록 신호의 다음 하강 에지(T29)에서, BS1에 대한 처리를 종료하고 다음 상태인 BS2의 처리를 시작한다.

(BS2에서의 데이터 처리 라이트 패킷 시)

BS2에서의 데이터 전송 처리(라이트 패킷 시)에 관해 도 23을 참조하여 설명 한다.

--- 호스트 기기측의 타이밍

호스트 기기는, 클록 신호의 소정의 하강 에지(T31)에서, 버스 상태 신호를 Low로 한다. 이 버스 상태 신호의 전환 타이밍은, 도 22에 도시한 T27의 타이밍이다.

호스트 기기는, 버스 상태 신호가 Low로 전환된 타이밍의 2클록 후의 하강 에지(T33)에서, BS2의 처리를 시작한다. 또한, 호스트측 이네이블 신호(XOEhost)는 BS1에 잇따라 Low로 한 그대로이다.

호스트 기기는, BS2의 처리를 시작한 타이밍(T33)에서, 선두 바이트의 상위 4비트로부터 데이터의 전송을 시작한다.

계속해서, 호스트 기기는 전 데이터를 송출한 후 CRC를 16비트 송출한다.

계속해서, 호스트 기기는, CRC의 최종의 4비트 데이터가 출력되는 타이밍(T35)의 다음 클록 신호의 하강 에지(T36)의 타이밍에서 버스 상태 신호를 High로 전환한다. 또한, 이 때 전송되는 병렬 데이터의 값은, 호스트측은 Low를 출력하고 메모리 카드측은 부정치로서 인식한다.

계속해서, 호스트 기기는 클록 신호의 다음 하강 에지(T37)에서 호스트측 이네이블 신호(XOEhost)를 High로 한다. 즉, 라이트 패킷 시의 BS2의 최종 비트는 하이 임피던스로 하여 둔다.

그리고, 호스트 기기는, 다음 하강 에지(T38)에서, BS2에 대한 처리를 종료하고, 다음 상태인 BS3의 처리를 시작한다.

--- 메모리 카드측의 타이밍

메모리 카드는, 타이밍(T32)에서, 버스 상태 신호의 Low를 검출한다.

계속해서, 메모리 카드는 클록 신호의 다음 하강 에지(T33)로부터, BS2에 대한 처리를 시작한다. 또한, 메모리 카드측 이네이블 신호(XOEms)는, BS1에 잇따라서 high인 채로 있다.

계속해서, 메모리 카드는, BS2의 처리를 시작한 클록 신호의 다음 하강 에지(T34)로부터 전송 데이터의 수신을 시작한다.

계속해서, 메모리 카드는 타이밍(T36)에서 CRC의 최종 바이트의 하위 4비트를 수신한 후, 다음 하강 에지(T37)에서, 버스 상태 신호의 High를 검출한다.

그리고, 다음 하강 에지(T38)에서, 메모리 카드측 이네이블 신호(XOEms)를 Low로하고, BS3의 BSY 신호의 출력을 시작한다.

(BS3에서의 데이터 처리 리드 패킷 시)

BS3에서의 데이터 전송 처리(리드 패킷 시)에 관해 도 24를 참조하여 설명한다.

--- 호스트 기기측의 타이밍

호스트 기기는, 클록 신호의 소정이 하강 에지(T41)에서, 버스 상태 신호를 High로 한다.

계속해서, 호스트 기기는, 버스 상태 신호가 High로 전환된 타이밍의 2클록 후의 하강 에지(T43)에서, BS3의 처리를 시작한다. 또한, 호스트측 이네이블 신호 (XOEhost)는, BS2에 잇따라서 High로 한 채로 있다.

계속해서, 호스트 기기는, BS3의 처리를 시작한 타이밍(T43)의 클록 신호의 다음 하강 에지(T44)로부터, 전송 데이터의 수신을 시작한다.

계속해서, 호스트 기기는, CRC의 최종 바이트의 하나 앞의 바이트의 하위 4비트를 수신하는 타이밍에서, 버스 상태 신호를 Low로 전환한다.

그리고, CRC의 최종 바이트의 하위 4비트를 수신한 후, 리드 패킷을 종료하고, 다음 상태인 BS0의 처리를 시작한다.

--- 메모리 카드측의 타이밍

메모리 카드는, 타이밍(T42)에서, 버스 상태 신호의 High를 검출한다.

계속해서, 메모리 카드는, 클록 신호의 다음 하강 에지(I43)로부터, BS3에 대한 처리를 시작한다. 또한, 메모리 카드측 이네이블 신호(X0Ems)는, BS2에 잇따라서 Low로 한 채로 있다.

계속해서 메모리 카드는, BS3의 처리를 시작한 타이밍(T43)에서, 선두 바이트의 상위 4비트로부터, 데이터의 전송을 시작한다.

계속해서, 메모리 카드는, 전 데이터를 송출한 후, CRC을 16비트 송출한다.

계속해서, 메모리 카드는, CRC의 최종 바이트의 하위 4비트가 출력되는 타이밍(T46)과 동시에, 버스 상태 신호의 Low를 검출하고, BS3에 대한 처리를 종료하고, 다음 상태인 BS0의 처리를 시작한다.

(BSY 신호/RDY 신호의 전송)

BS2(리드 패킷 시) 및 BS3(라이트 패킷 시)에서의 데이터 전송 처리(비지 신호, 레디 신호)에 관해 도 25를 참조하여 설명한다.

--- 호스트 기기측의 타이밍

호스트 기기는, 클록 신호의 소정이 하강 에지(T51)에서, 버스 상태 신호를 전환한다. 라이트 패킷 시는 버스 상태 신호가 High로 전환되고(도 23의 타이밍(T35)), 리드 패킷 시는 버스 상태 신호가 Low로 전환된다(도 22의 타이밍(T27)).

계속해서, 호스트 기기는, 버스 상태 신호가 전환된 타이밍의 1클록 후의 하강 에지(T52)에서, 호스트측 이네이블 신호(XOEhost)를 High로 한다.

계속해서, 호스트 기기는, 상기 타이밍(T52)의 3클록 후의 하강 에지(T55)로부터, BSY 신호의 수신을 시작한다.

계속해서, 호스트 기기는, 1클록마다 High와 Low를 반복하는 토글 상태의 RDY 신호를, 4클록 이상 검출한 타이밍(T56)에서, 버스 상태 신호를 전환한다. 라이트 패킷 시는 버스 상태 신호를 Low에 전환하고, 리드 패킷 시는 버스 상태 신호를 High로 전환한다.

그리고, 호스트 기기는, 상기 타이밍(T56)의 2클록 후의 타이밍(T58)으로부터, 다음 상태(라이트 패킷이면 BS0, 리드 패킷이면 BS3)의 처리를 시작한다.

--- 메모리 카드측의 타이밍

메모리 카드는, 타이밍(T52)에서, 버스 상태 신호의 전환을 검출한 후, 그 1클록 후의 하강 에지(T53)에서, 메모리 카드측 이네이블 신호(XQEms)를 Low로 하는 동시에 BSY 신호의 출력을 시작한다.

계속해서, 메모리 카드는, 내부 처리의 종료에 수반하여, BSY 신호로부터 RDY 신호의 출력으로 전환한다.

계속해서, 메모리 카드는, 타이밍(T57)에서, 버스 상태 신호의 전환을 검출하고, 그 1클록 후의 하강 에지(T58)로부터, 다음 상태(라이트 패킷이면 BS0, 리드 패킷이면 BS3)의 처리를 시작한다.

인터페이스 회로의 프론트 엔드

다음에, 메모리 카드와 호스트 기기와의 사이의 인터페이스의 프론트 엔드 부분의 구체적인 회로 구성예를 도시한다.

도 26에 타입 2의 메모리 카드와 타입 2의 호스트 기기의 인터페이스의 프런트 엔드 부분의 회로 구성도를 도시한다.

--메모리 카드측(타입 2)의 회로 구성

메모리 카드(1)는, 제 1 내지 제 4의 데이터 입력 버퍼(101R 내지 104R)와, 제 1 내지 제 4의 데이터 출력 버퍼(1O1S 내지 104S)와, BS 입력 버퍼(105)와, CLK 입력 버퍼(106)을 갖고 있다.

제 1의 데이터 입력 버퍼(101R) 및 제 1의 데이터 출력 버퍼(101S)는, SDIO/DATA0 단자의 입출력 드라이버로서 기능한다. 제 2의 데이터 입력 버퍼(102R) 및 제 2의 데이터 출력 버퍼(102S)는, DATA1 단자의 입출력 드라이버로서 기능한다. 제 3의 데이터 입력 버퍼(103R) 및 제 3의 데이터 출력 버퍼(103S)는, DATA2 단자의 입출력 드라이버로서 기능한다. 제 4의 데이터 입력 버퍼(104R) 및 제 4의 데이터 출력 버퍼(104S)는, DATA3 단자의 입출력 드라이버로서 기능한다.

BS 입력 버퍼(105)는, BS 단자의 입력 드라이버로서 기능한다.

CLK 입력 버퍼(106)는, SCLK 단자의 입력 드라이버로서 기능한다.

또한, 제 1 내지 제 4의 데이터 출력 버퍼(101S 내지 104S)는, 소위 트라이 상태 버퍼이다. 제 1의 데이터 출력 버퍼(101S)에는, 이네이블 신호(DE2)가 제어 신호로서 입력된다. 제 1의 데이터 출력 버퍼(101S)는, 이 이네이블 신호(DE2)가, High일 때 출력단이 하이 임피던스로 되고, Low일 때 출력단이 유효로 된다. 또한, 제 2 내지 제 4의 데이터 출력 버퍼(102S 내지 104S)에는, 이네이블 신호(DE20)가 제어 신호로서 입력된다. 제 2 내지 제 4의 데이터 출력 버퍼(102S 내지 104S)는, 이 이네이블 신호(DE20)가, High일 때 출력단이 하이 임피던스로 되고, Low일 때 출력단이 유효로 된다. 이네이블 신호(DE2 및 DE20)는, 도시하지 않은 제어부 등으로부터 출력된다.

메모리 카드(1)는, 제 1 내지 제 4의 데이터 입력 플립플롭(111R 내지 114R)과, 제 1 내지 제 4의 데이터 출력 플립플롭(111S 내지 114S)과, 병렬 BS 입력 플립플롭(115)과, 직렬용 데이터 입력 플립(121R)과, 직렬용 BS 입력 플립플롭(125)을 갖고 있다.

제 1의 데이터 입력 플립플롭(111R) 및 제 1의 데이터 출력 플립플롭(111S)은, SDIO/DATA0 단자의 입출력 데이터의 래치 회로로서 기능한다. 제 2의 데이터 입력 플립플롭(112R) 및 제 2의 데이터 출력 플립플롭(112S)은, DATA1 단자의 입출력 데이터의 래치 회로로서 기능한다. 제 3의 데이터 입력 플립플롭(113R) 및 제 3의 데이터 출력 플립플롭(113S)은, DATA2 단자의 입출력 데이터의 래치 회로로서.기능한다. 제 4의 데이터 입력 플립플롭(114R) 및 제 4의 데이터 출력 플립플롭(114S)은, DATA3 단자의 입출력 데이터의 래치 회로로서 기능한다.

BS 입력 플립플롭(115)은, BS 단자의 입력 데이터의 래치 회로로서 기능한다.

직렬용 데이터 입력 플립플롭(121R)은, 직렬 인터페이스로 데이터 전송되는 경우에 있어서의 SDIO/DATA0 단자의 입력 데이터의 래치 회로로서 기능한다.

직렬용 BS 입력 플립플롭(125)은, 직렬 인터페이스로 데이터 전송된 경우에 있어서의 BS 단자의 입력 데이터의 래치 회로로서 기능한다.

제 1 내지 제 4의 데이터 입력 플립플롭(111R 내지 113R)에는, 제 1 내지 제 4의 데이터 입력 버퍼(101R 내지 104R)로부터 데이터가 입력되고, 도시하진 않은 제어부 등으로 데이터가 출력된다.

제 1 내지 제 4의 데이터 출력 플립플롭(111S 내지 114S)에는, 도시하지 않은 제어부 등으로부터 데이터가 입력되고, 제 1 내지 제 4의 데이터 출력 버퍼(101S 내지 I04S)로 데이터가 출력된다.

BS 입력용 플립플롭(115)에는, BS 입력 버퍼(105)로부터 데이터가 입력되고, 도시하지 않은 제어부 등으로 데이터가 출력된다.

직렬용 데이터 입력 플립플롭(121R)에는, 제 1의 데이터 입력 버퍼(101R)로부터 데이터가 입력되고, 도시하지 않은 제어부 등으로 데이터가 출력된다.

직렬용 BS 입력 플립플롭(125)에는, BS 입력 버퍼(105)로부터 데이터가 입력되고, 도시하지 않은 제어부 등으로 데이터가 출력된다.

또한, 이상과 같은 각 플립플롭에는, SCLK 단자로부터 공급되는 클록 신호가 입력된다.

여기서 제 1 내지 제 4의 데이터 입력 플립플롭(111R 내지 114R), 제 1 내지 제 4의 데이터 출력 플립플롭(111S 내지 114S), BS 입력 플립플롭(115)은, 각각 클록 신호의 하강 에지의 타이밍에 동기하여, 데이터를 래치하도록에 동작한다.

그에 대해, 직렬용 데이터 입력 플립플롭(121R) 및 직렬용 BS 입력 플립플롭(125)은, 클록 신호의 상승 에지의 타이밍에 동기하여, 데이터를 래치하도록 동작을 한다.

--- 호스트 기기측의(타입 2)의 회로 구성

호스트 기기(2)는, 제 1 내지 제 4의 데이터 입력 버퍼(201R 내지 201R)와, 제 1 내지 제 4의 데이터 출력 버퍼(201S 내지 204S)와, BS 출력 버퍼(205와, CLK 출력 버퍼(206)를 갖고 있다.

제 1의 데이터 입력 버퍼(201R) 및 제 1의 데이터 출력 버퍼(201S)는, SDI0/DATA0 단자의 입출력 드라이버로서 기능한다. 제 2의 데이터 입력 버퍼(202R) 및 제 2의 데이터 출력 버퍼(202S)는 DATA1 단자의 입출력 드라이버로서 기능한다. 제 3의 데이터 입력 버퍼(203R) 및 제 3의 데이터 출력 버퍼(203S)는, DATA2 단자의 입출력 드라이버로서 기능한다. 제 4의 데이터 입력 버퍼(204R) 및 제 4의 데이터 출력버퍼(204S)는, DATA3 단자의 입출력 드라이버로서 기능한다.

BS 출력 버퍼(205)는, BS 단자의 출력 드라이버로서 기능한다.

CLK 출력 버퍼(206)는, SCLK 단자의 출력 드라이버로서 기능한다.

또한, 제 1 내지 제 4의 데이터 출력 버퍼(201S 내지 204S)는, 소위 트라이 상태 버퍼이다. 제 1의 데이터 출력 버퍼(201S)에는, 이네이블 신호(DE1)가 제어 신호로서 입력된다. 제 1의 데이터 출력 버퍼(201S)는, 이 이네이블 신호(DE1)가, High일 때 출력단이 하이 임피던스로 되고, Low일 때 출력단이 유효로 된다. 또한, 제 2 내지 제 4의 데이터 출력 버퍼(202S 내지 204S)에는, 이네이블 신호(DE10)가 제어 신호로서 입력된다. 제 2 내지 제 4의 데이터 출력 버퍼(202S 내지 204S)는, 이 이네이블 신호(DE10)가, High일 때 출력단이 하이 임피던스로 되고, Low일 때 출력단이 유효로 된다. 이네이블 신호(DE10)는, 도시하지 않은 제어부 등으로부터 출력된다.

호스트 기기(2)는, 제 1 내지 제 4의 데이터 입력 플립플롭(211R 내지 214R)과, 제 1 내지 제 4의 데이터 출력 플립플롭(211S 내지 214S)과, BS 출력 플립플롭(215)과, 클록 발생기(216)를 갖고 있다.

제 1의 데이터 입력 플립플롭(211R) 및 제 1의 데이터 출력 플립플롭(211S)은, SDIO/DATA0 단자의 입출력 데이터의 래치 회로로서 기능한다. 제 2의 데이터 입력 플립플롭(212R) 및 제 2의 데이터 출력 플립플롭(212S)은, DATA1 단자의 입출력 데이터의 래치 회로로서 기능한다. 제 3의 데이터 입력 플립플롭(213R) 및 제 3의 데이터 출력 플립플롭(213S)은, DATA2 단자의 입출력 데이터의 래치 회로로서 기능한다. 제 4의 데이터 입력 플립플롭(214R) 및 제 4의 데이터 출력 플립플롭(214S)은, DATA3 단자의 입출력 데이터 래치 회로로서 기능한다.

BS 출력 플립플롭(215)은, BS 단자의 출력 데이터 래치 회로로서 기능한다.

클록 발생기(216)는, 소정의 주파수(예를 들면 20MHs)의 클록 신호를 발생한 다.

제 1 내지 제 4의 데이터 입력 플립플롭(211R 내지 214R)에는, 제 1 내지 제 4의 데이터 입력 버퍼(201R 내지 204R)로부터 데이터가 입력되고, 도시하지 않은 제어부 등으로 데이터가 출력된다.

제 1 내지 제 4의 데이터 출력 플립플롭(211S 내지 214S)에는, 도시하지 않은 제어부 등으로부터 데이터가 입력되고, 제 1 내지 제 4의 데이터 출력 버퍼(201S 내지 204S)로 데이터가 출력된다.

BS 출력 플립플롭(215)에는, 도시하지 않은 제어부 등으로부터 데이터가 입력되고, BS 출력 버퍼(205)로 데이터가 출력된다.

또한, 이상과 같은 각 플립플롭에는, 클록 발생기(216)로부터 발생되는 클록 신호가 입력된다.

여기서 제 1 내지 제 4의 데이터 입력 플립플롭(211R 내지 214R), 제 1 내지 제 4의 데이터 출력 플립플롭(211S 내지 214S), BS 출력 플립플롭(215)은, 각각 클록 신호의 하강 에지의 타이밍에 동기하여, 데이터를 래치하도록 동작한다.

이상과 같은 프런트 엔드의 회로 구성을 취함으로써, 메모리 카드와 호스트 기기와의 사이에서, 상술한 직렬 인터페이스 및 병렬 인터페이스에 합치한 타이밍에서 데이터의 전송을 행할 수 있다.

--- 병렬 데이터 통신

다음에, 이상과 같은 프런트 엔드 회로에 있어서, 호스트 기기(2)로부터 메모리 카드(1)에 병렬 데이터 전송하는 경우에 관해 설명을 한다.

먼저, 호스트측의 이네이블 신호(DE1 및 DE10)는 Low로 되고. 메모리 카드측의 이네이블 신호(DE2 및 DE20)는 High로 된다. 이 때문에, 호스트측의 데이터 출력 버퍼(201S 내지 204S)는, 출력 이네이블 상태로 되고, 메모리 카드측의 데이터 출력 버퍼(101S 내지 104S)는 출력이 하이 임피던스 상태로 된다. 이렇기 때문에, 병렬 데이터 신호(DATA3:0)는, 호스트 기기(2) → 메모리 카드(1)의 방향으로 전송되게 된다.

병렬 데이터 신호는, 클록 신호의 하강 에지에 동기하여, 호스트 기기측의 데이터 출력 플립플롭(211S 내지 214S)으로부터 출력된다. 데이터 출력 플립플롭(211S 내지 214S)으로부터 출력 병렬 데이터 신호는, 데이터 출력 버퍼(201S 내지 204S) → 핀(4,3, 5, 7) → 데이터 입력 버퍼(101R 내지 104R)를 통하여, 메모리 카드측의 데이터 입력 플립플롭(111R 내지 114R)으로 공급된다. 병렬 데이터 신호는, 클록 신호의 하강 에지에 동기하여, 메모리 카드측의 데이터 입력 플립플롭(111R 내지 114R)으로 입력된다.

또한, 이 때, 직렬용 데이터 입력 플립플롭(121R)은, 사용되지 않는다.

다음에, 메모리 카드(1)로부터 호스트 기기(2)로 병렬 데이터 전송하는 경우에 관해 설명을 한다.

우선, 호스트측의 이네이블 신호(DE1 및 DE10)는 High로 되고, 메모리 카드측의 이네이블 신호(DE2 및 DE20)는 Low로 된다. 이 때문에, 호스트측의 데이터 출력 버퍼(201S 내지 204S)는, 출력이 하이 임피던스 상태로 되고, 메모리 카드측의 데이터 출력 버퍼(101S 내지 104S)는 출력이 이네이블 상태로 된다. 이렇기 때문 에, 병렬 데이터 신호(DATA3: 0)는, 메모리 카드(1) → 호스트 기기(2)의 방향으로 전송되게 된다.

병렬 데이터 신호는, 클록 신호의 하강 에지에 동기하여, 메모리 카드측의 데이터 출력 플립플롭(111S 내지 114S)으로부터 출력된다. 데이터 출력 플립플롭(111S 내지 114S)으로부터 출력된 병렬 데이터 신호는, 데이터 출력 버퍼(101S 내지 104S) → 핀(4,3, 5, 7) → 데이터 입력 버퍼(201R 내지 204R)를 통하여, 호스트 기기측의 데이터 입력 플립플롭(211R 내지 214R)으로 공굽된다. 병렬 데이터 신호는, 클록 신호의 하강 에지에 동기하여, 호스트 기기측의 데이터 입력 플립플롭(211R 내지 214R)으로 입력된다.

또한, 버스 상태 신호는, 호스트 기기(2)로부터 메모리 카드(1)로의 일방향으로 데이터 전송된다. 즉, 본 인터페이스에서는, 데이터 통신의 주도권은 호스트 기기(2)측이 갖는 것으로 된다.

버스 상태 신호는, 클록 신호(하강 에지)에 동기하여, 메모리 카드측의 BS 출력 플립플롭(215)으로부터 출력된다. BS 출력 플립플롭(215)으로부터 출력된 버스 상태 신호는, BS 출력 버퍼(205) → 핀 2 → BS 입력 버퍼(105)를 통하여, 메모리 카드측의 BS 입력 플립플롭(115)으로 공급된다. 버스 상태 신호는, 클록 신호의 하강 에지에 동기하여, 메모리 카드측의 BS 입력 플립플롭(115)에 입력된다. 또한, 이 때, 메모리 카드측의 직렬 BS 입력 플립플롭(125)은 사용되지 않는다.

또한, 클록 신호는, 클록 발생기(216)로부터 발생되고, 호스트 기기(2)의 각 플립플롭으로 공급된다. 또한, 클록 신호는, CLK 출력 버퍼(206) → 핀 8 → CLK 입력 버퍼(106)를 통하여, 메모리 카드(1)의 각 플립플롭에 입력된다.

--- 직렬 데이터 통신

다음에, 이상과 같은 프런트 엔드 회로에 있어서, 호스트 기기(2)로부터 메모리 카드(1)에 직렬 데이터 전송하는 경우에 관해 설명을 한다.

우선, 호스트측의 이네이블 신호(DE1)는 Low로 되고, 메모리 카드측의 이네이블 신호(DE2)는 High로 된다. 그 때문에, 호스트측의 데이터 출력 버퍼(201S)는, 출력이 이네이블 상태로 되고, 메모리 카드측의 데이터 출력 버퍼(101S)는 출력이 하이 임피던스 상태로 된다. 이렇기 때문에, 직렬 데이터 신호(SDIO)는, 호스트 기기(2) → 메모리 카드(1)의 방향으로 전송되게 된다.

또한, 호스트측의 이네이블 신호(DE10) 및 메모리 카드측의 이네이블 신호(DE20)는, 양자 모두 High로 된다. 그 때문에, 호스트측의 데이터 출력 버퍼(202S 내지 204S 및 메모리 카드측의 데이터 버퍼(102S 내지 104S)는, 출력이 하이 임피던스 상태로 된다. 이렇기 때문에, 직렬 데이터 신호(SDIO)가 전송되는 이외의, 나머지 3개의 병렬 데이터 신호는, 데이터 전송이 되지 않는 것으로 된다.

직렬 데이터 신호는, 클록 신호의 하강 에지에 동기하여, 호스트 기기측의 데이터 출력 플립플롭(211S)으로부터 출력된다. 데이터 출력 플립플롭(211S)으로부터 출력된 직렬 데이터 신호는, 데이터 출력 버퍼(201S) → 핀 4 → 데이터 입력 버퍼(101R)를 통하여 메모리 카드측의 직렬 데이터 입력 플립플롭(121R)으로 공급된다. 직렬 데이터 신호는, 클록 신호의 상승 에지에 동기하여, 메모리 카드측의 데이터 입력 플립플롭(121R)으로 입력된다.

또한, 이 때, 제 1 내지 제 4의 데이터 입력 플립플롭(111R 내지 114R)은, 전부 사용되지 않는다.

다음에, 메모리 카드(1)로부터 호스트 기기(2)로의 직렬 데이터 전송하는 경우에 관해 설명을 한다.

우선, 호스트측의 이네이블 신호(DE1)는 High로 되고, 메모리 카드측의 이네이블 신호(DE2)는 Low로 된다. 그 때문에, 호스트측의 데이터 출력 버퍼(201S)는, 출력이 하이 임피던스 상태로 되고, 메모리 카드측의 데이터 출력 버퍼(101S)는 출력이 이네이블 상태로 된다. 이렇기 때문에, 직렬 데이터 신호(SDIO)는, 메모리 카드(1) → 호스트 기기(2)의 방향으로 전송되게 된다.

또한, 호스트측의 이네이블 신호(DE10) 및 메모리 카드측의 이네이블 신호(DE20)는, 양자 모두 High로 된다. 그 때문에, 호스트측의 데이터 출력 버퍼(202S 내지 204S) 및 메모리 카드측의 데이터 출력 버퍼(102S 내지 104S)는, 출력이 하이 임피던스 상태로 된다. 이렇기 때문에, 직렬 데이터 신호(SDIO)가 전송되는 이외의, 나머지 3개의 병렬 데이터 신호는, 데이터 전송이 되지 않는 것으로 된다.

직렬 데이터 신호는, 클록 신호의 하강 에지에 동기하여, 메모리 카드측의 데이터 출력 플립플롭(111S)으로부터 출력된다. 데이터 출력 플립플롭(111S)으로부터 출력된 직렬 데이터 신호는, 데이터 출력 버퍼(101S) → 핀 4 → 데이터 입력 버퍼(201R)를 통하여, 호스트 기기측의 데이터 입력 플립플롭(211R)으로 공급된다. 직렬 데이터 신호는, 클록 신호의 하강 에지에 동기하여, 호스트 기기측의 데이터 입력 플립플롭(211R)으로 입력된다.

버스 상태 신호는, 클록 신호의 하강 에지에 동기하여, 호스트측의 BS 출력 플립플롭(215)으로부터 출력된다. BS 출력 플립플롭(215)으로부터 출력된 버스 상태 신호는, BS 출력 버퍼(205) → 핀 2 → BS 입력 버퍼(105)를 통하여, 메모리 카드측의 BS 입력 플립플롭(125)으로 공급된다. 버스 상태 신호는, 클록 신호의 상승 에지에 동기하여, 메모리 카드측의 BS 입력 플립플롭(125)으로 입력된다. 또한, 이 때, 메모리 카드측의 BS 입력 플립플롭(115)은 사용되지 않는다.

호스트(타입 1)와 메모리 카드(타입 2)의 접속

도 27에, 타입 2의 메모리 카드와 타입 1의 호스트 기기를 접속한 경우의 인터페이스의 프런트 엔드 부분의 회로 구성을 도시한다.

타입 2의 메모리 카드(1)는, 도 26에 도시한 것과 동일하다. 또한, 타입 1의 호스트 기기(600)는 도 2에서 도시한 것과 동일하다.

이와 같은 접속의 경우, 타입 2의 메모리 카드의 이네이블 신호(DE20)를, 초기치로서 High로 설정하여 두면, 타입 1의 메모리 카드와 동일한 구성이 되는 것을 알 수 있다.

이와 같은 접속의 경우, 메모리 카드측의 직렬 데이터 입력 플립플롭(121R) 및 제 1의 데이터 출력 플립플롭(111S)을 이용하여 통신을 행하면, 타입 1의 직렬 인터페이스와 마찬가지의 통신을 행할 수 있다.

호스트(타입 2)와 메모리 카드(타입 1)의 접속

도 28에, 타입 1의 메모리 카드와 타입 2의 호스트 기기의 인터페이스의 프런트 엔드 부분의 회로 구성도를 도시한다.

타입 1의 메모리 카드(500)는, 도 2에 있어서 도시한 것과 동일하다. 또한, 타입 2의 호스트 기기(2)는, 도 26에 있어서 도시한 것과 동일하다.

이와 같은 접속인 경우, 타입 2의 호스트 기기(2)의 이네이블 신호(DE10)를, 초기치로 하여 High로 설정하여 두면, 타입 1의 메모리 카드와 동일한 구성이 되는 것을 알 수 있다.

이와 같은 접속의 경우, 호스트 기기측의 제 1의 데이터 입력 플립플롭(211R) 및 제 1의 데이터 출력 플립플롭(211S)을 이용하여 통신을 행하면, 타입 1의 직렬 인터페이스와 마찬가지의 통신을 행할 수 있다.

이상 본 발명의 실시의 형태로서, 본 발명을 적용한 리무버블한 소형 IC 메모리 장치 및 이 소형 IC 메모리를 외부 기억 미디어로서 이용하는 데이터 처리 장치에 관해 설명을 하였다. 그러나, 본 발명의 인터페이스 장치는, 이와 같은 소형 IC 메모리 장치에 적용하는 것으로 한정되는 것은 아니다. 예를 들면, 본 발명의 인터페이스 장치를, 단자군의 반대측의 단자에 카메라 장치가 접속된 카메라 모듈 등의 IC 메모리 이외의 기능을 갖은 리무버블한 외부 접속 유기에 적용하여도 좋다.

또한, 이상 본 발명의 실시의 형태로서, 병렬 인터페이스와, 직렬 인터페이스와의 양자의 기능을 갖는 소형 IC 메모리 장치 및 데이터 처리 장치에 관해 설명하였지만, 인터페이스를 병렬 인터페이스만으로 하여도 좋다.

본 발명에 관한 인터페이스 장치에서는, 4비트 병렬 데이터의 쌍방향 통신되는 4비트 병렬 데이터와, 호스트 기기로부터 출력되는 클록과, 4비트 병렬 데이터의 통신 회선의 상태 및 전송 시작 타이밍을 나타내는 버스 상태 신호를 이용하여, 외부 접속 기기와 호스트 기기와의 사이의 데이터 통신을 행한다.

그 때문에, 본 발명에 관한 인터페이스 장치에서는, 1비트 직렬 데이터와, 클록과, 버스 상태 신호에 의해 행하여지고 있던 통신보다도, 한번에 전송할 수 있는 데이터 용량이 4배로 되고, 데이터 전송 레이트를 고속으로 할 수 있다.

또한, 본 발명에 관한 인터페이스 장치에서는, 4비트 병렬 데이터의 입력시에는, 4개의 각 데이터 통신 회선마다 마련된 데이터 출력 드라이버의 출력단을 개방 상태로 하여 두고, 4비트 병렬 데이터의 입력으로부터 출력으로의 전환시에는, 통신 상대의 데이터 출력 드라이버의 출력단이 1클록 이상 개방 상태로 된 후에, 자기의 데이터 출력 드라이버의 출력단을 유효하게 한다.

그 때문에, 본 발명에 관한 인터페이스 장치에서는, 데이터 출력 드라이버의 출력단의 제어의 타이밍이 다소 어긋나더라도 데이터 버스의 충돌이 생기지 않기 때문에, 엄격한 타이밍 제어를 하지 않고, 확실한 데이터 전송을 행할 수 있다.

또한, 본 발명에 관한 인터페이스 장치에서는, 4비트 병렬 데이터 및 버스 상태 신호의 입력 및 출력을 행할 때, 클록의 상승 또는 하강의 어느 한쪽 에지의 타이밍에 동기하여 동작한다.

이로써, 종래는 동작 시간의 여유가 클록의 반주기분 밖에 없고, 데이터의 전송 레이트가 클록의 주기의 1/2로 제약되어 버렸던 것을, 클록의 1주기분의 동작 여유로 할 수 있기 때문에, 클록을 보다 고속으로 하여 고속 통신이 가능해진다.

또한, 본 발명에 관한 인터페이스 장치에서는, 4비트 병렬 데이터의 쌍방향 통신되는 4비트 병렬 데이터와, 호스트 기기로부터 출력되는 클록과, 4비트 병렬 데이터의 통신 회선의 상태 및 전송 시작 타이밍을 나타내는 버스 상태 신호를 이용한 병렬 통신과, 1비트 직렬 데이터와, 클록과, 버스 상태 신호에 의해 행하여지고 있던 직렬 통신과를 적응적으로 전환하여, 외부 접속 기기와 호스트 기기간의 데이터 통신을 행한다.

그 때문에, 1비트 직렬 데이터와, 클록과 버스 상태 신호에 의해 행하여져 온 직렬 통신을 행하는 인터페이스 장치와의 호환성을 유지하면서, 통신의 고속화를 도모할 수 있다.

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착탈 가능하게 장착된 호스트 기기와의 사이에서 １개의 데이터 통신 회선을 사용하여, 전송 데이터를 직렬 데이터로 하여 쌍방향 통신을 행하는 직렬 데이터 통신 수단과,

상기 호스트 기기와의 사이에서 복수개의 데이터 통신 회선을 사용하고, 상기 전송 데이터를 여러 비트 단위로 분할한 병렬 데이터로 하여 쌍방향 통신을 행하는 병렬 데이터 통신 수단과,

상기 전송 데이터에 동기한 클록을, 클록 수신 단자를 사용하여 상기 호스트 기기로부터 수신하는 클록 수신 수단과,

상기 전송 데이터의 전송 시작 타이밍을 나타내는 버스 상태 신호를, 버스 상태 신호 수신 단자를 사용하여 상기 호스트 기기로부터 수신하는 버스 상태 신호 수신 수단과,

상기 호스트 기기로부터 수신한 커맨드의 내용, 및, 상기 버스 상태 신호에 의해 나타나고 있는 전송 시작 타이밍에 따라, 상기 전송 데이터의 전송 방향을 제어하는 제어 수단과,

상기 직렬 데이터에 의한 통신 또는 상기 병렬 데이터에 의한 통신을 전환하는 전환 수단과,

상기 병렬 데이터에 의한 통신에 대응하고 있는 것을 나타내는 파라미터 정보가 기술된 기억 수단을 구비하고,

상기 직렬 데이터 통신 수단은 상기 병렬 데이터에 의해 통신되는 복수개의 데이터 통신 회선 중 １개의 데이터 통신 회선을 공용하여 호스트 기기와의 사이의 통신을 행하고,

상기 제어 수단은, 상기 전송 데이터의 입력시에는, 상기 각 데이터 통신 회선마다 설치된 데이터 출력 드라이버의 출력단을 개방 상태로서 두고, 상기 전송 데이터의 입력으로부터 출력으로의 전환시에는, 상기 호스트 기기측의 각 데이터 통신 회선마다 설치된 호스트 기기측 데이터 출력 드라이버의 출력단이, 상기 전환시로부터 １ 클록 이상 개방 상태로 된 후에, 상기 데이터 출력 드라이버의 출력단을 유효하게 하고,

상기 전환 수단은, 상기 기억 수단에 기술되고 있는 파라미터 정보가 상기 호스트 기기에 의해 참조되어 상기 병렬 데이터에 의한 데이터 전송이 가능하다고 판단된 때, 상기 병렬 데이터에 의한 통신으로 전환하는 것을 특징으로 하는 인터페이스 장치.
제 15항에 있어서,

상기 전환 수단은, 상기 직렬 데이터에 의한 통신을 행하는 경우에는, 사용하지 않는 각 데이터 통신 회선에 설치된 데이터 출력 드라이버의 출력단을 개방 상태로 하는 것을 특징으로 하는 인터페이스 장치.
제 15항에 있어서,

상기 전환 수단은,

초기 통신 시에는, 상기 직렬 데이터에 의해 통신을 행하고,

상기 기억 수단에 기술되고 있는 파라미터 정보를 참조한 호스트 기기로부터 수신한 전환 커맨드에 따라, 상기 직렬 데이터에 의한 통신으로부터, 상기 병렬 데이터에 의한 통신으로 전환하는 것을 특징으로 하는 인터페이스 장치.
착탈 가능하게 장착된 외부 접속 기기와의 사이에서 １개의 데이터 통신 회선을 사용하여, 전송 데이터를 직렬 데이터로 하여 쌍방향 통신을 행하는 직렬 데이터 통신 수단과,

상기 외부 접속 기기와의 사이에서 복수개의 데이터 통신 회선을 사용하여, 상기 전송 데이터를 여러 비트 단위로 분할한 병렬 데이터로 하여 쌍방향 통신을 행하는 병렬 데이터 통신 수단과,

상기 전송 데이터에 동기한 클록을, 클록 송신 단자를 사용하여 외부 접속 기기에 송신하는 클록 송신 수단과,

상기 전송 데이터의 전송 시작 타이밍을 나타내는 버스 상태 신호를, 버스 상태 신호 송신 단자를 사용하여 상기 외부 접속 기기에 송신하는 버스 상태 신호 송신 수단과,

상기 외부 접속 기기에 송신한 커맨드의 내용, 및, 상기 버스 상태 신호에 의해 나타나고 있는 전송 시작 타이밍에 따라, 상기 전송 데이터의 전송 방향을 제어하는 제어 수단과,

상기 직렬 데이터에 의한 통신 또는 상기 병렬 데이터에 의한 통신을 전환하는 전환 수단을 구비하고,

상기 직렬 데이터 통신 수단은, 상기 병렬 데이터에 의해 통신된 복수개의 데이터 통신 회선 중 １개의 데이터 통신 회선을 공용하여, 상기 외부 접속 기기와의 사이의 통신을 행하고,

상기 제어 수단은, 상기 전송 데이터의 입력시에는, 상기 각 데이터 통신 회선마다 설치된 데이터 출력 드라이버의 출력단을 개방 상태로서 두고, 상기 전송 데이터의 입력으로부터 출력으로의 전환시에는, 상기 외부 접속 기기측의 각 데이터 통신 회선마다 설치된 외부 접속 기기측 데이터 출력 드라이버의 출력단이, 상기 전환시로부터 １ 클록 이상 개방 상태로 된 후에, 상기 데이터 출력 드라이버의 출력단을 유효하게 하며,

상기 전환 수단은, 상기 외부 접속 기기의 기억 수단에 기억되고 있는 파라미터 정보를 참조하여, 이 파라미터 정보가 상기 병렬 데이터에 의한 통신에 대응하고 있는 것을 나타내고 있는 때, 상기 병렬 데이터에 의한 통신으로 전환하는 것을 특징으로 하는 인터페이스 장치.
제 18항에 있어서,

상기 전환 수단은, 상기 직렬 데이터에 의한 통신을 행하는 경우에는, 사용하지 않는 각 데이터 통신 회선에 설치된 데이터 출력 드라이버의 출력단을 개방 상태로 하는 것을 특징으로 하는 인터페이스 장치.
제 18항에 있어서,

상기 전환 수단은, 초기 통신 시에는, 상기 직렬 데이터에 의해 통신을 행하고,

상기 외부 접속 기기의 기억 수단에 기억되고 있는 파라미터 정보를 참조하여, 이 파라미터 정보가 상기 병렬 데이터에 의한 통신에 대응하고 있는 것을 나타내고 있는 때, 상기 직렬 데이터에 의해 전환 커맨드를 송신하고, 상기 직렬 데이터에 의한 통신으로부터, 상기 병렬 데이터에 의한 통신으로 전환하는 것을 특징으로 하는 인터페이스 장치.