JP7265953B2 - 通信制御システムおよび情報処理装置 - Google Patents
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Description
この発明は、通信制御システムおよび情報処理装置に関し、特に、主従関係にあるマスター側装置とスレーブ側装置との間でデータ通信を行う通信インタフェースに一組の通信経路を使用し、データの転送方向を切り替えて双方向のデータ通信を行うようにした通信制御システムと、双方向のデータ通信を行う一組の通信経路で接続されたマスター側装置とスレーブ側装置とを備えた情報処理装置に関する。
今日利用されているパソコンや携帯端末などの情報処理装置では、装置全体の動作を制御するＣＰＵを備え、周辺デバイスであるメモリ、画像処理など特定機能を実行するための集積回路であるＡＳＩＣ（application specific integrated circuit）などと、ＣＰＵとを、所定のバスを介して接続し、ＣＰＵと周辺デバイスとの間で、双方向のデータ通信を行っている。
ＣＰＵと周辺デバイスとを接続するバスには、種々の形式の通信インタフェースが利用されているが、たとえば、高速通信が可能なＳＰＩ（Serial Peripheral Interface）バスが利用されている。
特に、１クロックで４ビットのデータを同時に送信可能なQuad SPI形式の通信インタフェースが利用されるようになってきた。
特に、１クロックで４ビットのデータを同時に送信可能なQuad SPI形式の通信インタフェースが利用されるようになってきた。
Quad SPI形式の通信インタフェースでは、たとえば、マスター側装置であるＣＰＵと、スレーブ側装置であるＡＳＩＣとを、クロック信号線と、チップセレクト信号線と、データの送信経路である４本のデータ線からなる合計６本の信号線で接続し、４本のデータ線でデータの衝突が起こらないように、データの転送方向を切り替えて、ＣＰＵとＡＳＩＣとの間で双方向の通信（半二重通信）を行う。
すなわち、たとえば、４本のデータ線を介して、送信状態にあるマスター側装置から、受信状態にあるスレーブ側装置にデータの送信を行った後、少なくとも１クロックサイクル以上の所定の待ち時間を設けて両者の通信状態を切り替えて、マスター側装置が受信状態となり、スレーブ側装置が送信状態に切り替わった後に、スレーブ側装置から、マスター側装置にデータの送信を行う。
すなわち、たとえば、４本のデータ線を介して、送信状態にあるマスター側装置から、受信状態にあるスレーブ側装置にデータの送信を行った後、少なくとも１クロックサイクル以上の所定の待ち時間を設けて両者の通信状態を切り替えて、マスター側装置が受信状態となり、スレーブ側装置が送信状態に切り替わった後に、スレーブ側装置から、マスター側装置にデータの送信を行う。
また、特許文献１では、マスター側デバイスと、複数のスレーブ側デバイスとをSPIバス形式のバスシステムに接続し、データの同期用クロックを各スレーブ側デバイスへ供給するＳＣＫ信号線の構成を工夫し、各スレーブ側デバイスへ供給する同期用クロックのタイミングを、順次、所定ビット数ずつシフトさせて、同期用クロックが供給されている１つのスレーブ側デバイスとマスター側デバイスとの間でデータの送受信を行い、スレーブ側デバイスの数が増減しても信号線の本数を変更することがないバスシステムが提案されている。
しかし、ＳＰＩバスを利用した従来技術においては、データを送受信するデータ線でデータの衝突が起こらないように、データの転送方向を切り替えるために、少なくとも１クロックサイクル以上の所定の待ち時間を設けているので、スレーブ側デバイスとマスター側デバイスとの間のデータの転送効率が低下してしまう。
また、マスター側デバイスからの要求に応じて、スレーブ側デバイスのデバイス識別番号（デバイスＩＤ）や、スレーブ側デバイスのステータス情報をマスター側デバイスに送信する場合は、スレーブ側デバイスでは、その要求を受信した後、すぐにデバイス識別番号等を送信できる準備ができるにもかかわらず、上記した所定の待ち時間を設けるので、転送効率が低下する。
特許文献１のバスシステムでは、マスター側デバイスとスレーブ側デバイスとの間で送受信されるデータの衝突を防止する対策は考慮されておらず、双方向のピンポン伝送が可能な１本のみのＳＤＩＯ信号線によりデータ通信を行う場合には、データ衝突が起こらないように、データの転送方向を切り替える際に、上記と同様な所定の待ち時間を設ける必要がある。
一方、所定の待ち時間を設けない場合や、待ち時間を短くした場合には、データの転送方向を切り替える際に、マスター側デバイスとスレーブ側デバイスとが、どちらも、データの送信状態となるタイミングが発生する可能性がある。
どちらもデータの送信状態となった場合、ＳＰＩバスの同じデータ線上に双方から出力される送信信号が衝突する。
どちらもデータの送信状態となった場合、ＳＰＩバスの同じデータ線上に双方から出力される送信信号が衝突する。
たとえば、ＳＰＩバスの同じデータ線に、マスター側デバイスがデータ「１」に相当する送信信号を出力し、スレーブ側デバイスがデータ「０」に相当する送信信号を出力した場合、送信信号の衝突が発生する。
このような衝突が発生した場合、データ「１」に相当する送信信号とデータ「０」に相当する送信信号の電圧レベルが異なるため、マスター側デバイスとスレーブ側デバイスのデータ出力用バッファ回路に、規格値以上の過電流が流れ、そのデータ出力用バッファ回路が破壊する可能性がある。
このような衝突が発生した場合、データ「１」に相当する送信信号とデータ「０」に相当する送信信号の電圧レベルが異なるため、マスター側デバイスとスレーブ側デバイスのデータ出力用バッファ回路に、規格値以上の過電流が流れ、そのデータ出力用バッファ回路が破壊する可能性がある。
したがって、マスター側デバイスとスレーブ側デバイスに規格値以上の過電流が流れることによりデータ出力用バッファ回路が破壊することなく、マスター側デバイスとスレーブ側デバイスとの間のデータの転送効率が低下しないようにすることが望ましい。
そこで、この発明は、以上のような事情を考慮してなされたものであり、主従関係にあるマスター側装置とスレーブ側装置との間でデータ通信を行う通信インタフェースにおいて、マスター側装置とスレーブ側装置とがともに、データの送信状態になるタイミングが発生したとしても、双方の装置のデータ出力用回路が破壊することなく、マスター側装置とスレーブ側装置の間におけるデータの転送効率が低下しないようにすることを課題とする。
この発明は、主従関係にある制御装置と被制御装置とをバスで接続し、バスの転送方向を切り替えて、制御装置と被制御装置との間の双方向通信を行う通信制御システムであって、前記制御装置から、ｎ個（ｎ＞１）のビット数からなる所定の要求コマンドを、前記バスを介して前記被制御装置に送信した後、バスの転送方向を切り替えて、前記被制御装置から、ｍ個（ｍ＞１）のビット数からなる前記要求コマンドに対応した返信データを、前記バスを介して前記制御装置に送信する場合、前記要求コマンドのうち、最後に送信されるａ個（ｎ＞ａ＞１）のビット数からなる第１のバイナリデータの内容と、前記返信データのうち、最初に送信されるｂ個（ｍ＞ｂ＞１）のビット数からなる第２のバイナリデータの内容とが同一の内容であることを特徴とする通信制御システムを提供するものである。
また、前記第１のバイナリデータの内容と、前記第２のバイナリデータの内容とが、同一電圧レベルの信号として、バスに出力されることを特徴とする。
また、前記第１のバイナリデータの内容と、前記第２のバイナリデータの内容とが、どちらも、複数のビット数からなる０に相当するバイナリデータであるか、あるいは、複数のビット数からなる１に相当するバイナリデータであることを特徴とする。
また、前記バスが、４本のデータ線を含むＱｕａｄ ＳＰＩ（Serial Peripheral Interface）バスであり、前記要求コマンドと、前記返信データは、４本のデータ線を介して、異なるタイミングで送信されることを特徴とする。
また、前記４本のデータ線を介して送信される要求コマンドのうち、最後に送信される少なくとも４ビット以上からなる前記第１のバイナリデータと、前記４本のデータ線を介して送信される前記返信データのうち、最初に送信される少なくとも４ビット以上からなる前記第２のバイナリデータとが、複数のビット数からなる０に相当するバイナリデータであるか、あるいは、複数のビット数からなる１に相当するバイナリデータであることを特徴とする。
また、前記被制御装置が、被制御装置を識別するためのデバイスＩＤを予め記憶し、前記制御装置から、前記デバイスＩＤを送信することを要求する情報を含む要求コマンドが被制御装置に送信された場合、前記被制御装置から、被制御装置のデバイスＩＤを含む返信データが制御装置に送信されることを特徴とする。
また、前記被制御装置が、被制御装置の動作状態を示す情報を記憶したステータスレジスタを備え、前記制御装置から、前記ステータスレジスタに記憶されている情報を送信することを要求する要求コマンドが被制御装置に送信された場合、前記被制御装置から、被制御装置のステータスレジスタに記憶されている情報を含む返信データが制御装置に送信されることを特徴とする。
また、前記被制御装置が、被制御装置の設定内容を示す情報を記憶した設定レジスタを備え、前記制御装置から、前記設定レジスタに記憶されている情報を送信することを要求する要求コマンドが被制御装置に送信された場合、前記被制御装置から、被制御装置の設定レジスタに記憶されている情報を含む返信データが制御装置に送信されることを特徴とする。
また、この発明は、上記したいずれかの通信制御システムを備えた情報処理装置を提供するものである。
また、この発明は、 制御装置と被制御装置とをバスで接続し、バスの転送方向を切り替えて、制御装置と被制御装置との間の双方向通信を行う通信制御システムの通信制御方法であって、前記制御装置が前記バスに所定のデータを送信可能な送信状態であり、前記被制御装置が前記バスから所定のデータを受信可能な受信状態である場合に、前記制御装置から、ｎ個（ｎ＞１）のビット数からなる所定の要求コマンドを、前記バスを介して前記被制御装置に送信し、前記バスの転送方向を切り替えて、前記制御装置が受信状態となり、前記被制御装置が送信状態となった後、前記被制御装置から、ｍ個（ｍ＞１）のビット数からなる前記要求コマンドに対応した返信データを、前記バスを介して前記制御装置に送信し、前記要求コマンドのうち、最後に送信されるａ個（ｎ＞ａ＞１）のビット数からなる第１のバイナリデータの内容と、前記返信データのうち、最初に送信されるｂ個（ｍ＞ｂ＞１）のビット数からなる第２のバイナリデータの内容とが同一の内容であることを特徴とする通信制御システムの通信制御方法を提供するものである。
この発明によれば、制御装置からｎ個（ｎ＞１）のビット数からなる所定の要求コマンドを被制御装置に送信した後、バスの転送方向を切り替えて、被制御装置からｍ個（ｍ＞１）のビット数からなる要求コマンドに対応した返信データを制御装置に送信する場合に、要求コマンドのうち最後に送信されるａ個（ｎ＞ａ＞１）のビット数からなる第１のバイナリデータの内容と、返信データのうち最初に送信されるｂ個（ｍ＞ｂ＞１）のビット数からなる第２のバイナリデータの内容とが同一の内容であるので、制御装置（マスター側装置）と被制御装置（スレーブ側装置）とがともに、データの送信状態になるタイミングが発生したとしても、制御装置（マスター側装置）と被制御装置（スレーブ側装置）の回路が破壊することを防止でき、制御装置（マスター側装置）と被制御装置（スレーブ側装置）の間におけるデータの転送効率が低下しないようにすることができる。
以下、図面を使用して本発明の実施の形態を説明する。なお、以下の実施例の記載によって、この発明が限定されるものではない。
この発明の通信制御システムは、主従関係にある制御装置（以下、マスター側装置、単にマスターとも呼ぶ）と、被制御装置（以下、スレーブ側装置、単にスレーブとも呼ぶ）とからなる。
制御装置と被制御装置とは、１組の通信経路を介して接続され、データの転送方向を切り替えて、双方向の通信を行うものであり、原則として、制御装置からの要求に基づいて、被制御装置が動作する。
この発明の通信制御システムは、主従関係にある制御装置（以下、マスター側装置、単にマスターとも呼ぶ）と、被制御装置（以下、スレーブ側装置、単にスレーブとも呼ぶ）とからなる。
制御装置と被制御装置とは、１組の通信経路を介して接続され、データの転送方向を切り替えて、双方向の通信を行うものであり、原則として、制御装置からの要求に基づいて、被制御装置が動作する。
１組の通信経路としては、たとえば、バスが利用できる。
バスを利用する場合、制御装置と被制御装置とをバスで接続し、バスの転送方向を切り替えて、制御装置と被制御装置との間の双方向通信を行う。
バスを利用する場合、制御装置と被制御装置とをバスで接続し、バスの転送方向を切り替えて、制御装置と被制御装置との間の双方向通信を行う。
また、制御装置と被制御装置は、情報処理装置に組み込まれ、情報処理装置は、この発明の通信制御システムを備える。
また、制御装置と被制御装置との間で、所定のデータ通信を行うことにより、情報処理装置の所定の機能を実行する。
制御装置は、主として、情報処理装置の全体の動作を制御するＣＰＵと、内部バスを介して、外部の被制御装置などとデータ通信を行う通信回路を含む。
被制御装置は、主として、被制御装置が担当する機能を実行する制御回路と、内部バスを介して、外部の制御装置などとデータ通信を行う通信回路を含む。
被制御装置は、たとえば、ROM、RAM、フラッシュメモリなどの半導体記憶素子、特定の機能を実行するASIC、FPGA、CPLDなどに相当する。
情報処理装置は、たとえば、パソコン、携帯端末、画像形成装置、画像読取装置、デジタル複合機などに相当する。
また、制御装置と被制御装置との間で、所定のデータ通信を行うことにより、情報処理装置の所定の機能を実行する。
制御装置は、主として、情報処理装置の全体の動作を制御するＣＰＵと、内部バスを介して、外部の被制御装置などとデータ通信を行う通信回路を含む。
被制御装置は、主として、被制御装置が担当する機能を実行する制御回路と、内部バスを介して、外部の制御装置などとデータ通信を行う通信回路を含む。
被制御装置は、たとえば、ROM、RAM、フラッシュメモリなどの半導体記憶素子、特定の機能を実行するASIC、FPGA、CPLDなどに相当する。
情報処理装置は、たとえば、パソコン、携帯端末、画像形成装置、画像読取装置、デジタル複合機などに相当する。
１組の通信経路は、後述するように、クロック等を転送する制御線と、データそのものを転送するデータ線からなるバスである。
データ線は、データの転送方向を切り替えて使用する信号ラインであり、データ線を介して、半二重通信を行うものとする。データ線は、１本の信号ラインでもよく、複数の信号ラインでもよい。
１組の通信経路の通信インタフェースの形態としては、現在利用されている種々の通信インタフェースが利用できる。
データ線は、データの転送方向を切り替えて使用する信号ラインであり、データ線を介して、半二重通信を行うものとする。データ線は、１本の信号ラインでもよく、複数の信号ラインでもよい。
１組の通信経路の通信インタフェースの形態としては、現在利用されている種々の通信インタフェースが利用できる。
たとえば、１組の通信経路として、上記したＳＰＩバスや、データ線がオープンドレイン接続でない高速I2C、その他同期シリアルインターフェースなどを使用することができる。
ＳＰＩバスであっても、シングルモードのＳＰＩバス、デュアルモードのＳＰＩバス、ＱｕａｄモードのＳＰＩバスなどの通信インタフェースの形態が利用できる。
以下の実施例では、制御装置と被制御装置とを接続する１組の通信経路として、ＱｕａｄモードのＳＰＩバス（単に、ＱｕａｄＳＰＩとも呼ぶ）を使用するものとして説明する。
ただし、制御装置と被制御装置とを接続する１組の通信経路は、ＱｕａｄＳＰＩに限るものではない。
ＳＰＩバスであっても、シングルモードのＳＰＩバス、デュアルモードのＳＰＩバス、ＱｕａｄモードのＳＰＩバスなどの通信インタフェースの形態が利用できる。
以下の実施例では、制御装置と被制御装置とを接続する１組の通信経路として、ＱｕａｄモードのＳＰＩバス（単に、ＱｕａｄＳＰＩとも呼ぶ）を使用するものとして説明する。
ただし、制御装置と被制御装置とを接続する１組の通信経路は、ＱｕａｄＳＰＩに限るものではない。
＜制御装置と被制御装置の接続形態＞
図１に、この発明のＳＰＩを利用した通信制御システムの一実施例の説明図を示す。
図１（a）に、制御装置と被制御装置との接続に、ＳＰＩバスを利用した接続形態の通信制御システムの概略説明図を示す。
制御装置（マスター）１は、主として、制御部１１と、マスター通信部１２と、制御部１１とマスター通信部１２を接続する内部バス１３を備えるものとする。
被制御装置（スレーブ）２は、主として、被制御部２２と、スレーブ通信部２１と、被制御部２２とスレーブ通信部２１を接続する内部バス２３を備えるものとする。
また、制御装置１と被制御装置２とは、ＳＰＩバスを介して接続され、ＳＰＩバスは、制御線３１と、データ線３２とからなるものとする。
図１に、この発明のＳＰＩを利用した通信制御システムの一実施例の説明図を示す。
図１（a）に、制御装置と被制御装置との接続に、ＳＰＩバスを利用した接続形態の通信制御システムの概略説明図を示す。
制御装置（マスター）１は、主として、制御部１１と、マスター通信部１２と、制御部１１とマスター通信部１２を接続する内部バス１３を備えるものとする。
被制御装置（スレーブ）２は、主として、被制御部２２と、スレーブ通信部２１と、被制御部２２とスレーブ通信部２１を接続する内部バス２３を備えるものとする。
また、制御装置１と被制御装置２とは、ＳＰＩバスを介して接続され、ＳＰＩバスは、制御線３１と、データ線３２とからなるものとする。
制御部１１は、制御装置１全体の動作を制御する部分である。
マスター通信部１２は、ＳＰＩバスを介して被制御装置２と通信を行う部分であり、被制御装置２に対してデータを送信するデータ送信用回路、被制御装置２から転送されてきたデータを受信するデータ受信用回路、データの転送方向を切り替える切替回路などからなる。
被制御部２２は、被制御装置全体の動作を制御する部分であり、被制御装置２が担当する機能を実行する。
スレーブ通信部２１は、ＳＰＩバスを介して制御装置１と通信を行う部分であり、制御装置１に対してデータを送信するデータ送信用回路、制御装置１から転送されてきたデータを受信するデータ受信用回路、データの転送方向を切り替える切替回路などからなる。
マスター通信部１２は、ＳＰＩバスを介して被制御装置２と通信を行う部分であり、被制御装置２に対してデータを送信するデータ送信用回路、被制御装置２から転送されてきたデータを受信するデータ受信用回路、データの転送方向を切り替える切替回路などからなる。
被制御部２２は、被制御装置全体の動作を制御する部分であり、被制御装置２が担当する機能を実行する。
スレーブ通信部２１は、ＳＰＩバスを介して制御装置１と通信を行う部分であり、制御装置１に対してデータを送信するデータ送信用回路、制御装置１から転送されてきたデータを受信するデータ受信用回路、データの転送方向を切り替える切替回路などからなる。
制御線３１は、クロックを伝送するCLK信号線と、制御対象のデバイスを選択するチップセレクト信号を伝送するCS信号線とからなる。
データ線３２には、制御線３１に伝送されるクロックに同期させて、バイナリデータが送信される。
バイナリデータは、０と１で表される２進数のデータであり、ＳＰＩバスを介して送信される情報は、２値化され、０と１を組み合わせた所定のビット数のバイナリデータで送信される。
０に相当するバイナリデータと、１に相当するバイナリデータとは、異なる電圧レベルを持つ信号として、ＳＰＩバスに出力される。
データ線３２には、制御線３１に伝送されるクロックに同期させて、バイナリデータが送信される。
バイナリデータは、０と１で表される２進数のデータであり、ＳＰＩバスを介して送信される情報は、２値化され、０と１を組み合わせた所定のビット数のバイナリデータで送信される。
０に相当するバイナリデータと、１に相当するバイナリデータとは、異なる電圧レベルを持つ信号として、ＳＰＩバスに出力される。
制御装置１と被制御装置２との間で通信される情報には種々のものがあるが、以下の実施形態では、制御装置１から被制御装置２に送信される情報を、要求コマンドと称し、
被制御装置２から制御装置１に送信される情報を、返信データと称して説明する。
返信データは、主として、要求コマンドに対応した情報であり、制御装置１に送信することを要求された情報である。
ただし、両者の装置間で通信される情報は、要求コマンドや返信データと称されるものに限るものではない。
被制御装置２から制御装置１に送信される情報を、返信データと称して説明する。
返信データは、主として、要求コマンドに対応した情報であり、制御装置１に送信することを要求された情報である。
ただし、両者の装置間で通信される情報は、要求コマンドや返信データと称されるものに限るものではない。
たとえば、制御装置１がバスであるＳＰＩバスに所定のデータを送信可能な送信状態であり、被制御装置２がＳＰＩバスから所定のデータを受信可能な受信状態である場合に、制御装置１から、ｎ個（ｎ＞１）のビット数からなる所定の要求コマンドを、ＳＰＩバスを介して被制御装置２に送信する。
その後、ＳＰＩバスの転送方向を切り替えて、制御装置１が受信状態となり、被制御装置２が送信状態となった後、被制御装置２から、ｍ個（ｍ＞１）のビット数からなる要求コマンドに対応した返信データを、バスを介して制御装置１に送信する。
その後、ＳＰＩバスの転送方向を切り替えて、制御装置１が受信状態となり、被制御装置２が送信状態となった後、被制御装置２から、ｍ個（ｍ＞１）のビット数からなる要求コマンドに対応した返信データを、バスを介して制御装置１に送信する。
このような要求コマンドと返信データの送受信が行われる場合、この発明では、要求コマンドのうち、最後に送信されるａ個（ｎ＞ａ＞１）のビット数からなる第１のバイナリデータの内容と、返信データのうち、最初に送信されるｂ個（ｍ＞ｂ＞１）のビット数からなる第２のバイナリデータの内容とを同一の内容とする。
たとえば、第１のバイナリデータの内容と第２のバイナリデータの内容を、それぞれ複数のビット数からなる０に相当するバイナリデータとする。
ビット数を４ビットとすると、第１のバイナリデータの内容と第２のバイナリデータの内容を、「００００」とする。
たとえば、第１のバイナリデータの内容と第２のバイナリデータの内容を、それぞれ複数のビット数からなる０に相当するバイナリデータとする。
ビット数を４ビットとすると、第１のバイナリデータの内容と第２のバイナリデータの内容を、「００００」とする。
あるいは、第１のバイナリデータの内容と第２のバイナリデータの内容を、それぞれ複数のビット数からなる１に相当するバイナリデータとする。
ビット数を４ビットとすると、第１のバイナリデータの内容と第２のバイナリデータの内容を、「１１１１」とする。
ビット数を４ビットとすると、第１のバイナリデータの内容と第２のバイナリデータの内容を、「１１１１」とする。
要求コマンドのうち第１のバイナリデータの内容と、返信データのうち第２のバイナリデータの内容とが同一の内容であるので、どちらも、同一電圧レベルの信号として、バスであるＳＰＩバスに出力される。
後述するように、ＳＰＩバスに出力された要求コマンドの第１のバイナリデータと、ＳＰＩバスに出力された返信データの第２のバイナリデータが、ＳＰＩバスで衝突したとしても、第１のバイナリデータと第２のバイナリデータのどちらも、同一電圧レベルの信号としてＳＰＩバスに出力されているので、制御装置１と被制御装置２の回路に、規格値以上の過電流が流れることはなく、破壊されることを防止できる。
なお、この発明では、ＳＰＩバスの転送方向を切り替える場合に、所定の待ち時間を設ける必要はない。たとえば、制御装置１において、要求コマンドの送信を完了した後、待ち時間を設けることなく、ＳＰＩバスの転送方向を受信状態に切り替えればよい。したがって、転送方向の切替時に待ち時間を設けないので、転送効率が低下することはない。
なお、この発明では、ＳＰＩバスの転送方向を切り替える場合に、所定の待ち時間を設ける必要はない。たとえば、制御装置１において、要求コマンドの送信を完了した後、待ち時間を設けることなく、ＳＰＩバスの転送方向を受信状態に切り替えればよい。したがって、転送方向の切替時に待ち時間を設けないので、転送効率が低下することはない。
図１（b）に、制御装置と被制御装置との接続に、ＱｕａｄＳＰＩバスを利用した接続形態の通信制御システムの概略説明図を示す。
ＱｕａｄＳＰＩバスは、４本のデータ線を含むバスである。
ここでは、図１（a）に示したＳＰＩバスの制御線３１とデータ線３２を、ＱｕａｄＳＰＩバスで使用する信号線で表したものである。
ＱｕａｄＳＰＩバスでは、制御線３１は、クロックを伝送するCLK信号線（以下、単に、CLKとも呼ぶ）と、制御対象のデバイスを選択するチップセレクト信号を伝送するCS信号線（以下、単に、CSとも呼ぶ）とからなる。
ＱｕａｄＳＰＩバスは、４本のデータ線を含むバスである。
ここでは、図１（a）に示したＳＰＩバスの制御線３１とデータ線３２を、ＱｕａｄＳＰＩバスで使用する信号線で表したものである。
ＱｕａｄＳＰＩバスでは、制御線３１は、クロックを伝送するCLK信号線（以下、単に、CLKとも呼ぶ）と、制御対象のデバイスを選択するチップセレクト信号を伝送するCS信号線（以下、単に、CSとも呼ぶ）とからなる。
クロックとチップセレクト信号は、常に、制御装置１から被制御装置２に伝送される。
また、データ線３２は、データを転送する４本の信号線（DQ0、DQ1、DQ2、DQ3）からなり、双方向にデータを転送可能な信号線である。
４本の信号線（DQ0、DQ1、DQ2、DQ3）を利用し、１クロックサイクルで、４ビットのデータを転送することができる。
また、データ線３２は、データを転送する４本の信号線（DQ0、DQ1、DQ2、DQ3）からなり、双方向にデータを転送可能な信号線である。
４本の信号線（DQ0、DQ1、DQ2、DQ3）を利用し、１クロックサイクルで、４ビットのデータを転送することができる。
また、上記した要求コマンドと、返信データは、４本のデータ線３２を介して、異なるタイミングで送信される。
バスとして、ＱｕａｄＳＰＩバスを利用する場合は、４本のデータ線を介して送信される要求コマンドのうち、最後に送信される少なくとも４ビット以上からなる第１のバイナリデータと、４本のデータ線を介して送信される返信データのうち、最初に送信される少なくとも４ビット以上からなる第２のバイナリデータとが、複数のビット数からなる０に相当するバイナリデータであるか、あるいは、複数のビット数からなる１に相当するバイナリデータとする。
バスとして、ＱｕａｄＳＰＩバスを利用する場合は、４本のデータ線を介して送信される要求コマンドのうち、最後に送信される少なくとも４ビット以上からなる第１のバイナリデータと、４本のデータ線を介して送信される返信データのうち、最初に送信される少なくとも４ビット以上からなる第２のバイナリデータとが、複数のビット数からなる０に相当するバイナリデータであるか、あるいは、複数のビット数からなる１に相当するバイナリデータとする。
制御装置１と被制御装置２の構成は、図１（a）と同一であり、制御装置１の制御部（CPU）１１と、マスター通信部（SPI-M）１２とが、内部バス（BUS-M）１３で接続され、被制御装置２の被制御部（CNT）２２と、スレーブ通信部（SPI-S）２１とが、内部バス（BUS-S）２３で接続されている。
たとえば、図示しないマスター通信部（SPI-M）１２のデータ送信用回路がアクティブに設定され、図示しないスレーブ通信部（SPI-S）２１のデータ受信用回路がアクティブに設定されている状態で、CS信号線に被制御装置２を選択するチップセレクト信号が伝送されている場合に、所定の４ビット単位のデータが、CLK信号線に出力されているクロックに同期したタイミングで、４本の信号線（DQ0、DQ1、DQ2、DQ3）を介して、制御装置１から被制御装置２に転送される。
たとえば、図示しないマスター通信部（SPI-M）１２のデータ送信用回路がアクティブに設定され、図示しないスレーブ通信部（SPI-S）２１のデータ受信用回路がアクティブに設定されている状態で、CS信号線に被制御装置２を選択するチップセレクト信号が伝送されている場合に、所定の４ビット単位のデータが、CLK信号線に出力されているクロックに同期したタイミングで、４本の信号線（DQ0、DQ1、DQ2、DQ3）を介して、制御装置１から被制御装置２に転送される。
逆に、図示しないマスター通信部（SPI-M）１２のデータ受信用回路がアクティブに設定され、図示しないスレーブ通信部（SPI-S）２１のデータ送信用回路がアクティブに設定されている状態で、CS信号線に被制御装置２を選択するチップセレクト信号が伝送されている場合に、所定の４ビット単位のデータが、CLK信号線に出力されているクロックに同期したタイミングで、４本の信号線（DQ0、DQ1、DQ2、DQ3）を介して、被制御装置２から制御装置１に転送される。
また、図示しないマスター通信部（SPI-M）１２のデータ送信用回路がアクティブに設定され、図示しないスレーブ通信部（SPI-S）２１のデータ送信用回路がアクティブに設定されている状態となった場合、制御装置１と被制御装置２のどちらも、送信状態となっているので、同時に互いにデータを転送すると、データ線３２の４本の信号線で衝突が発生し、転送データは、正確に伝送できなくなる。
特に、データ線３２のうち同一の信号線（たとえば、DQ0）において、制御装置１から「１」に相当する送信信号が出力され、被制御装置２から「０」に相当する送信信号が出力された場合、その信号線DQ0で衝突が発生し、さらに、アクティブに設定されているどちらか一方または両方のデータ送信用回路に、規格値以上の過電流が流れ、データ送信用回路が破壊される可能性がある。
また、同様に、データ線３２のうち同一の信号線DQ0において、制御装置１から「０」に相当する送信信号が出力され、被制御装置２から「１」に相当する送信信号が出力された場合も、その信号線DQ0で衝突が発生し、どちらか一方または両方のデータ送信用回路に、規格値以上の過電流が流れ、データ送信用回路が破壊される可能性がある。
すなわち、データ線３２のうち同一の信号線で、異なる電圧レベルを持つ送信信号が送信されて衝突が発生した場合、データ送信用回路に規格値以上の過電流が流れて、データ送信用回路が破壊される可能性がある。
すなわち、データ線３２のうち同一の信号線で、異なる電圧レベルを持つ送信信号が送信されて衝突が発生した場合、データ送信用回路に規格値以上の過電流が流れて、データ送信用回路が破壊される可能性がある。
なお、制御装置１と被制御装置２から同じ電圧レベルを持つ送信信号が同時に送信された場合、同様にデータの衝突が発生するが、双方のデータ送信用回路に規格値以上の過電流が流れることはなく、データ送信用回路が破壊される可能性はない。また、この時、データは相手側に正確に送信される。
すなわち、制御装置１と被制御装置２の双方から、「１」に相当する送信信号が同時に出力された場合と、「０」に相当する送信信号が同時に出力された場合は、データの衝突が発生するが、データ送信用回路に規格値以上の過電流が流れることはなく、データ送信用回路が破壊されることはない。
すなわち、制御装置１と被制御装置２の双方から、「１」に相当する送信信号が同時に出力された場合と、「０」に相当する送信信号が同時に出力された場合は、データの衝突が発生するが、データ送信用回路に規格値以上の過電流が流れることはなく、データ送信用回路が破壊されることはない。
＜制御装置の構成＞
図２に、この発明の制御装置（マスター側装置）の一実施例の構成ブロック図を示す。
ここでは、制御装置（マスター）１は、上記した制御部（CPU）１１とマスター通信部（SPI-M）１２に加え、内部バス（BUS-M）１３に接続された記憶部５０を備えたものを示している。
また、ＱｕａｄＳＰＩバスの６つの信号線にそれぞれ接続する６つの接続端子からなる接続部１４を備え、マスター通信部１２のデータ送信用回路とデータ受信用回路は、接続部１４に接続される。
図２に、この発明の制御装置（マスター側装置）の一実施例の構成ブロック図を示す。
ここでは、制御装置（マスター）１は、上記した制御部（CPU）１１とマスター通信部（SPI-M）１２に加え、内部バス（BUS-M）１３に接続された記憶部５０を備えたものを示している。
また、ＱｕａｄＳＰＩバスの６つの信号線にそれぞれ接続する６つの接続端子からなる接続部１４を備え、マスター通信部１２のデータ送信用回路とデータ受信用回路は、接続部１４に接続される。
記憶部５０は、データを一時的に記憶するメモリであり、たとえば、ＲＡＭやフラッシュメモリなどのデータの読み書きが可能な半導体記憶素子や、その他の記憶媒体が用いられる。ただし、記憶部５０は、制御部１１の内部に備えてもよい。
記憶部５０には、被制御装置２に転送するデータや、被制御装置２から送信されてきたデータなど、種々のデータが記憶されるが、たとえば、被制御装置２に転送した要求データ（要求コマンド）に応答して、被制御装置２から取得したデバイスＩＤ５１，ステータスレジスタ情報５２、設定レジスタ情報５３などが、返信データとして記憶される。
記憶部５０には、被制御装置２に転送するデータや、被制御装置２から送信されてきたデータなど、種々のデータが記憶されるが、たとえば、被制御装置２に転送した要求データ（要求コマンド）に応答して、被制御装置２から取得したデバイスＩＤ５１，ステータスレジスタ情報５２、設定レジスタ情報５３などが、返信データとして記憶される。
デバイスＩＤ５１は、被制御装置２を一意的に識別するための識別番号である。
ステータスレジスタ情報５２は、被制御装置２に備えられたステータスレジスタに記憶されている情報である。
ステータスレジスタには、被制御装置２の動作状態を示す情報が記憶され、たとえば、被制御装置２の内部アクセス中BUSYステータス、IDLEステータス、不正なアクセス検出ステータスなどの情報が記憶されている。
設定レジスタ情報５３は、被制御装置２に備えられた設定レジスタに記憶されている情報である。
設定レジスタには、被制御装置２の設定内容を示す情報が記憶され、たとえば、被制御装置２のアクセス空間切り替え設定、バーストアクセス数設定、アクセス遅延量設定などの情報が記憶されている。
ステータスレジスタ情報５２は、被制御装置２に備えられたステータスレジスタに記憶されている情報である。
ステータスレジスタには、被制御装置２の動作状態を示す情報が記憶され、たとえば、被制御装置２の内部アクセス中BUSYステータス、IDLEステータス、不正なアクセス検出ステータスなどの情報が記憶されている。
設定レジスタ情報５３は、被制御装置２に備えられた設定レジスタに記憶されている情報である。
設定レジスタには、被制御装置２の設定内容を示す情報が記憶され、たとえば、被制御装置２のアクセス空間切り替え設定、バーストアクセス数設定、アクセス遅延量設定などの情報が記憶されている。
マスター通信部１２は、ＱｕａｄＳＰＩバスを介して被制御装置２と通信を行う部分であるが、機能的なブロックに分けると、主として、データ送信部１５、データ受信部１６、衝突防止データ生成部１７から構成される。
データ送信部１５は、被制御装置２に送信するデータを組み立て、そのデータに相当する送信信号をＱｕａｄＳＰＩバスに出力するデータ送信用回路を含む部分である。
上記したように、制御装置１から被制御装置２へは、要求コマンドが送信されるが、要求コマンドには、たとえば、被制御装置２にデバイスＩＤを送信することを要求する情報、
被制御装置２のステータスレジスタに記憶されている情報を送信することを要求する情報、
被制御装置２の設定レジスタに記憶されている情報を送信することを要求する情報などが含まれる。
上記したように、制御装置１から被制御装置２へは、要求コマンドが送信されるが、要求コマンドには、たとえば、被制御装置２にデバイスＩＤを送信することを要求する情報、
被制御装置２のステータスレジスタに記憶されている情報を送信することを要求する情報、
被制御装置２の設定レジスタに記憶されている情報を送信することを要求する情報などが含まれる。
データ受信部１６は、ＱｕａｄＳＰＩバスを介して送信されてきた信号を受信して、受信データを取得するデータ受信用回路を含む部分である。
上記したように、制御装置１から被制御装置２に要求コマンドを送信した後、被制御装置２から送信された返信データを受信する。
上記したように、制御装置１から被制御装置２に要求コマンドを送信した後、被制御装置２から送信された返信データを受信する。
たとえば、デバイスＩＤを送信することを要求する要求コマンドが被制御装置２に送信された場合、被制御装置２のデバイスＩＤを含む返信データを受信する。
また、ステータスレジスタに記憶されている情報を送信することを要求する要求コマンドが被制御装置２に送信された場合、被制御装置２のステータスレジスタに記憶されている情報を含む返信データを受信する。
設定レジスタに記憶されている情報を送信することを要求する要求コマンドが被制御装置２に送信された場合、被制御装置２の設定レジスタに記憶されている情報を含む返信データを受信する。
また、ステータスレジスタに記憶されている情報を送信することを要求する要求コマンドが被制御装置２に送信された場合、被制御装置２のステータスレジスタに記憶されている情報を含む返信データを受信する。
設定レジスタに記憶されている情報を送信することを要求する要求コマンドが被制御装置２に送信された場合、被制御装置２の設定レジスタに記憶されている情報を含む返信データを受信する。
衝突防止データ生成部１７は、制御装置１の通信状態を、送信状態から受信状態に切り替える場合に、所定ビット数の意味ある一連のデータの最後のデータとして転送される衝突防止データを生成し、データ送信部１５に与える部分である。
衝突防止データは、たとえば、４ビットのデータ「００００」であり、各ビットデータ「０」は、４つのデータ線（DQ0～DQ3）に、同じタイミングで出力される。
衝突防止データは、たとえば、４ビットのデータ「００００」であり、各ビットデータ「０」は、４つのデータ線（DQ0～DQ3）に、同じタイミングで出力される。
制御装置１で生成される衝突防止データが、４ビットのデータ「００００」である場合、後述する被制御装置２で生成される衝突防止データも、同じ４ビットのデータ「００００」である。
すなわち、制御装置１から出力される衝突防止データと、被制御装置２から出力される衝突防止データを、同一の電圧レベルを持つ同一のビット構成のデータ（信号値）とする。
すなわち、制御装置１から出力される衝突防止データと、被制御装置２から出力される衝突防止データを、同一の電圧レベルを持つ同一のビット構成のデータ（信号値）とする。
このように、制御装置１と被制御装置２から出力される衝突防止データを、同一のビット構成のデータ（信号値）とするのは、後述するように、制御装置１と被制御装置２とがどちらも送信状態となった場合に、双方から出力される衝突防止データ同士が、ＱｕａｄＳＰＩバス上で衝突する可能性があるが、衝突防止データ同士が衝突しても、規格値以上の電流がデータ送信用回路に流れてデータ送信用回路を破壊することがないようにするためである。
また、衝突防止データとしては、同一のビット構成のデータ（信号値）であればよいので、４ビットのデータ「１１１１」であってもよく、各ビットデータ「１」は、４つのデータ線（DQ0～DQ3）に、同じタイミングで出力される。
ただし、制御装置１で生成される衝突防止データが、４ビットのデータ「１１１１」である場合、後述する被制御装置２で生成される衝突防止データも、同じ４ビットのデータ「１１１１」である。
したがって、衝突防止データとして、「００００」を利用するか、あるいは「１１１１」を利用するかを、制御装置１と被制御装置２で、予め統一しておく。
ただし、制御装置１で生成される衝突防止データが、４ビットのデータ「１１１１」である場合、後述する被制御装置２で生成される衝突防止データも、同じ４ビットのデータ「１１１１」である。
したがって、衝突防止データとして、「００００」を利用するか、あるいは「１１１１」を利用するかを、制御装置１と被制御装置２で、予め統一しておく。
なお、ＱｕａｄＳＰＩバスを利用する通信制御システムでは、衝突防止データのビット数は、４ビットに限るものではなく、８ビットなど、４の整数倍であればよい。ただし、転送効率の点からは、衝突防止データのビット数は短い方がよいので、４ビットが最も好ましい。
＜被制御装置の構成＞
図３に、この発明の被制御装置（スレーブ側装置）の一実施例の構成ブロック図を示す。
ここでは、被制御装置（スレーブ）２は、上記した被制御部（CNT）２２とスレーブ通信部（SPI-S）２１に加え、内部バス（BUS-S）２３に接続された記憶部７０を備えたものを示している。記憶部７０には、ステータスレジスタと設定レジスタが含まれる。
また、ＱｕａｄＳＰＩバスの６つの信号線にそれぞれ接続する６つの接続端子からなる接続部２４を備え、スレーブ通信部（SPI-S）２１のデータ送信用回路とデータ受信用回路は、接続部２４に接続される。
図３に、この発明の被制御装置（スレーブ側装置）の一実施例の構成ブロック図を示す。
ここでは、被制御装置（スレーブ）２は、上記した被制御部（CNT）２２とスレーブ通信部（SPI-S）２１に加え、内部バス（BUS-S）２３に接続された記憶部７０を備えたものを示している。記憶部７０には、ステータスレジスタと設定レジスタが含まれる。
また、ＱｕａｄＳＰＩバスの６つの信号線にそれぞれ接続する６つの接続端子からなる接続部２４を備え、スレーブ通信部（SPI-S）２１のデータ送信用回路とデータ受信用回路は、接続部２４に接続される。
記憶部７０は、データを記憶するメモリであり、たとえば、ＲＡＭやフラッシュメモリなどのデータの読み書きが可能な半導体記憶素子や、その他の記憶媒体が用いられる。ただし、記憶部７０は、被制御部（CNT）２２の内部に備えてもよい。
記憶部７０には、制御装置１に転送するデータや、制御装置１から送信されてきたデータなど、種々のデータが記憶されるが、たとえば、上記したように、被制御装置固有のデバイスＩＤ７１，ステータスレジスタ情報７２、設定レジスタ情報７３などが記憶される。
デバイスＩＤ７１は，予め設定されて変更されることのないデータであるが、ステータスレジスタ情報７２と設定レジスタ情報７３は、被制御装置２の動作状況によって変化する。
記憶部７０には、制御装置１に転送するデータや、制御装置１から送信されてきたデータなど、種々のデータが記憶されるが、たとえば、上記したように、被制御装置固有のデバイスＩＤ７１，ステータスレジスタ情報７２、設定レジスタ情報７３などが記憶される。
デバイスＩＤ７１は，予め設定されて変更されることのないデータであるが、ステータスレジスタ情報７２と設定レジスタ情報７３は、被制御装置２の動作状況によって変化する。
スレーブ通信部（SPI-S）２１は、ＱｕａｄＳＰＩバスを介して制御装置１と通信を行う部分であるが、機能的なブロックに分けると、マスター通信部１２と同様に、主として、データ送信部２５、データ受信部２６、衝突防止データ生成部２７から構成される。
データ送信部２５は、制御装置１に送信するデータを組み立て、そのデータに相当する送信信号をＱｕａｄＳＰＩバスに出力するデータ送信用回路を含む部分である。
データ受信部２６は、ＱｕａｄＳＰＩバスを介して送信されてきた信号を受信して、受信データを取得するデータ受信用回路を含む部分である。
データ送信部２５は、制御装置１に送信するデータを組み立て、そのデータに相当する送信信号をＱｕａｄＳＰＩバスに出力するデータ送信用回路を含む部分である。
データ受信部２６は、ＱｕａｄＳＰＩバスを介して送信されてきた信号を受信して、受信データを取得するデータ受信用回路を含む部分である。
上記したように、制御装置１から被制御装置２に要求コマンドが送信された場合、被制御装置２から制御装置１に、その要求コマンドに対応した返信データが送信される。
たとえば、制御装置１からデバイスＩＤを送信することを要求する要求コマンドが受信された場合、被制御装置２から、被制御装置２のデバイスＩＤを含む返信データが制御装置１に送信される。
たとえば、制御装置１からデバイスＩＤを送信することを要求する要求コマンドが受信された場合、被制御装置２から、被制御装置２のデバイスＩＤを含む返信データが制御装置１に送信される。
また、制御装置１からステータスレジスタに記憶されている情報を送信することを要求する要求コマンドが受信された場合、被制御装置２から、被制御装置２のステータスレジスタに記憶されている情報を含む返信データが制御装置１に送信される。
制御装置１から設定レジスタに記憶されている情報を送信することを要求する要求コマンドが受信された場合、被制御装置２から、被制御装置２の設定レジスタに記憶されている情報を含む返信データが制御装置１に送信される。
制御装置１から設定レジスタに記憶されている情報を送信することを要求する要求コマンドが受信された場合、被制御装置２から、被制御装置２の設定レジスタに記憶されている情報を含む返信データが制御装置１に送信される。
衝突防止データ生成部２７は、被制御装置２の通信状態を、受信状態から送信状態に切り替える場合に、所定ビット数の意味ある一連のデータの最初のデータとして転送される衝突防止データを生成し、データ送信部２５に与える部分である。
被制御装置２から出力される衝突防止データは、上記したように、制御装置１から出力される衝突防止データと同一の電圧レベルを持つ同一のビット構成のデータ（信号値）とする。
被制御装置２から出力される衝突防止データは、上記したように、制御装置１から出力される衝突防止データと同一の電圧レベルを持つ同一のビット構成のデータ（信号値）とする。
たとえば、制御装置１から出力される衝突防止データが４ビットのデータ「００００」である場合、被制御装置２から出力される衝突防止データも４ビットのデータ「００００」であり、各ビットデータ「０」は、４つのデータ線（DQ0～DQ3）に、同じタイミングで出力される。
あるいは、制御装置１から出力される衝突防止データが４ビットのデータ「１１１１」である場合、被制御装置２から出力される衝突防止データも４ビットのデータ「１１１１」であり、各ビットデータ「１」は、４つのデータ線（DQ0～DQ3）に、同じタイミングで出力される。
あるいは、制御装置１から出力される衝突防止データが４ビットのデータ「１１１１」である場合、被制御装置２から出力される衝突防止データも４ビットのデータ「１１１１」であり、各ビットデータ「１」は、４つのデータ線（DQ0～DQ3）に、同じタイミングで出力される。
＜衝突が発生しない場合の通信タイミングの説明＞
図４に、制御装置と被制御装置で衝突が発生しない場合の通信タイミングなどの一実施例の説明図を示す。
ここで説明する通信タイミングは、従来技術のＱｕａｄＳＰＩバスを介したデータ通信の
通信タイミングであり、データの転送方向を切り替える場合に、所定の待ち時間T0を設けた通信タイミングである。
図４に、制御装置と被制御装置で衝突が発生しない場合の通信タイミングなどの一実施例の説明図を示す。
ここで説明する通信タイミングは、従来技術のＱｕａｄＳＰＩバスを介したデータ通信の
通信タイミングであり、データの転送方向を切り替える場合に、所定の待ち時間T0を設けた通信タイミングである。
図４（a）は、被制御装置２が記憶デバイスであり、制御装置１がその記憶デバイスに記憶されているデータを読み出す場合に、衝突が発生しないデータの読み出しタイミングの例を示している。
図４（a）において、DQ[３：０]は、４つのデータ線（DQ0～DQ3）をまとめて記載したものである。
図４（b）は、衝突が発生しない場合のデータの通信シーケンスの概略を示している。
図４（a）において、DQ[３：０]は、４つのデータ線（DQ0～DQ3）をまとめて記載したものである。
図４（b）は、衝突が発生しない場合のデータの通信シーケンスの概略を示している。
まず、初期状態として、制御装置（マスター）１が送信状態にあり、被制御装置（スレーブ）２が受信状態にあるとする。
このとき、制御装置（マスター）１において、被制御装置（スレーブ）２である記憶デバイスに記憶されているデータを読み出すイベントが発生した場合、制御装置（マスター）１が、データの読出要求を意味するコマンドを、ＱｕａｄＳＰＩバスに出力する。
コマンドは、読出要求コマンドCMと、読み出すデータが記憶されている読出アドレスADとからなる。
このとき、制御装置（マスター）１において、被制御装置（スレーブ）２である記憶デバイスに記憶されているデータを読み出すイベントが発生した場合、制御装置（マスター）１が、データの読出要求を意味するコマンドを、ＱｕａｄＳＰＩバスに出力する。
コマンドは、読出要求コマンドCMと、読み出すデータが記憶されている読出アドレスADとからなる。
制御装置（マスター）１から出力された読出要求コマンドCMと読出アドレスADからなるコマンドが、被制御装置（スレーブ）２に受信されると、被制御装置（スレーブ）２では、読出アドレスADに格納されているデータ（読出データDT）を読み出す。
制御装置（マスター）１では、コマンドを出力した後、所定の待ち時間T0が経過する間に、送信状態から受信状態に切り替える。
一方、被制御装置（スレーブ）２では、読出アドレスADを受信した後、所定の待ち時間T0が経過する間に、上記のようにデータを読み出し、受信状態から送信状態に切り替える。
このように、所定の待ち時間T0の間に、データの転送方向が切り替えられた後に、被制御装置（スレーブ）２から、制御装置（マスター）１に、要求されたアドレスに記憶されていたデータ（読出データDT）が送信される。
制御装置（マスター）１では、コマンドを出力した後、所定の待ち時間T0が経過する間に、送信状態から受信状態に切り替える。
一方、被制御装置（スレーブ）２では、読出アドレスADを受信した後、所定の待ち時間T0が経過する間に、上記のようにデータを読み出し、受信状態から送信状態に切り替える。
このように、所定の待ち時間T0の間に、データの転送方向が切り替えられた後に、被制御装置（スレーブ）２から、制御装置（マスター）１に、要求されたアドレスに記憶されていたデータ（読出データDT）が送信される。
ＱｕａｄＳＰＩバスを介したデータ通信では、１クロックサイクルごとに、４ビットのデータが送信される。
図４（a）では、コマンドCMの部分は、２クロックサイクルで送信されるので、コマンドCMのビット数は８ビットである。読出アドレスADの部分は、４クロックサイクルで送信されるので、読出アドレスADのビット数は１６ビットである。読出データDTは４クロックサイクルで送信されるので、読み出されたデータDTのビット数は１６ビットである場合を示している。
ただし、それぞれのビット数は、上記のものに限るものではない。
また、図４（a）では、データの転送方向を切り替えるときの待ち時間T0として、２クロックサイクルの時間を設けている。
図４（a）では、コマンドCMの部分は、２クロックサイクルで送信されるので、コマンドCMのビット数は８ビットである。読出アドレスADの部分は、４クロックサイクルで送信されるので、読出アドレスADのビット数は１６ビットである。読出データDTは４クロックサイクルで送信されるので、読み出されたデータDTのビット数は１６ビットである場合を示している。
ただし、それぞれのビット数は、上記のものに限るものではない。
また、図４（a）では、データの転送方向を切り替えるときの待ち時間T0として、２クロックサイクルの時間を設けている。
したがって、待ち時間T0を設けた場合、制御装置（マスター）１と被制御装置（スレーブ）２とが、同時に、送信状態となることはないので、ＱｕａｄＳＰＩバスでの衝突は起こらない。
ただし、被制御装置（スレーブ）２において、読出データDTの読み出しが完了し、読出データDTを出力する準備が早くできたとしても、待ち時間T0として設けられた２クロックサイクルが経過した後に、読出データDTの送信が行われるので、送信タイミングが遅延することになる。
ただし、被制御装置（スレーブ）２において、読出データDTの読み出しが完了し、読出データDTを出力する準備が早くできたとしても、待ち時間T0として設けられた２クロックサイクルが経過した後に、読出データDTの送信が行われるので、送信タイミングが遅延することになる。
＜待ち時間T0を設けずにデバイスＩＤを読み出す場合の通信タイミングの説明＞
被制御装置（スレーブ）のデバイスＩＤを読み出す場合も、上記のように、データの転送方向を切り替える場合に、待ち時間T0を設ければ、ＱｕａｄＳＰＩバスでの衝突は起こらないようにすることができる。
ここでは、待ち時間T0を設けずに、被制御装置（スレーブ）のデバイスＩＤを読み出した場合に、ＱｕａｄＳＰＩバスで衝突が起こらない通信タイミングと、衝突が起こる通信タイミングがあることを示す。
被制御装置（スレーブ）のデバイスＩＤを読み出す場合も、上記のように、データの転送方向を切り替える場合に、待ち時間T0を設ければ、ＱｕａｄＳＰＩバスでの衝突は起こらないようにすることができる。
ここでは、待ち時間T0を設けずに、被制御装置（スレーブ）のデバイスＩＤを読み出した場合に、ＱｕａｄＳＰＩバスで衝突が起こらない通信タイミングと、衝突が起こる通信タイミングがあることを示す。
図５に、被制御装置のデバイスＩＤを読み出す場合の通信タイミングの一実施例の説明図を示す。
図５では、２クロックサイクルの間に、制御装置（マスター）から、ビット数が８ビットのデバイスＩＤ読出コマンドが、４ビットずつ２回に分けて出力される。
その後、待ち時間T0を待たずに、４クロックサイクルの間に、被制御装置（スレーブ）から、ビット数が１６ビットのデバイスＩＤが、４ビットずつ４回に分けて出力される。
図５では、２クロックサイクルの間に、制御装置（マスター）から、ビット数が８ビットのデバイスＩＤ読出コマンドが、４ビットずつ２回に分けて出力される。
その後、待ち時間T0を待たずに、４クロックサイクルの間に、被制御装置（スレーブ）から、ビット数が１６ビットのデバイスＩＤが、４ビットずつ４回に分けて出力される。
制御装置（マスター）の転送方向の切替タイミングと、被制御装置（スレーブ）の転送方向の切替タイミングとが、ほぼ同時であり、制御装置（マスター）と被制御装置（スレーブ）が同時に送信状態となるタイミングが無ければ、衝突は発生しない。
しかし、両者の転送方向の切替タイミングがずれ、制御装置（マスター）と被制御装置（スレーブ）が同時に送信状態となるタイミングが生じた場合は、デバイスＩＤ読出コマンドの後半の４ビットデータと、デバイスＩＤの最初の４ビットデータとの間で、衝突が発生する可能性がある。
しかし、両者の転送方向の切替タイミングがずれ、制御装置（マスター）と被制御装置（スレーブ）が同時に送信状態となるタイミングが生じた場合は、デバイスＩＤ読出コマンドの後半の４ビットデータと、デバイスＩＤの最初の４ビットデータとの間で、衝突が発生する可能性がある。
（衝突が発生しない場合の通信タイミング）
図６に、制御装置と被制御装置で衝突が発生しない場合の通信タイミングと通信シーケンスの一実施例の概略説明図を示す。
図６（a）では、クロックの立ち下がりタイミングT1と、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]の信号状態（電圧レベル）の変化を示している。
たとえば、制御装置（マスター）側のデータ線DQ[３：０]では、立ち下がりタイミングT1で、信号値「１」のデータを送信していた状態から、ハイインピーダンス（以下、Hi-Zと呼ぶ）の受信状態に変化する。このとき、データ線DQ[３：０]の電圧レベルが、「１」の送信状態から、Hi-Zの受信状態に変化するまでに、わずかの遅延時間がある。
図６に、制御装置と被制御装置で衝突が発生しない場合の通信タイミングと通信シーケンスの一実施例の概略説明図を示す。
図６（a）では、クロックの立ち下がりタイミングT1と、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]の信号状態（電圧レベル）の変化を示している。
たとえば、制御装置（マスター）側のデータ線DQ[３：０]では、立ち下がりタイミングT1で、信号値「１」のデータを送信していた状態から、ハイインピーダンス（以下、Hi-Zと呼ぶ）の受信状態に変化する。このとき、データ線DQ[３：０]の電圧レベルが、「１」の送信状態から、Hi-Zの受信状態に変化するまでに、わずかの遅延時間がある。
また、Hi-Zの受信状態にあった被制御装置（スレーブ）側のデータ線DQ[３：０]において、Hi-Zの受信状態から、たとえば、信号値「０」のデータを送信する状態に変化するタイミングが、図６（a）に示すように、上記の制御装置（マスター）においてHi-Zの受信状態に変化したタイミングよりも遅かったとする。
この場合、データ線DQ[３：０]において、マスターとスレーブの両者が、どちらも同時に、ハイインピーダンス（Hi-Z）となるタイミングが生じるが、信号値「０」のデータと信号値「１」のデータを同時に出力するタイミングは生じない。
すなわち、データ線DQ[３：０]において、信号値「０」のデータと信号値「１」のデータは衝突しない。
この場合、データ線DQ[３：０]において、マスターとスレーブの両者が、どちらも同時に、ハイインピーダンス（Hi-Z）となるタイミングが生じるが、信号値「０」のデータと信号値「１」のデータを同時に出力するタイミングは生じない。
すなわち、データ線DQ[３：０]において、信号値「０」のデータと信号値「１」のデータは衝突しない。
図６（b）では、図６（a）に示すように衝突が発生しない場合の通信シーケンスの概略説明図を示す。
図６（b）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にある場合に、マスターから信号値「１」のコマンドが送信されると、スレーブにおいて、この信号値「１」のコマンドが受信される。
マスターでは、信号値「１」のコマンドを送信した後、データの転送方向を切り替え、受信状態（Hi-Z）にする。
一方、スレーブでは、信号値「１」のコマンドを受信した後、データの転送方向を切り替え、送信状態にする。
図６（b）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にある場合に、マスターから信号値「１」のコマンドが送信されると、スレーブにおいて、この信号値「１」のコマンドが受信される。
マスターでは、信号値「１」のコマンドを送信した後、データの転送方向を切り替え、受信状態（Hi-Z）にする。
一方、スレーブでは、信号値「１」のコマンドを受信した後、データの転送方向を切り替え、送信状態にする。
このとき、マスターにおける受信状態（Hi-Z）になるタイミングが、スレーブにおける送信状態になるタイミングよりも、早い場合は、データ線DQ[３：０]で衝突は発生せず、その後、スレーブから信号値「０」のデータが出力された場合、マスターにおいて、この信号値「０」のデータが受信される。
すなわち、データの転送方向を切り替えるタイミングで、待ち時間T0を設けなくても衝突が発生しない場合もある。しかし、以下に示すように、待ち時間T0を設けない場合は、衝突が発生する場合がありうる。
すなわち、データの転送方向を切り替えるタイミングで、待ち時間T0を設けなくても衝突が発生しない場合もある。しかし、以下に示すように、待ち時間T0を設けない場合は、衝突が発生する場合がありうる。
（衝突が発生する場合の通信タイミング）
図７に、制御装置と被制御装置で衝突が発生する場合の通信タイミングと通信シーケンスの一実施例の概略説明図を示す。
図７（a）では、図６（a）と同様に、クロックの立ち下がりタイミングT1と、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]の信号状態（電圧レベル）の変化を示している。
図７に、制御装置と被制御装置で衝突が発生する場合の通信タイミングと通信シーケンスの一実施例の概略説明図を示す。
図７（a）では、図６（a）と同様に、クロックの立ち下がりタイミングT1と、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]の信号状態（電圧レベル）の変化を示している。
ただし、図７（a）では、制御装置（マスター）側のデータ線DQ[３：０]では、立ち下がりタイミングT1からわずかに遅れたタイミングで、信号値「１」のデータを送信していた状態から、ハイインピーダンス（以下、Hi-Zと呼ぶ）の受信状態に変化したとする。
このとき、データ線DQ[３：０]の電圧レベルが、「１」の送信状態から、Hi-Zの受信状態に変化するまでに、さらに、わずかの遅延時間がある。
このとき、データ線DQ[３：０]の電圧レベルが、「１」の送信状態から、Hi-Zの受信状態に変化するまでに、さらに、わずかの遅延時間がある。
また、Hi-Zの受信状態にあった被制御装置（スレーブ）側のデータ線DQ[３：０]において、Hi-Zの受信状態から、たとえば、信号値「０」のデータを送信する状態に変化するタイミングが、図７（a）に示すように、クロックの立ち下がりタイミングT1とほぼ同じタイミングであり、上記の制御装置（マスター）においてHi-Zの受信状態に変化したタイミングよりも早かったとする。
この場合、データ線DQ[３：０]において、マスターとスレーブの両者が、どちらも同時に、ハイインピーダンス（Hi-Z）となるタイミングが生じず、マスターから信号値「１」のデータを出力するタイミングと、スレーブから信号値「０」のデータを出力するタイミングが、重複するタイミングが生じる。
すなわち、データ線DQ[３：０]において、信号値「０」のデータと信号値「１」のデータの衝突が発生する。
すなわち、データ線DQ[３：０]において、信号値「０」のデータと信号値「１」のデータの衝突が発生する。
図７（b）では、図７（a）に示すように衝突が発生する場合の通信シーケンスの概略説明図を示す。
図７（b）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にある場合に、マスターから信号値「１」のコマンドが送信されると、スレーブにおいて、この信号値「１」のコマンドが受信される。
マスターでは、信号値「１」のコマンドを送信した後、しばらくその送信状態にあり、その後、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
一方、スレーブでは、信号値「１」のコマンドを受信した後、データの転送方向を切り替え、送信状態にし、ただちに信号値「０」のデータを送信したとする。
このとき、スレーブが、送信状態になり信号値「０」のデータを送信したタイミングが、マスターが送信状態にあるタイミングと重複していたとする。
図７（b）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にある場合に、マスターから信号値「１」のコマンドが送信されると、スレーブにおいて、この信号値「１」のコマンドが受信される。
マスターでは、信号値「１」のコマンドを送信した後、しばらくその送信状態にあり、その後、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
一方、スレーブでは、信号値「１」のコマンドを受信した後、データの転送方向を切り替え、送信状態にし、ただちに信号値「０」のデータを送信したとする。
このとき、スレーブが、送信状態になり信号値「０」のデータを送信したタイミングが、マスターが送信状態にあるタイミングと重複していたとする。
このように、マスターにおける受信状態（Hi-Z）になるタイミングが、スレーブにおける送信状態になるタイミングよりも遅く、マスターからの信号値「１」のコマンドの送信状態と、スレーブからの信号値「０」のデータの送信状態とが重複した場合、衝突が発生する。
信号値「１」の出力と信号値「０」の出力とが衝突した場合、電圧レベルの高いほうから、電圧レベルの低いほうに向かって過電流が流れることになり、規格値以上の過電流が流れた側のデータ送信用回路が、破壊される場合もある。
信号値「１」の出力と信号値「０」の出力とが衝突した場合、電圧レベルの高いほうから、電圧レベルの低いほうに向かって過電流が流れることになり、規格値以上の過電流が流れた側のデータ送信用回路が、破壊される場合もある。
ただし、データの転送方向を切り替えるタイミングにおいて、マスターとスレーブが同時に送信状態となるタイミングが発生した場合において、双方から、同じ信号値の電圧レベルを出力した場合は、データの衝突が発生するが、規格値以上の過電流が流れ込むことはなく、データ送信用回路が破壊されることもない。
すなわち、マスターとスレーブから、同時に信号値「１」の電圧レベルを出力するタイミング、あるいは、同時に信号値「０」の電圧レベルを出力するタイミングが発生して、データの衝突が発生した場合は、データ送信用回路が破壊されることもない。
すなわち、マスターとスレーブから、同時に信号値「１」の電圧レベルを出力するタイミング、あるいは、同時に信号値「０」の電圧レベルを出力するタイミングが発生して、データの衝突が発生した場合は、データ送信用回路が破壊されることもない。
そこで、この発明では、以下に示すように、データの転送効率が低下するのを防止する観点から、データの転送方向を切り替えるタイミングにおいて、待ち時間T0を設けないが、その切替タイミングで衝突する可能性のある部分におけるマスターから出力されるデータの構成とスレーブから出力されるデータの構成を、同じ電圧レベルを持つ信号値に固定的に設定する。これにより、マスター通信部１２とスレーブ通信部２１におけるデータ送信用回路が破壊されることを防止することができる。
＜実施例１：この発明において、デバイスＩＤを読み出す場合の通信タイミングの説明＞
図８に、被制御装置に記憶されたデバイスＩＤを読み出す場合の読み出しタイミングと、制御装置および被制御装置から送信されるデータ内容の一実施例の説明図を示す。
図８に示したデバイスＩＤの読み出しタイミングは、図５に示した読み出しタイミングとほぼ同じものであるが、出力されるコマンドとデバイスＩＤの一部分のデータ構成を固定的に設定している。
図８に、被制御装置に記憶されたデバイスＩＤを読み出す場合の読み出しタイミングと、制御装置および被制御装置から送信されるデータ内容の一実施例の説明図を示す。
図８に示したデバイスＩＤの読み出しタイミングは、図５に示した読み出しタイミングとほぼ同じものであるが、出力されるコマンドとデバイスＩＤの一部分のデータ構成を固定的に設定している。
図８でも、２クロックサイクルの間に、制御装置（マスター）から、ビット数が８ビットのデバイスＩＤ読出コマンドが、４ビットずつ２回に分けて出力される。
すなわち、デバイスＩＤ読出コマンドは、先に出力される上位４ビットのデータCOM1と、
後に出力される下位４ビットのデータCOM2とから構成される。
また、図８（a）に示すように、デバイスＩＤ読出コマンドの下位４ビットのデータCOM2は、「００００」に固定的に設定する。
この固定的に設定されたデータCOM2「００００」が、衝突防止データに相当する。
すなわち、デバイスＩＤ読出コマンドは、先に出力される上位４ビットのデータCOM1と、
後に出力される下位４ビットのデータCOM2とから構成される。
また、図８（a）に示すように、デバイスＩＤ読出コマンドの下位４ビットのデータCOM2は、「００００」に固定的に設定する。
この固定的に設定されたデータCOM2「００００」が、衝突防止データに相当する。
一方、被制御装置（スレーブ）では、デバイスＩＤ読出コマンドを受信すると、４クロックサイクルの間に、被制御装置（スレーブ）から、ビット数が１６ビットのデバイスＩＤが、４ビットずつ４回に分けて出力される。
すなわち、デバイスＩＤは、それぞれ４ビット構成の４つのデータ（DT1、DT2、DT3、DT4）から構成される。
また、図８（a）に示すように、スレーブから最初に出力されるデバイスＩＤの上位４ビットのデータDT1は、「００００」に固定的に設定する。
この固定的に設定されたデータDT1「００００」も、衝突防止データに相当する。
すなわち、デバイスＩＤは、それぞれ４ビット構成の４つのデータ（DT1、DT2、DT3、DT4）から構成される。
また、図８（a）に示すように、スレーブから最初に出力されるデバイスＩＤの上位４ビットのデータDT1は、「００００」に固定的に設定する。
この固定的に設定されたデータDT1「００００」も、衝突防止データに相当する。
ここでは、データ線DQ[３：０]で衝突する可能性のあるデバイスＩＤ読出コマンドの下位４ビットのデータCOM2と、デバイスＩＤの上位４ビットのデータDT1とが、同じ電圧レベルの信号値「００００」である。
データの転送方向の切替時において、データ線DQ[３：０]で衝突が発生したとしても、
同じ電圧レベルの信号値「００００」同士の衝突なので、データ送信用回路が破壊されることを防止できる。
データの転送方向の切替時において、データ線DQ[３：０]で衝突が発生したとしても、
同じ電圧レベルの信号値「００００」同士の衝突なので、データ送信用回路が破壊されることを防止できる。
あるいは、マスターから最後に出力されるデバイスＩＤ読出コマンドの下位４ビットのデータCOM2と、スレーブから最初に出力されるデバイスＩＤの上位４ビットのデータDT1は、同じ電圧レベルの信号値であれば、データ送信用回路が破壊されることはない。
したがって、図８（b）に示すように、デバイスＩＤ読出コマンドの下位４ビットのデータCOM2と、デバイスＩＤの上位４ビットのデータDT1とを、「１１１１」に固定的に設定してもよい。
したがって、図８（b）に示すように、デバイスＩＤ読出コマンドの下位４ビットのデータCOM2と、デバイスＩＤの上位４ビットのデータDT1とを、「１１１１」に固定的に設定してもよい。
（デバイスＩＤを読み出す場合に、衝突が発生するが、過電流は流れない通信タイミングの説明）
図９に、この発明において、衝突が発生するが、過電流は流れない通信タイミングと通信シーケンスの一実施例の概略説明図を示す。
図８に示したように、デバイスＩＤの読み出しタイミングにおいて、デバイスＩＤ読出コマンドの下位４ビットのデータCOM2と、デバイスＩＤの上位４ビットのデータDT1とが衝突する可能性があるが、衝突する可能性があるデータCOM2とデータDT1は、どちらも、たとえば同じ電圧レベルの信号値「００００」である。
図９に、この発明において、衝突が発生するが、過電流は流れない通信タイミングと通信シーケンスの一実施例の概略説明図を示す。
図８に示したように、デバイスＩＤの読み出しタイミングにおいて、デバイスＩＤ読出コマンドの下位４ビットのデータCOM2と、デバイスＩＤの上位４ビットのデータDT1とが衝突する可能性があるが、衝突する可能性があるデータCOM2とデータDT1は、どちらも、たとえば同じ電圧レベルの信号値「００００」である。
図９（a）では、図７（a）と同様に、クロックの立ち下がりタイミングT2と、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]の信号状態（電圧レベル）の変化を示している。
ただし、図９（a）では、制御装置（マスター）側のデータ線DQ[３：０]では、立ち下がりタイミングT2からわずかに遅れたタイミングで、信号値「０」のデータを送信していた状態から、ハイインピーダンス（Hi-Z）の受信状態に変化したとする。
このとき、データ線DQ[３：０]の電圧レベルが、「０」の送信状態から、Hi-Zの受信状態に変化するまでに、さらに、わずかの遅延時間がある。
ただし、図９（a）では、制御装置（マスター）側のデータ線DQ[３：０]では、立ち下がりタイミングT2からわずかに遅れたタイミングで、信号値「０」のデータを送信していた状態から、ハイインピーダンス（Hi-Z）の受信状態に変化したとする。
このとき、データ線DQ[３：０]の電圧レベルが、「０」の送信状態から、Hi-Zの受信状態に変化するまでに、さらに、わずかの遅延時間がある。
また、Hi-Zの受信状態にあった被制御装置（スレーブ）側のデータ線DQ[３：０]において、Hi-Zの受信状態から、信号値「０」のデータを送信する状態に変化するタイミングが、図９（a）に示すように、クロックの立ち下がりタイミングT2とほぼ同じタイミングであり、上記の制御装置（マスター）においてHi-Zの受信状態に変化したタイミングよりも早かったとする。
この場合、データ線DQ[３：０]において、マスターとスレーブの両者が、どちらも同時に、ハイインピーダンス（Hi-Z）となるタイミングが生じず、マスターから信号値「０」のデータを出力するタイミングと、スレーブから信号値「０」のデータを出力するタイミングが、重複するタイミングが生じる。
すなわち、データ線DQ[３：０]において、信号値「０」のデータCOM2と、信号値「０」のデータDT1の衝突が発生する。
すなわち、データ線DQ[３：０]において、信号値「０」のデータCOM2と、信号値「０」のデータDT1の衝突が発生する。
図９（b）では、図９（a）に示すように衝突が発生する場合の通信シーケンスの概略説明図を示す。
図９（b）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にある場合に、マスターから信号値「０」の下位４ビットのコマンドCOM2が送信されると、スレーブにおいて、この信号値「０」のコマンドCOM2が受信される。
マスターでは、信号値「０」のコマンドCOM2を送信した後、しばらくその送信状態にあり、その後、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
一方、スレーブでは、信号値「０」のコマンドCOM2を受信した後、データの転送方向を切り替え、送信状態にし、ただちに信号値「０」の返信データを送信したとする。
すなわち、デバイスＩＤの最初の上位４ビットの返信データDT1を送信したとする。
このとき、スレーブが、送信状態になり信号値「０」の返信データDT1を送信したタイミングが、マスターが送信状態にあるタイミングと重複していたとする。
図９（b）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にある場合に、マスターから信号値「０」の下位４ビットのコマンドCOM2が送信されると、スレーブにおいて、この信号値「０」のコマンドCOM2が受信される。
マスターでは、信号値「０」のコマンドCOM2を送信した後、しばらくその送信状態にあり、その後、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
一方、スレーブでは、信号値「０」のコマンドCOM2を受信した後、データの転送方向を切り替え、送信状態にし、ただちに信号値「０」の返信データを送信したとする。
すなわち、デバイスＩＤの最初の上位４ビットの返信データDT1を送信したとする。
このとき、スレーブが、送信状態になり信号値「０」の返信データDT1を送信したタイミングが、マスターが送信状態にあるタイミングと重複していたとする。
このように、マスターにおける受信状態（Hi-Z）になるタイミングが、スレーブにおける送信状態になるタイミングよりも遅く、マスターからの信号値「０」のコマンドCOM2の送信状態と、スレーブからの信号値「０」のデータDT1の送信状態とが重複した場合、衝突が発生する。
信号値「０」のコマンドCOM2の出力と信号値「０」のデータDT1の出力とが衝突した場合、両者の出力値は、同じ電圧レベルであるので、データの衝突が発生しても、規格値以上の過電流がデータ送信用回路に流れ込むことはなく、データ送信用回路が破壊されることもない。
信号値「０」のコマンドCOM2の出力と信号値「０」のデータDT1の出力とが衝突した場合、両者の出力値は、同じ電圧レベルであるので、データの衝突が発生しても、規格値以上の過電流がデータ送信用回路に流れ込むことはなく、データ送信用回路が破壊されることもない。
（デバイスＩＤを読み出す場合に、衝突が発生する通信タイミングの説明）
図１０に、この発明において、被制御装置に記憶されたデバイスＩＤを読み出すコマンドと、デバイスＩＤデータと、衝突が発生するが過電流は流れない通信シーケンスの一実施例の概略説明図を示す。
図１０（a）に、デバイスＩＤ読み出しコマンドIDCMDの一実施例のデータ構成を示す。
このコマンドIDCMDは、８ビット（C0～C7）のデータであるが、上位４ビット（C4～C7）が、デバイスＩＤの読み出し要求を意味する情報「０１１１」であり、下位４ビット（C0～C3）が、「００００」に固定された衝突防止データである。
図１０に、この発明において、被制御装置に記憶されたデバイスＩＤを読み出すコマンドと、デバイスＩＤデータと、衝突が発生するが過電流は流れない通信シーケンスの一実施例の概略説明図を示す。
図１０（a）に、デバイスＩＤ読み出しコマンドIDCMDの一実施例のデータ構成を示す。
このコマンドIDCMDは、８ビット（C0～C7）のデータであるが、上位４ビット（C4～C7）が、デバイスＩＤの読み出し要求を意味する情報「０１１１」であり、下位４ビット（C0～C3）が、「００００」に固定された衝突防止データである。
図１０（b）に、デバイスＩＤデータIDDTの一実施例のデータ構成を示す。
このデバイスＩＤデータIDDTは、１６ビット（D0～D15）のデータであるが、上位４ビットDT1の部分（D12～D15）が、「００００」に固定された衝突防止データであり、下位の１２ビット（DT2、DT3、DT4）の部分（D0～D11）が、デバイスＩＤの情報である。
なお、コマンドIDCMDの下位４ビット（C0～C3）と、デバイスＩＤデータIDDTの上位４ビットDT1の部分（D12～D15）を、「１１１１」に固定された衝突防止データとしてもよい。
このデバイスＩＤデータIDDTは、１６ビット（D0～D15）のデータであるが、上位４ビットDT1の部分（D12～D15）が、「００００」に固定された衝突防止データであり、下位の１２ビット（DT2、DT3、DT4）の部分（D0～D11）が、デバイスＩＤの情報である。
なお、コマンドIDCMDの下位４ビット（C0～C3）と、デバイスＩＤデータIDDTの上位４ビットDT1の部分（D12～D15）を、「１１１１」に固定された衝突防止データとしてもよい。
図１０（c）に、データ「０」で衝突が発生するが過電流は流れない通信シーケンスの一実施例の概略説明図をを示す。
図１０（c）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にあったとする。
この状態で、最初の１クロックサイクルで、マスターから信号値「０１１１」のデバイスＩＤ読み出しコマンドの上位４ビットCOM1が送信されると、スレーブにおいて、このコマンドの上位４ビットCOM1「０１１１」が受信される。
図１０（c）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にあったとする。
この状態で、最初の１クロックサイクルで、マスターから信号値「０１１１」のデバイスＩＤ読み出しコマンドの上位４ビットCOM1が送信されると、スレーブにおいて、このコマンドの上位４ビットCOM1「０１１１」が受信される。
また、次の１クロックサイクルで、マスターから信号値「００００」のデバイスＩＤ読み出しコマンドの下位４ビットCOM2が送信されると、スレーブにおいて、このコマンドの下位４ビットCOM2「００００」が受信される。
マスターでは、信号値「００００」のコマンドの下位４ビットCOM2を送信した後、しばらくその送信状態にあり、その後、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
マスターでは、信号値「００００」のコマンドの下位４ビットCOM2を送信した後、しばらくその送信状態にあり、その後、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
一方、スレーブでは、信号値「００００」の下位４ビットCOM2を受信した後、データの転送方向を切り替え、送信状態にし、ただちに信号値「００００」のデバイスＩＤの上位４ビットDT1を送信したとする。
このとき、スレーブが、送信状態になり信号値「００００」のデータDT1を送信したタイミングが、マスターが送信状態にあるタイミングと重複していたとする。
このとき、スレーブが、送信状態になり信号値「００００」のデータDT1を送信したタイミングが、マスターが送信状態にあるタイミングと重複していたとする。
このように、マスターにおける受信状態（Hi-Z）になるタイミングが、スレーブにおける送信状態になるタイミングよりも遅く、マスターからの信号値「００００」のコマンドCOM2の送信状態と、スレーブからの信号値「００００」のデータDT1の送信状態とが重複した場合、データの信号値「００００」で、衝突が発生する。
信号値「００００」のコマンドCOM2の出力と信号値「００００」のデータDT1の出力とが衝突した場合、両者の出力値は、同じ電圧レベルであるので、データの衝突が発生しても、規格値以上の過電流がデータ送信用回路に流れ込むことはなく、データ送信用回路が破壊されることもない。
信号値「００００」のコマンドCOM2の出力と信号値「００００」のデータDT1の出力とが衝突した場合、両者の出力値は、同じ電圧レベルであるので、データの衝突が発生しても、規格値以上の過電流がデータ送信用回路に流れ込むことはなく、データ送信用回路が破壊されることもない。
その後、マスターが受信状態（Hi-Z）に切り替わった場合、送信状態にあるスレーブから、デバイスＩＤのそれ以降のデータ（DT2からDT4）が送信されれば、マスターにおいて、それ以降のデータ（DT2からDT4）が受信される。
最初の信号値「００００」のデータDT1は、マスターとスレーブの出力が衝突するタイミングが存在するが、同じ電圧レベルであるため、マスターは正しく受信することができる。
最初の信号値「００００」のデータDT1は、マスターとスレーブの出力が衝突するタイミングが存在するが、同じ電圧レベルであるため、マスターは正しく受信することができる。
図１５に、この発明において、被制御装置に記憶されたデバイスＩＤを送信するデータ出力用回路の一実施例の説明図を示す。
このデータ出力用回路は、上記した１６ビットのデバイスＩＤ（D0からD15）を、４ビットずつ出力するシフトレジスタで構成されている。
たとえば、シフトレジスタは、１６個のDフリップフロップからなり、図１５に示すように接続して、１６ビットのデバイスＩＤ（D0からD15）を、４ビットごとに分けて、Dフリップフロップに入力し、その後、クロックCLKの立ち下がりエッジに同期して、順次、４ビットごとのデータが、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]に出力され、マスターに送信される。
図１５では、IDDataの[12]から[15]までの４ビットに対応する信号値が、０として出力され、データDT1に相当する。
このデータ出力用回路は、上記した１６ビットのデバイスＩＤ（D0からD15）を、４ビットずつ出力するシフトレジスタで構成されている。
たとえば、シフトレジスタは、１６個のDフリップフロップからなり、図１５に示すように接続して、１６ビットのデバイスＩＤ（D0からD15）を、４ビットごとに分けて、Dフリップフロップに入力し、その後、クロックCLKの立ち下がりエッジに同期して、順次、４ビットごとのデータが、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]に出力され、マスターに送信される。
図１５では、IDDataの[12]から[15]までの４ビットに対応する信号値が、０として出力され、データDT1に相当する。
（デバイスＩＤを読み出す場合に、衝突が発生しない通信タイミングの説明）
図１１に、この発明において、衝突が発生しない場合の通信タイミングと通信シーケンスの一実施例の概略説明図を示す。
図１１に、この発明において、衝突が発生しない場合の通信タイミングと通信シーケンスの一実施例の概略説明図を示す。
図１１（a）では、図９（a）と同様に、クロックの立ち下がりタイミングT2と、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]の信号状態（電圧レベル）の変化を示している。
ただし、図１１（a）では、制御装置（マスター）側のデータ線DQ[３：０]では、立ち下がりタイミングT2で、信号値「０」のデータを送信していた状態から、ハイインピーダンス（Hi-Z）の受信状態に変化したとする。
このとき、データ線DQ[３：０]の電圧レベルが、「０」の送信状態から、Hi-Zの受信状態に変化するまでに、わずかの遅延時間がある。
ただし、図１１（a）では、制御装置（マスター）側のデータ線DQ[３：０]では、立ち下がりタイミングT2で、信号値「０」のデータを送信していた状態から、ハイインピーダンス（Hi-Z）の受信状態に変化したとする。
このとき、データ線DQ[３：０]の電圧レベルが、「０」の送信状態から、Hi-Zの受信状態に変化するまでに、わずかの遅延時間がある。
また、Hi-Zの受信状態にあった被制御装置（スレーブ）側のデータ線DQ[３：０]において、Hi-Zの受信状態から、信号値「０」のデータを送信する状態に変化するタイミングが、図１１（a）に示すように、クロックの立ち下がりタイミングT2からわずかに遅れたタイミングで、上記の制御装置（マスター）においてHi-Zの受信状態に変化したタイミングよりも遅かったとする。
この場合、データ線DQ[３：０]において、マスターとスレーブの両者が、どちらも同時に、ハイインピーダンス（Hi-Z）となるタイミングが生じる。また、マスターから信号値「０」のデータを出力するタイミングと、スレーブから信号値「０」のデータを出力するタイミングは、重複しない。
すなわち、データ線DQ[３：０]において、信号値「０」のデータCOM2と、信号値「０」のデータDT1の衝突は発生しない。
すなわち、データ線DQ[３：０]において、信号値「０」のデータCOM2と、信号値「０」のデータDT1の衝突は発生しない。
図１１（b）では、図１１（a）に示すように衝突が発生しない場合の通信シーケンスの概略説明図を示す。
図１１（b）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にある場合に、マスターから信号値「０」の下位４ビットのコマンドCOM2が送信されると、スレーブにおいて、この信号値「０」のコマンドCOM2が受信される。
マスターでは、信号値「０」のコマンドCOM2を送信した後、すぐに、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
図１１（b）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にある場合に、マスターから信号値「０」の下位４ビットのコマンドCOM2が送信されると、スレーブにおいて、この信号値「０」のコマンドCOM2が受信される。
マスターでは、信号値「０」のコマンドCOM2を送信した後、すぐに、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
一方、スレーブでは、信号値「０」のコマンドCOM2を受信した後、データの転送方向を切り替え、送信状態にし、信号値「０」のデータを送信したとする。すなわち、デバイスＩＤの最初の上位４ビットのデータDT1を送信したとする。
このとき、スレーブが送信状態になり信号値「０」のデータDT1を送信したタイミングが、マスターが受信状態（Hi-Z）になった後であったとする。
このとき、スレーブが送信状態になり信号値「０」のデータDT1を送信したタイミングが、マスターが受信状態（Hi-Z）になった後であったとする。
このように、マスターにおける受信状態（Hi-Z）になるタイミングが、スレーブにおける送信状態になるタイミングよりも早く、マスターとスレーブが、どちらも同時に、ハイインピーダンス（Hi-Z）となるタイミングが生じ、マスターからの信号値「０」のコマンドCOM2の送信状態と、スレーブからの信号値「０」のデータDT1の送信状態とが重複しない場合、衝突が発生しない。
衝突が発生しない場合は、マスターからの信号値「０」のコマンドCOM2と、スレーブからの信号値「０」のデータDT1とは、正常に受信される。
衝突が発生しない場合は、マスターからの信号値「０」のコマンドCOM2と、スレーブからの信号値「０」のデータDT1とは、正常に受信される。
＜実施例２：この発明において、ステータスレジスタを読み出す場合の通信タイミングの説明＞
図１２に、この発明において、被制御装置に記憶されたステータスレジスタを読み出す場合の読み出しタイミングと、制御装置および被制御装置から送信されるデータ内容の一実施例の説明図を示す。
図１２の読み出しタイミングは、マスターからステータスレジスタ読出コマンドが出力され、このコマンドを受信したスレーブから、ステータスレジスタの内容が出力されるものである。
図１２に、この発明において、被制御装置に記憶されたステータスレジスタを読み出す場合の読み出しタイミングと、制御装置および被制御装置から送信されるデータ内容の一実施例の説明図を示す。
図１２の読み出しタイミングは、マスターからステータスレジスタ読出コマンドが出力され、このコマンドを受信したスレーブから、ステータスレジスタの内容が出力されるものである。
図１２では、２クロックサイクルの間に、制御装置（マスター）から、ビット数が８ビットのステータスレジスタ読出コマンドが、４ビットずつ２回に分けて出力される。
すなわち、ステータスレジスタ読出コマンドは、先に出力される上位４ビットのデータCOM1と、後に出力される下位４ビットのデータCOM2とから構成される。
また、図１２（a）に示すように、ステータスレジスタ読出コマンドの下位４ビットのデータCOM2は、「００００」に固定的に設定する。
この固定的に設定されたデータCOM2「００００」が、衝突防止データに相当する。
すなわち、ステータスレジスタ読出コマンドは、先に出力される上位４ビットのデータCOM1と、後に出力される下位４ビットのデータCOM2とから構成される。
また、図１２（a）に示すように、ステータスレジスタ読出コマンドの下位４ビットのデータCOM2は、「００００」に固定的に設定する。
この固定的に設定されたデータCOM2「００００」が、衝突防止データに相当する。
一方、被制御装置（スレーブ）では、ステータスレジスタ読出コマンドを受信すると、２クロックサイクルの間に、被制御装置（スレーブ）から、ビット数が８ビットのステータスレジスタ情報が、４ビットずつ２回に分けて出力される。
すなわち、ステータスレジスタ情報は、それぞれ４ビット構成の２つのデータ（ST1、ST2）から構成される。
また、図１２（a）に示すように、スレーブから最初に出力されるステータスレジスタ情報の上位４ビットのデータST1は、「００００」に固定的に設定する。
この固定的に設定されたデータST1「００００」も、衝突防止データに相当する。
すなわち、ステータスレジスタ情報は、それぞれ４ビット構成の２つのデータ（ST1、ST2）から構成される。
また、図１２（a）に示すように、スレーブから最初に出力されるステータスレジスタ情報の上位４ビットのデータST1は、「００００」に固定的に設定する。
この固定的に設定されたデータST1「００００」も、衝突防止データに相当する。
ここでは、データ線DQ[３：０]で衝突する可能性のあるステータスレジスタ読出コマンドの下位４ビットのデータCOM2と、ステータスレジスタ情報の上位４ビットのデータST1とが、同じ電圧レベルの信号値「００００」である。
データの転送方向の切替時において、データ線DQ[３：０]で衝突が発生したとしても、
同じ電圧レベルの信号値「００００」同士の衝突なので、データ送信用回路が破壊されることを防止できる。
データの転送方向の切替時において、データ線DQ[３：０]で衝突が発生したとしても、
同じ電圧レベルの信号値「００００」同士の衝突なので、データ送信用回路が破壊されることを防止できる。
あるいは、マスターから最後に出力されるステータスレジスタ読出コマンドの下位４ビットのデータCOM2と、スレーブから最初に出力されるステータスレジスタ情報の上位４ビットのデータST1は、同じ電圧レベルの信号値であれば、データ送信用回路が破壊されることはない。
したがって、図１２（b）に示すように、ステータスレジスタ読出コマンドの下位４ビットのデータCOM2と、ステータスレジスタ情報の上位４ビットのデータST1とを、「１１１１」に固定的に設定してもよい。
したがって、図１２（b）に示すように、ステータスレジスタ読出コマンドの下位４ビットのデータCOM2と、ステータスレジスタ情報の上位４ビットのデータST1とを、「１１１１」に固定的に設定してもよい。
（ステータスレジスタを読み出す場合に、衝突が発生する通信タイミングの説明）
図１３に、この発明において、被制御装置に記憶されたステータスレジスタを読み出すコマンドと、ステータスレジスタデータと、衝突が発生するが過電流は流れない通信シーケンスの一実施例の概略説明図を示す。
図１３（a）に、ステータスレジスタ読み出しコマンドSTCMDの一実施例のデータ構成を示す。
このコマンドSTCMDは、８ビット（C0～C7）のデータであるが、上位４ビット（C4～C7）が、ステータスレジスタの読み出し要求を意味する情報「０１００」であり、下位４ビット（C0～C3）が、「００００」に固定された衝突防止データである。
図１３に、この発明において、被制御装置に記憶されたステータスレジスタを読み出すコマンドと、ステータスレジスタデータと、衝突が発生するが過電流は流れない通信シーケンスの一実施例の概略説明図を示す。
図１３（a）に、ステータスレジスタ読み出しコマンドSTCMDの一実施例のデータ構成を示す。
このコマンドSTCMDは、８ビット（C0～C7）のデータであるが、上位４ビット（C4～C7）が、ステータスレジスタの読み出し要求を意味する情報「０１００」であり、下位４ビット（C0～C3）が、「００００」に固定された衝突防止データである。
図１３（b）に、ステータスレジスタデータSTDTの一実施例のデータ構成を示す。
このステータスレジスタデータSTDTは、８ビット（S0～S7）のデータであるが、上位４ビットST1の部分（S4～S7）が、「００００」に固定された衝突防止データであり、下位の４ビットST2の部分「１００１」（S0～S3）が、ステータスレジスタ情報である。
なお、コマンドSTCMDの下位４ビット（C0～C3）と、ステータスレジスタデータSTDTの上位４ビットST1の部分（S4～S7）を、「１１１１」に固定された衝突防止データとしてもよい。
このステータスレジスタデータSTDTは、８ビット（S0～S7）のデータであるが、上位４ビットST1の部分（S4～S7）が、「００００」に固定された衝突防止データであり、下位の４ビットST2の部分「１００１」（S0～S3）が、ステータスレジスタ情報である。
なお、コマンドSTCMDの下位４ビット（C0～C3）と、ステータスレジスタデータSTDTの上位４ビットST1の部分（S4～S7）を、「１１１１」に固定された衝突防止データとしてもよい。
図１３（c）に、データ「０」で衝突が発生するが過電流は流れない通信シーケンスの一実施例の概略説明図をを示す。
図１３（c）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にあったとする。
この状態で、最初の１クロックサイクルで、マスターから信号値「０１００」のステータスレジスタ読み出しコマンドの上位４ビットCOM1が送信されると、スレーブにおいて、このコマンドの上位４ビットCOM1「０１００」が受信される。
図１３（c）において、制御装置（マスター）が送信状態にあり、被制御装置（スレーブ）が受信状態（Hi-Z）にあったとする。
この状態で、最初の１クロックサイクルで、マスターから信号値「０１００」のステータスレジスタ読み出しコマンドの上位４ビットCOM1が送信されると、スレーブにおいて、このコマンドの上位４ビットCOM1「０１００」が受信される。
また、次の１クロックサイクルで、マスターから信号値「００００」のステータスレジスタ読み出しコマンドの下位４ビットCOM2が送信されると、スレーブにおいて、このコマンドの下位４ビットCOM2「００００」が受信される。
マスターでは、信号値「００００」のコマンドの下位４ビットCOM2を送信した後、しばらくその送信状態にあり、その後、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
マスターでは、信号値「００００」のコマンドの下位４ビットCOM2を送信した後、しばらくその送信状態にあり、その後、データの転送方向を切り替え、受信状態（Hi-Z）になったとする。
一方、スレーブでは、信号値「００００」の下位４ビットCOM2を受信した後、データの転送方向を切り替え、送信状態にし、ただちに信号値「００００」のステータスレジスタの上位４ビットST1を送信したとする。
このとき、スレーブが送信状態になり信号値「００００」のデータST1を送信したタイミングが、マスターが送信状態にあるタイミングと重複していたとする。
このとき、スレーブが送信状態になり信号値「００００」のデータST1を送信したタイミングが、マスターが送信状態にあるタイミングと重複していたとする。
このように、マスターにおける受信状態（Hi-Z）になるタイミングが、スレーブにおける送信状態になるタイミングよりも遅く、マスターからの信号値「００００」のコマンドCOM2の送信状態と、スレーブからの信号値「００００」のデータST1の送信状態とが重複した場合、データの信号値「００００」で、衝突が発生する。
信号値「００００」のコマンドCOM2の出力と信号値「００００」のデータST1の出力とが衝突した場合、両者の出力値は、同じ電圧レベルであるので、データの衝突が発生しても、規格値以上の過電流がデータ送信用回路に流れ込むことはなく、データ送信用回路が破壊されることもない。
信号値「００００」のコマンドCOM2の出力と信号値「００００」のデータST1の出力とが衝突した場合、両者の出力値は、同じ電圧レベルであるので、データの衝突が発生しても、規格値以上の過電流がデータ送信用回路に流れ込むことはなく、データ送信用回路が破壊されることもない。
その後、マスターが受信状態（Hi-Z）に切り替わった場合、送信状態にあるスレーブから、ステータスレジスタの後半のデータSDT2「１００１」が送信されれば、マスターにおいて、データST2が受信される。
最初の信号値「００００」のデータDT1は、マスターとスレーブの出力が衝突するタイミングが存在するが、同じ電圧レベルであるため、マスターは正しく受信することができる。
最初の信号値「００００」のデータDT1は、マスターとスレーブの出力が衝突するタイミングが存在するが、同じ電圧レベルであるため、マスターは正しく受信することができる。
図１６に、この発明において、被制御装置に記憶されたステータスレジスタ情報を送信するデータ出力用回路の一実施例の説明図を示す。
このデータ出力用回路は、上記した８ビットのステータスレジスタ（S0からS7）を、４ビットずつ出力するシフトレジスタで構成されている。
たとえば、シフトレジスタは、図１６に示す１６個のDフリップフロップからなるが、８ビットのステータスレジスタ（S0からS7）を、４ビットごとに分けて、８個のDフリップフロップに入力し、その後、クロックCLKの立ち下がりエッジに同期して、順次、４ビットごとのデータが、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]に出力され、マスターに送信される。
このデータ出力用回路は、上記した８ビットのステータスレジスタ（S0からS7）を、４ビットずつ出力するシフトレジスタで構成されている。
たとえば、シフトレジスタは、図１６に示す１６個のDフリップフロップからなるが、８ビットのステータスレジスタ（S0からS7）を、４ビットごとに分けて、８個のDフリップフロップに入力し、その後、クロックCLKの立ち下がりエッジに同期して、順次、４ビットごとのデータが、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]に出力され、マスターに送信される。
図１６では、ステータスレジスタの下位４ビットST2（S0からS3）が、Status Dataの[0]から[3]までの４ビットに対応する信号値であり、４個のDフリップフロップに入力され、ステータスレジスタの上位４ビットST1（S4からS7）は、固定された０として別の４個のDフリップフロップに入力される。
＜実施例３：この発明において、設定レジスタを読み出す場合の通信タイミングの説明＞
図１４に、この発明において、被制御装置に記憶された設定レジスタを読み出す場合の読み出しタイミングと、制御装置および被制御装置から送信されるデータ内容の一実施例の説明図を示す。
設定レジスタには、たとえば、被制御装置の内部バスを介した読み出し処理の待ち時間などが設定されている。
図１４の読み出しタイミングは、マスターから設定レジスタ読出コマンドが出力され、このコマンドを受信したスレーブから、設定レジスタの内容が出力されるものである。
図１４に、この発明において、被制御装置に記憶された設定レジスタを読み出す場合の読み出しタイミングと、制御装置および被制御装置から送信されるデータ内容の一実施例の説明図を示す。
設定レジスタには、たとえば、被制御装置の内部バスを介した読み出し処理の待ち時間などが設定されている。
図１４の読み出しタイミングは、マスターから設定レジスタ読出コマンドが出力され、このコマンドを受信したスレーブから、設定レジスタの内容が出力されるものである。
図１４では、２クロックサイクルの間に、制御装置（マスター）から、ビット数が８ビットの設定レジスタ読出コマンドが、４ビットずつ２回に分けて出力される。
すなわち、設定レジスタ読出コマンドは、先に出力される上位４ビットのデータCOM1と、後に出力される下位４ビットのデータCOM2とから構成される。
また、図１４（a）に示すように、設定レジスタ読出コマンドの下位４ビットのデータCOM2は、「００００」に固定的に設定する。
この固定的に設定されたデータCOM2「００００」が、衝突防止データに相当する。
すなわち、設定レジスタ読出コマンドは、先に出力される上位４ビットのデータCOM1と、後に出力される下位４ビットのデータCOM2とから構成される。
また、図１４（a）に示すように、設定レジスタ読出コマンドの下位４ビットのデータCOM2は、「００００」に固定的に設定する。
この固定的に設定されたデータCOM2「００００」が、衝突防止データに相当する。
一方、被制御装置（スレーブ）では、設定レジスタ読出コマンドを受信すると、４クロックサイクルの間に、被制御装置（スレーブ）から、ビット数が１６ビットの設定レジスタ情報が、４ビットずつ４回に分けて出力される。
すなわち、設定レジスタ情報は、それぞれ４ビット構成の４つのデータ（SR1、SR2、SR3、SR4）から構成される。
また、図１４（a）に示すように、スレーブから最初に出力される設定レジスタ情報の上位４ビットのデータSR1は、「００００」に固定的に設定する。
この固定的に設定されたデータSR1「００００」も、衝突防止データに相当する。
すなわち、設定レジスタ情報は、それぞれ４ビット構成の４つのデータ（SR1、SR2、SR3、SR4）から構成される。
また、図１４（a）に示すように、スレーブから最初に出力される設定レジスタ情報の上位４ビットのデータSR1は、「００００」に固定的に設定する。
この固定的に設定されたデータSR1「００００」も、衝突防止データに相当する。
ここでは、データ線DQ[３：０]で衝突する可能性のある設定レジスタ読出コマンドの下位４ビットのデータCOM2と、設定レジスタ情報の上位４ビットのデータSR1とが、同じ電圧レベルの信号値「００００」である。
データの転送方向の切替時において、データ線DQ[３：０]で衝突が発生したとしても、
同じ電圧レベルの信号値「００００」同士の衝突なので、データ送信用回路が破壊されることを防止できる。
データの転送方向の切替時において、データ線DQ[３：０]で衝突が発生したとしても、
同じ電圧レベルの信号値「００００」同士の衝突なので、データ送信用回路が破壊されることを防止できる。
あるいは、マスターから最後に出力される設定レジスタ読出コマンドの下位４ビットのデータCOM2と、スレーブから最初に出力される設定レジスタ情報の上位４ビットのデータSR1は、同じ電圧レベルの信号値であれば、データ送信用回路が破壊されることはない。
したがって、図１４（b）に示すように、設定レジスタ読出コマンドの下位４ビットのデータCOM2と、設定レジスタ情報の上位４ビットのデータSR1とを、「１１１１」に固定的に設定してもよい。
したがって、図１４（b）に示すように、設定レジスタ読出コマンドの下位４ビットのデータCOM2と、設定レジスタ情報の上位４ビットのデータSR1とを、「１１１１」に固定的に設定してもよい。
被制御装置に記憶された設定レジスタを読み出すコマンドと、設定レジスタデータとを送受信し、衝突が発生するが過電流は流れない通信シーケンスは、図１０や図１３に示した通信シーケンスと同様なので、説明を省略する。
図１７に、この発明において、被制御装置に記憶された設定レジスタ情報を送信するデータ出力用回路の一実施例の説明図を示す。
このデータ出力用回路は、上記した１６ビットの設定レジスタ（SR1、SR2、SR3、SR4）を、４ビットずつ出力するシフトレジスタで構成されている。
たとえば、シフトレジスタは、図１７に示す１６個のDフリップフロップからなるが、設定レジスタの上位４ビット（SR1）としては、「００００」が、SR1に対応するDフリップフロップに入力され、残りの１２ビットの設定レジスタ（SR2、SR3、SR4）を、４ビットごとに分けて、１２個のDフリップフロップに入力し、その後、クロックCLKの立ち下がりエッジに同期して、順次、４ビットごとのデータが、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]に出力され、マスターに送信される。
このデータ出力用回路は、上記した１６ビットの設定レジスタ（SR1、SR2、SR3、SR4）を、４ビットずつ出力するシフトレジスタで構成されている。
たとえば、シフトレジスタは、図１７に示す１６個のDフリップフロップからなるが、設定レジスタの上位４ビット（SR1）としては、「００００」が、SR1に対応するDフリップフロップに入力され、残りの１２ビットの設定レジスタ（SR2、SR3、SR4）を、４ビットごとに分けて、１２個のDフリップフロップに入力し、その後、クロックCLKの立ち下がりエッジに同期して、順次、４ビットごとのデータが、ＱｕａｄＳＰＩバスの４つのデータ線DQ[３：０]に出力され、マスターに送信される。
図１７では、設定レジスタの下位１２ビット（SR2、SR3、SR4）が、それぞれ、RegAの[0]から[3]まで、RegBの[0]から[3]まで、RegCの[0]から[3]までの４ビットに対応する信号値であり、異なる４個のDフリップフロップに入力され、設定レジスタの上位４ビットSR1は、固定された０として別の４個のDフリップフロップに入力される。
１ 制御装置（マスター）、
２ 被制御装置（スレーブ）、
１１ 制御部、
１２ マスター通信部、
１３ 内部バス、
１４ 接続部（接続端子）、
１５ データ送信部、
１６ データ受信部、
１７ 衝突防止データ生成部、
２１ スレーブ通信部、
２２ 被制御部、
２３ 内部バス、
２４ 接続部（接続端子）、
２５ データ送信部、
２６ データ受信部、
２７ 衝突防止データ生成部、
３１ 制御線、
３２ データ線、
５０ 記憶部、
５１ デバイスＩＤ、
５２ ステータスレジスタ情報、
５３ 設定レジスタ情報、
７０ 記憶部、
７１ デバイスＩＤ、
７２ ステータスレジスタ情報、
７３ 設定レジスタ情報
２ 被制御装置（スレーブ）、
１１ 制御部、
１２ マスター通信部、
１３ 内部バス、
１４ 接続部（接続端子）、
１５ データ送信部、
１６ データ受信部、
１７ 衝突防止データ生成部、
２１ スレーブ通信部、
２２ 被制御部、
２３ 内部バス、
２４ 接続部（接続端子）、
２５ データ送信部、
２６ データ受信部、
２７ 衝突防止データ生成部、
３１ 制御線、
３２ データ線、
５０ 記憶部、
５１ デバイスＩＤ、
５２ ステータスレジスタ情報、
５３ 設定レジスタ情報、
７０ 記憶部、
７１ デバイスＩＤ、
７２ ステータスレジスタ情報、
７３ 設定レジスタ情報
Claims (10)
- 主従関係にある制御装置と被制御装置とをバスで接続し、バスの転送方向を切り替えて、制御装置と被制御装置との間の双方向通信を行う通信制御システムであって、
前記制御装置から、ｎ個（ｎ＞１）のビット数からなる所定の要求コマンドを、前記バスを介して前記被制御装置に送信した後、バスの転送方向を切り替えて、前記被制御装置から、ｍ個（ｍ＞１）のビット数からなる前記要求コマンドに対応した返信データを、前記バスを介して前記制御装置に送信する場合、
前記要求コマンドのうち、最後に送信されるａ個（ｎ＞ａ＞１）のビット数からなる第１のバイナリデータの内容と、前記返信データのうち、最初に送信されるｂ個（ｍ＞ｂ＞１）のビット数からなる第２のバイナリデータの内容とが同一の内容であることを特徴とする通信制御システム。 - 前記第１のバイナリデータの内容と、前記第２のバイナリデータの内容とが、同一電圧レベルの信号として、前記バスに出力されることを特徴とする請求項１に記載の通信制御システム。
- 前記第１のバイナリデータの内容と、前記第２のバイナリデータの内容とが、どちらも、複数のビット数からなる０に相当するバイナリデータであるか、あるいは、
複数のビット数からなる１に相当するバイナリデータであることを特徴とする請求項１に記載の通信制御システム。 - 前記バスが、４本のデータ線を含むＱｕａｄ ＳＰＩ（Serial Peripheral Interface）バスであり、
前記要求コマンドと、前記返信データは、４本のデータ線を介して、異なるタイミングで送信されることを特徴とする請求項１に記載の通信制御システム。 - 前記４本のデータ線を介して送信される要求コマンドのうち、最後に送信される少なくとも４ビット以上からなる前記第１のバイナリデータと、前記４本のデータ線を介して送信される前記返信データのうち、最初に送信される少なくとも４ビット以上からなる前記第２のバイナリデータとが、
複数のビット数からなる０に相当するバイナリデータであるか、あるいは、複数のビット数からなる１に相当するバイナリデータであることを特徴とする請求項４に記載の通信制御システム。 - 前記被制御装置が、被制御装置を識別するためのデバイスＩＤを予め記憶し、
前記制御装置から、前記デバイスＩＤを送信することを要求する情報を含む要求コマンドが被制御装置に送信された場合、
前記被制御装置から、被制御装置のデバイスＩＤを含む返信データが制御装置に送信されることを特徴とする請求項１に記載の通信制御システム。 - 前記被制御装置が、被制御装置の動作状態を示す情報を記憶したステータスレジスタを備え、
前記制御装置から、前記ステータスレジスタに記憶されている情報を送信することを要求する要求コマンドが被制御装置に送信された場合、
前記被制御装置から、被制御装置のステータスレジスタに記憶されている情報を含む返信データが制御装置に送信されることを特徴とする請求項１に記載の通信制御システム。 - 前記被制御装置が、被制御装置の設定内容を示す情報を記憶した設定レジスタを備え、
前記制御装置から、前記設定レジスタに記憶されている情報を送信することを要求する要求コマンドが被制御装置に送信された場合、
前記被制御装置から、被制御装置の設定レジスタに記憶されている情報を含む返信データが制御装置に送信されることを特徴とする請求項１に記載の通信制御システム。 - 前記請求項１から請求項８のいずれかに記載した通信制御システムを備えた情報処理装置。
- 制御装置と被制御装置とをバスで接続し、バスの転送方向を切り替えて、制御装置と被制御装置との間の双方向通信を行う通信制御システムの通信制御方法であって、
前記制御装置が前記バスに所定のデータを送信可能な送信状態であり、前記被制御装置が前記バスから所定のデータを受信可能な受信状態である場合に、
前記制御装置から、ｎ個（ｎ＞１）のビット数からなる所定の要求コマンドを、前記バスを介して前記被制御装置に送信し、
前記バスの転送方向を切り替えて、前記制御装置が受信状態となり、前記被制御装置が送信状態となった後、
前記被制御装置から、ｍ個（ｍ＞１）のビット数からなる前記要求コマンドに対応した返信データを、前記バスを介して前記制御装置に送信し、
前記要求コマンドのうち、最後に送信されるａ個（ｎ＞ａ＞１）のビット数からなる第１のバイナリデータの内容と、前記返信データのうち、最初に送信されるｂ個（ｍ＞ｂ＞１）のビット数からなる第２のバイナリデータの内容とが同一の内容であることを特徴とする通信制御システムの通信制御方法。
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