KR100587261B1 - 데이터 제어장치 - Google Patents

Abstract

3-라인 제어선을 이용한 데이터 제어장치에 관한 것으로, 게이트 신호, 데이터 신호, 클럭 신호에 따라 입력받은 제어 데이터를 출력하는 제어 입력부와, 제어 데이터를 입력받아 어드레스 및 어드레스 셋 신호, 데이터 셋 신호, 제어 셋 신호를 출력하는 제어 설정부와, 제어 데이터를 입력받아 게이트 신호, 클럭 신호, 제어 셋 신호에 따라 제어 데이터를 데이터 라인으로 출력하는 제어 신호 귀환부와, 어드레스 및 어드레스 셋 신호를 입력받아 각 어드레스에 해당하는 데이터 제어부를 선택하고 이 어드레스 정보를 귀환 데이터 선택부로 출력하는 어드레스 설정부와, 게이트 신호, 클럭 신호, 데이터 셋 신호에 따라 입력받은 데이터를 하기 데이터 제어부로 출력하는 데이터 입력부와, 데이터 입력부에서 입력되는 데이터를 출력하고 데이터가 귀환되도록 데이터 귀환부로 다시 출력하는 데이터 제어부와, 데이터 제어부에서 입력되는 귀환 데이터를 귀환 데이터 선택부로 출력하는 데이터 귀환부와, 어드레스 설정부에서 입력되는 각 해당 어드레스에 대해 상기 귀환 데이터를 선택하고 이 선택된 신호를 데이터 라인으로 출력하는 귀환 데이터 선택부로 구성함으로써, 기존 방식의 특허상의 문제를 해결하고 우리의 제어 방식을 이용한 IC 디자인에 있어서 보다 유연성을 가지고 대처할 수 있는 잇점이 있다.

Description

데이터 제어장치{data controller}

본 발명은 데이터 제어장치에 관한 것으로, 특히 3-라인 제어선을 이용한 데이터 제어장치에 관한 것이다.

일반적으로 제어 데이터를 송수신하는데 있어서, 기존에는 2-라인 제어선을 이용한 IIC(Interface Integrated Circuit) 방식이나 4-라인 제어선을 이용한 SPI(Serial Peripheral Interface) 방식 등 여러 가지 방법들을 사용하였다.

일 예로 2-라인 제어선을 이용한 IIC 버스 콘트롤 시스템의 동작 원리를 설명하면 다음과 같다.

도 1에 도시된 바와 같이, 마이컴(10)과 복수의 IC(12,14) 사이에 그 마이컴(10)의 제어용 클럭(SCL ; Serial Clock)을 전송하기 위한 클럭 버스와 양방향성으로 데이터(SDA ; Serial Data)를 전송하기 위한 데이터 버스 등을 갖추고서 상기 제어용 클럭(SCL)에 동기되는 데이터(SDA)를 해당 제어대상용 IC(12 또는 14)로 전송하게 된다.

즉, 상기와 같이 전송되는 데이터(SDA)의 신호체계는 통상적으로 도 2에 도시된 바와 같이, 1비트 정도의 스타트 영역과, 8비트 정도의 디바이스 어드레스 영역, 1비트 정도의 인식(ack) 영역, 디바이스 어드레스의 내부번지를 지정하는 8비트 정도의 워드 어드레스 영역, 1비트 정도의 인식 영역, 8비트 정도의 데이터 영역, 1비트 정도의 인식 영역 및 1비트 정도의 스톱 영역으로 이루어진다.

이들의 동작을 살펴보면, 먼저 데이터 버스에 임의의 데이터(SDA)가 실리게 되면 그 데이터(SDA)의 디바이스 어드레스 영역의 정보로서 어느 디바이스(예컨대, 12 또는 14)로 전송시켜야 되는지를 알게 되고, 이 후 그 디바이스 어드레스 영역에 뒤따르는 워드 어드레스 영역의 정보를 기초로 데이터 영역의 정보를 해당 IC의 내부번지로 전송하게 된다.

만약에 연속된 데이터를 보내고 싶을 경우에는 단일의 데이터 영역을 복수개로 하면 된다.

이와 같이, IIC 버스 콘트롤 시스템에서는 임의의 한 디바이스에 데이터를 희망하는 만큼 전송할 수 있게 되어 해당 데이터에 따른 디바이스 동작이 정상적으로 행해지고 있는지를 측정할 수 있게 된다.

그러나, 부품의 ASIC화가 점차로 늘어가고 있는 추세에서 데이터 제어가 필수적이 되었지만 아직까지는 기존의 특허화되어 있는 IIC 방식이나 SPI 방식의 데이터 제어 방식이 아닌 우리의 독자적인 데이터 제어 방식이 없었다.

따라서, 사용이 편리하면서도 효율적인 우리 방식의 데이터 제어 방식이 반드시 필요하게 되었다.

본 발명은 상기와 같은 문제를 해결하기 위한 것으로 새로운 데이터 제어 방식을 도입하여 IC 설계시 유연성을 가질 수 있는 데이터 제어장치를 제공하는데 그 목적이 있다.

본 발명에 따른 데이터 제어장치의 특징은 게이트 신호, 데이터 신호, 클럭 신호에 따라 입력받은 제어 데이터를 출력하는 제어 입력부와, 제어 데이터를 입력받아 어드레스 및 어드레스 셋 신호, 데이터 셋 신호, 제어 셋 신호를 출력하는 제어 설정부와, 제어 데이터를 입력받아 상기 게이트 신호, 클럭 신호, 제어 셋 신호에 따라 제어 데이터를 데이터 라인으로 출력하는 제어 신호 귀환부와, 어드레스 및 어드레스 셋 신호를 입력받아 각 어드레스에 해당하는 데이터 제어부를 선택하고 이 어드레스 정보를 귀환 데이터 선택부로 출력하는 어드레스 설정부와, 게이트 신호, 클럭 신호, 데이터 셋 신호에 따라 입력받은 데이터를 하기 데이터 제어부로 출력하는 데이터 입력부와, 데이터 입력부에서 입력되는 데이터를 출력하고 데이터가 귀환되도록 데이터 귀환부로 다시 출력하는 데이터 제어부와, 데이터 제어부에서 입력되는 귀환 데이터를 귀환 데이터 선택부로 출력하는 데이터 귀환부와, 어드레스 설정부에서 입력되는 각 해당 어드레스에 대해 상기 귀환 데이터를 선택하고 이 선택된 신호를 데이터 라인으로 출력하는 귀환 데이터 선택부로 구성되는데 있다.

상기와 같은 특징을 갖는 본 발명에 따른 데이터 제어장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.

먼저, 본 발명의 방식은 3개의 제어 단자, 즉 데이터(data), 클럭(clock), 게이트(gate) 신호를 이용하여 원하는 디바이스(device)를 제어하는 방식으로 게이트 신호를 이용하여 데이터 설정 및 디바이스 선택 역할을 하게 된다.

도 2는 본 발명에 따른 데이터 제어장치를 보여주는 블록구성도로서, 도 2에 도시된 바와 같이 제어 입력부(21), 제어 설정부(22), 어드레스 설정부(23), 데이터 제어부(24,26), 데이터 입력부(25), 데이터 귀환부(27,28), 귀환 데이터 선택부(29), 제어 신호 귀환부(30)로 구성된다.

이와 같이 구성되는 데이터 제어장치의 동작은 다음과 같다.

먼저, 제어 입력부(21)에서는 게이트 신호가 "로우(low)"인 상태에서 데이터, 클럭 신호를 이용하여 제어 데이터를 입력 받은 후, 게이트 신호의 라이징 에지(rising edge)를 기준으로 하여 제어 데이터를 제어 설정부(22) 및 제어 신호 귀환부(30)으로 보낸다.

이어, 제어 설정부(22)에서는 각 데이터 제어부(24,26)에 대한 어드레스(address) 및 어드레스 셋(address set) 신호를 어드레스 설정부(23)로 보내고, 데이터 셋(data set) 신호를 데이터 입력부(25)로 보내며, 제어 셋(control set) 신호를 제어 신호 귀환부(30)으로 보낸다.

그리고, 어드레스 설정부(23)에서는 다수개의 데이터 제어부(24,26)들 중 각 어드레스에 해당하는 데이터 제어부를 선택하고, 이 어드레스 정보를 귀환 데이터 선택부(29)로 보낸다.

또한, 데이터 입력부(25)에서는 게이트 신호가 "로우"인 상태에서 제어 설정부(22)로부터 인가된 데이터 셋 신호가 설정되어 있을 때, 데이터, 클럭 신호에 의한 데이터를 입력받고, 게이트 신호의 라이징 에지를 기준으로 하여 데이터를 각 데이터 제어부로 보낸다.

한편, 제어 신호 귀환부(30)는 게이트 신호가 "하이(high)"인 상태에서 제어 설정부(22)의 제어 셋 신호가 설정되어 있을 때, 클럭 신호에 의해 데이터를 데이터 라인으로 내보낸다.

이것이 바로 제어 데이터 리드(read)에 해당한다.

이어, 데이터 제어부(24,26)에서는 실제적인 데이터를 출력하고, 이 데이터를 다시 데이터 귀환부(27,28)로 보낸다.

그리고, 데이터 귀환부(27,28)에서는 입력되는 귀환 데이터를 귀환 데이터 선택부(29)로 보낸다.

이어, 귀환 데이터 선택부(29)는 각 해당 어드레스에 대해 귀환 데이터를 선택하고, 이 선택된 신호를 클럭 신호에 따라 데이터 라인으로 보낸다.

이것이 데이터 리드에 해당된다.

도 3는 실제 제어 데이터의 구성을 보여주는 것으로, 이것은 어드레스(Address ; Ad), 콘트롤/논콘트롤(Control/NonControl ; C/N), 어드레스/데이터(A/D), 각 어드레스에 대한 데이터(D)로 구성되어 있다.

도 4는 데이터 제어 타이밍(timing)을 보여주는 것으로, 마스터(master)가 스레이브(slave)에 데이터를 라이트(write)한다고 할 때, 먼저 마스터는 슬레이브에 어드레스 콘트롤 정보(Address Control ; AC)를 보낸다.

여기서, 데이터는 클럭(Clk)의 에지(edge) 시점에서 유효하여야 한다.

이어, 어드레스 콘트롤 정보(AC)를 보낸 후, 게이트 신호를 라이징 에지(rising edge)시킨다.

바로 이 신호에 의해 데이터가 실재 전송 완료가 된다.

그리고, 데이터가 정상적으로 보내어 졌는지 확인하기 위해 게이트 신호의 "하이" 상태에서 클럭 신호를 이용하여 보냈던 데이터를 읽어들인다.

ack는 이것을 나타낸다.

이렇게 함으로써 정상적으로 데이터가 보내졌음이 확인되면 이번에는 지금부터 데이터를 보내겠다는 정보, 즉 데이터 콘트롤 정보(Data Control ; DC)를 전송하고 다시 ack의 과정을 거친 후, 마지막으로 실제 데이터(D)를 전송한다.

도 5는 동일 어드레스에 대해 데이터를 연속적으로 보내는 것을 나타낸 것이다.

먼저, 어드레스 콘트롤 정보(AC), ack, 데이터 콘트롤 정보(DC), ack의 과정을 거친 후, 실제 데이터(D)를 연속적으로 보낸다.

도 6는 특정 번지의 데이터 리드(data read)를 보여주는 것으로, 먼저 어드레스 콘트롤 정보(AC)를 보내고 전송 오류 확인을 위한 ack 과정을 거친 후, 연속해서 데이터(D)를 리드한다.

도 7은 데이터를 라이트(write)한 후, 데이터를 리드(read)하는 과정을 보여주는 것이다.

먼저, 임의의 어드레스 라이트하기 위해 어드레스 콘트롤 정보(AC), 데이터 콘트롤 정보(DC), 데이터(D)를 차례로 보낸 후, 임의의 어드레스를 리드하기 위하여 어드레스 콘트롤 정보(AC)를 보내고, 게이트 신호가 "하이"인 상태에서 데이터(D)를 리드한다.

이와 같은 각 제어 사이의 관계를 진리표로 나타내면 다음과 같다.

	게이트	C/NC	A/D
AC 라이트	로우	C	A
AC ack	하이	C	A
DC 라이트	로우	C	D
DC ack	하이	C	D
데이터 라이트	로우	NC	D
데이터 리드	하이	NC	D

그리고, 도 8은 2개의 제어 라인(데이터, 클럭)을 공유하여 하나의 마스터가 여러개의 슬레이브(디바이스)를 동시에 제어할 때의 구성도를 나타낸다.

여기서, 모든 제어는 이전과 동일하고, 단지 게이트 라인만 각 슬레이브마다 독립적으로 할당하면 된다.

본 발명에 따른 데이터 제어장치에 있어서는 다음과 같은 효과가 있다.

현재 사용되는 IC의 대부분은 데이터 제어가 필요한 구조로 이루어져 있고, 일반적으로 IC를 설계할 시에 제어 부분은 필수적이다.

본 발명은 데이터 제어 방식에 있어서 기존 방식과는 다른 새로운 방식을 도입함으로써, 기존 방식의 특허상의 문제를 해결하고 우리의 제어 방식을 이용한 IC 디자인에 있어서 보다 유연성을 가지고 대처할 수 있는 잇점이 있다.

도 1은 종래 기술에 따른 데이터 제어장치를 보여주는 도면

도 2는 본 발명에 따른 데이터 제어장치를 보여주는 도면

도 3은 본 발명에 따른 제어 데이터의 구성을 보여주는 도면

도 4는 본 발명에 따른 데이터 제어 타이밍을 보여주는 도면

도 5는 동일 어드레스에 대해 데이터를 연속적으로 보내는 과정을 보여주는 도면

도 6은 특정 번지의 데이터 리드를 보여주는 도면

도 7은 데이터 라이트 후, 데이터 리드를 보여주는 도면

도 8은 다수개의 슬레이브를 동시에 제어하는 경우의 데이터 제어장치의 구성을 보여주는 도면

도면의 주요부분에 대한 부호의 설명

21 : 제어 입력부 22 : 제어 설정부

23 : 어드레스 설정부 24,26 : 데이터 제어부

25 : 데이터 입력부 27,28 : 데이터 귀환부

29 : 귀환 데이터 선택부 30 : 제어 신호 귀환부

Claims (4)

1. 적어도 하나 이상의 슬레이브 디바이스와 독립적으로 할당되는 게이트 신호 라인과 상기 적어도 하나 이상의 슬레이브 디바이스와 공유하여 연결되는 데이터 신호 및 클럭 신호 라인과;

   게이트 신호, 데이터 신호, 클럭 신호에 따라 입력받은 제어 데이터를 출력하는 제어 입력부;

   상기 제어 데이터를 입력받아 어드레스 및 어드레스 셋 신호, 데이터 셋 신호, 제어 셋 신호를 출력하는 제어 설정부;

   상기 제어 데이터를 입력받아 상기 게이트 신호, 클럭 신호, 제어 셋 신호에 따라 상기 제어 데이터를 데이터 라인으로 출력하는 제어 신호 귀환부;

   상기 어드레스 및 어드레스 셋 신호를 입력받아 각 어드레스에 해당하는 하기 데이터 제어부를 선택하고, 이 어드레스 정보를 하기 귀환 데이터 선택부로 출력하는 어드레스 설정부;

   상기 게이트 신호, 클럭 신호, 데이터 셋 신호에 따라 입력받은 데이터를 하기 데이터 제어부로 출력하는 데이터 입력부;

   상기 데이터 입력부에서 입력되는 데이터를 출력하고, 상기 데이터가 귀환되도록 하기 데이터 귀환부로 다시 출력하는 데이터 제어부;

   상기 데이터 제어부에서 입력되는 귀환 데이터를 하기 귀환 데이터 선택부로 출력하는 데이터 귀환부;

   상기 어드레스 설정부에서 입력되는 각 해당 어드레스에 대해 상기 귀환 데이터를 선택하고, 이 선택된 신호를 상기 데이터 라인으로 출력하는 귀환 데이터 선택부로 구성되는 것을 특징으로 하는 데이터 제어장치.
2. 제 1 항에 있어서, 상기 제어 입력부는 게이트 신호가 "로우(low)"인 상태에서 제어 데이터를 입력 받고, 게이트 신호의 라이징 에지(rising edge)를 기준으로 제어 데이터를 출력하는 것을 특징으로 하는 데이터 제어장치.
3. 제 1 항에 있어서, 상기 데이터 입력부는 상기 게이트 신호가 "로우"인 상태에서 데이터 셋 신호가 설정되어 있을 때 데이터를 입력 받고, 게이트 신호의 라이징 에지를 기준으로 데이터를 출력하는 것을 특징으로 하는 데이터 제어장치.
4. 제 1 항에 있어서, 상기 제어 신호 귀환부는 게이트 신호가 "하이(high)"인 상태에서 제어 셋 신호가 설정되어 있을 때 데이터를 출력하는 것을 특징으로 하는 데이터 제어장치.