JPH0618373B2 - データ伝送方法及び装置 - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、単一のマスタ（主）ＣＰＵ（中央処理装置）
と複数のスレーブ（従）ＣＰＵとの間のデータ伝送を時
分割方式で行うデータ伝送方法及び装置に関し、更に詳
細には、時分割交換方式における交換制御データのＣＰ
Ｕ間伝送に好適なデータ伝送方法及び装置に関する。 〔従来の技術とその問題点〕 マスタＣＰＵとこの管理下におかれる複数のスレーブＣ
ＰＵとの間のデータ伝送を行う時に、マスタＣＰＵに複
数のスレーブＣＰＵを夫々独立に接続すれば、データ伝
送路の数が必然的に多くなる。この問題を解決するため
に、マスタＣＰＵに共通の伝送路を介して複数のスレー
ブＣＰＵを接続し、データ伝送を時分割で行うことは、
例えば、特開昭５４−１３８３１３号公報及び特開昭６
０−９５６７０号公報等で公知である。しかし、スレー
ブＣＰＵのデータを効率良くマスタＣＰＵに伝送する方
法はまだ提案されていない。またマスタＣＰＵにデータ
を伝送するスレーブＣＰＵをマスタＣＰＵ側から指示す
る方式もまだ提案されていない。 そこで、本発明の目的は、送信すべきスレーブＣＰＵの
指示を容易且つ簡単な方式で行うことができ、且つマス
タＣＰＵとスレーブＣＰＵとの間のデータ伝送の効率を
良くすることが可能なデータ伝送方法を提供することに
ある。 〔問題点を解決するための手段〕 上記目的を達成するための本願の方法に係わる発明は、
単一のマスタＣＰＵ（中央処理装置）と、前記マスタＣ
ＰＵにデータを伝送し、且つ前記マスタＣＰＵからのデ
ータを受け取る複数のスレーブＣＰＵと、前記マスタＣ
ＰＵから前記各スレーブＣＰＵにデータを時分割伝送す
るための第１の共通伝送路と、前記各スレーブＣＰＵか
ら前記マスタＣＰＵにデータを時分割伝送するための第
２の共通伝送路と、前記マスタＣＰＵと前記第１の共通
伝送路との間に設けられたマスタ側送信用バツフアメモ
リと、前記第２の共通伝送路と前記マスタＣＰＵとの間
に設けられたマスタ側受信用バツフアメモリと、前記各
スレーブＣＰＵと前記第２の共通伝送路との間に夫々設
けられた複数のスレーブ側送信用バツフアメモリと、前
記各スレーブＣＰＵと前記第１の共通伝送路との間に夫
々設けられた複数のスレーブ側受信用バツフアメモリと
を有するデータ伝送回路を使用して前記マスタＣＰＵと
前記各スレーブＣＰＵとの間で時分割方式でデータ伝送
を行う方法であつて、前記第１の共通伝送路を使用して
前記マスタＣＰＵから前記各スレーブＣＰＵにデータを
時分割で送るためのフオーマツトの中に、前記第１の共
通伝送路で伝送するデータを受け入れる前記スレーブＣ
ＰＵを示すアドレス信号を配置すると共に、前記第２の
共通伝送路を使用してデータ伝送することを許可する前
記スレーブＣＰＵを示す送信許可アドレス信号、及びシ
ーケンシャルモードと非シーケンシャルモードとの切換
えを行うためのモード切換制御信号を配置し、前記モー
ド切換制御信号によってシーケンシャルモードを指定し
た時には前記送信許可アドレス信号をシーケンシャルに
夫々指定し、前記モード切換制御信号によって非シーケ
ンシャルモードを指定した時には前記複数のスレーブＣ
ＰＵから前記マスタＣＰＵに伝送するデータ数が任意に
なるように前記送信許可アドレス信号を非シーケンシャ
ルに指定することを特徴とするデータ伝送方法に係わる
ものである。 本願の装置に係わる発明は、送信許可アドレス信号とモ
ード切換信号とを作成する手段及び上記の信号をマスタ
側送信データフォーマットの中に挿入する手段を有す
る。 〔作 用〕 上記発明によれば、マスタＣＰＵからスレーブＣＰＵに
データを送るためのデータ伝送フオーマツトの中に、送
信すべきスレーブＣＰＵを示す送信許可アドレス信号を
入れるので、スレーブＣＰＵ側において、上記の送信許
可アドレス信号を読み取り、送信許可アドレス信号に一
致したアドレスを有するスレーブＣＰＵからデータをマ
スタＣＰＵに送ることが可能になる。即ち、マスタＣＰ
Ｕ側でスレーブＣＰＵからのデータの送り出しを制御す
ることができる。複数のスレーブＣＰＵからの送信は、
通常はシーケンシャルに行われる。固定されたシーケン
シャル制御であれば、あえて、フオーマツトに送信すべ
きスレーブＣＰＵを示す送信許可アドレス信号を入れ、
これによつてスレーブＣＰＵからのデータの伝送を制御
する必要がない。しかし、スレーブＣＰＵからの送信を
固定されたシーケンシャル制御に基づく時分割で行え
ば、伝送割り当て時間が固定されるため、複数のスレー
ブＣＰＵ間において伝送すべきデータ量にバラツキが生
じた時に、共通伝送路の効率的利用が不可能になる。こ
れに対して、本発明では、マスタＣＰＵ側からスレーブ
ＣＰＵのデータ送出を制御することが出来るので、スレ
ーブＣＰＵ側のデータ量を監視し、データ量の多いスレ
ーブＣＰＵの送信割り当て時間を長くすることができ
る。また、本発明の方法では、送信許可アドレス信号が
データを伝送するための第１の共通伝送路を使用して送
られるために、回路構成が複雑にならない。 また、装置の発明においては、送信許可アドレス信号を
データとは別に作成し、これをデータフオーマツトとに
挿入する。従つて、送信許可アドレス信号の取扱いが容
易になる。 〔実施例〕 次に、図面を参照して本発明の実施例に係わる時分割交
換方式におけるマスタＣＰＵと複数のスレーブＣＰＵ間
のデータ伝送方式について説明する。 第１図は時分割交換方式における交換制御データ（情
報）をマスタ回路(1)と複数のスレーブ回路(2a)(2b)(2
c)とでやりとりする方式を示す。共通のマスタ回路(1)
に対しては最大６４個のスレーブ回路を接続することが
可能であるが、第１図では説明の都合上第１、第２及び
第３のスレーブ回路(2a)(2b)(2c)のみが示されている。
各スレーブ回路(2a)(2b)(2c)には電話回路(3a)(3b)(3c)
が接続されている。各電話回路(3a)(3b)(3c)は、例えば
複数の端末装置（電話機、フアクシミリ等）を含む加入
者回路又は局線回路であり、交換制御データ（発呼デー
タ、被呼データ）をスレーブ回路(2a)(2b)(2c)と端末装
置との間で送受信する回路を含む。 マスタ回路(1)は、交換機全体の制御を受け持つ主制御
回路であり、マスタＣＰＵ(4)、マスタ送受信回路(5)、
マスタＣＰＵ(4)を助けるためのメモリ(6)から成る。マ
スタＣＰＵ(4)、マスタ送受信回路(5)、メモリ(6)は互
いにデータバス(7)により接続され、且つマスタＣＰＵ
(4)とマスタ送受信回路(5)との間には送信制御線(8)と
受信制御線(9)とが設けられている。 各スレーブ回路(2a)(2b)(2c)は、各スレーブＣＰＵ(10
a)(10b)(10c)と、各スレーブ送受信回路(11a)(11b)(11
c)と、各メモリ(12a)(12b)(12c)とから成る。各スレー
ブＣＰＵ(10a)(10b)(10c)と各スレーブ送受信回路(11a)
(11b)(11c)と各メモリ(12a)(12b)(12c)とは互いにデー
タバス(13a)(13b)(13c)で接続され、且つ各スレーブＣ
ＰＵ(10a)(10b)(10c)と各スレーブ送受信回路(11a)(11
b)(11c)との間には送信制御線(14)及び受信制御線(15a)
(15b)(15c)が設けられている。 マスタ送受信回路(5)には、第１の共通伝送路としての
下り伝送路(16)と、第２の共通伝送路としての上り伝送
路(17)と、クロツク信号線(18)と、同期信号線(19)とが
接続されている。なお、クロツク信号線(18)は基準クロ
ツク信号発生器(20)に接続され、同期信号線(19)は同期
信号発生器(21)に接続されている。 各スレーブ送受信回路(11a)(11b)(11c)は、マスタ送受
信回路(5)に独立の伝送路で夫々接続されずに、共通の
上り及び下り伝送路(16)(17)に接続されている。また、
各スレーブ送受信回路(11a)(11b)(11c)は、共通のクロ
ツク信号線(18)及び共通の同期信号線(19)に接続されて
いる。従つて、マスタ回路(1)と各スレーブ回路(2a)(2
b)(2c)の間には４本の信号線が設けられているのみであ
る。スレーブ回路を増設してもこの４本の信号線で十分
である。 第１図の方式において、例えば電話回路(3a)から交換制
御データがスレーブＣＰＵ(10a)に送られると、これが
スレーブ送受信回路(11a)と上り伝送路(17)とマスタ送
受信回路(5)とを介してマスタＣＰＵ(4)に送られる。
今、第１の電話回路(3a)と第２の電話回路(3b)とを接続
することを要求する交換制御データであるとすれば、電
話回路(3b)を呼び出すためのデータがマスタＣＰＵ(4)
で作られ、これがマスタ送受信回路(5)と下り伝送路(1
6)とスレーブ送受信回路(11b)とを介して第２のスレー
ブＣＰＵ(10b)に送られる。なお、通話信号又はフアク
シミリ信号等の情報信号は、第１図では省略されている
情報交換回路を介して伝送される。 第１図に示すマスタ回路(1)内のメモリ(6)、及びスレー
ブ回路(2a)〜(2c)内のメモリ(12a)〜(12c)は、マスタＣ
ＰＵ(4)及びスレーブＣＰＵ(10a)〜(10c)を助けるため
にプログラム及びデータを記憶する外部メモリである。
従つて、各ＣＰＵ(4)及び(10a)〜(10c)が十分な記憶容
量を有するメモリを内蔵していれば、この外部メモリ
(6)及び(12a)〜(12c)を設けることが不要になる。 第２図は第１図のマスタ送受信回路(5)を詳しく示すも
のである。このマスタ送受信回路(5)は、第８図〜第１
１図に示すデータフオーマツトで送受信を実行するよう
に構成されている。このため、マスタ側送信用バツフア
メモリ(22)及びマスタ側受信用バツフアメモリ(23)の他
に、スレーブ送信制御信号発生回路(24)と、スレーブ送
信用バツフアメモリ状態信号（以下単にフラグと呼ぶ）
を受信するためのフラグ受信回路(25)と、スレーブ側送
信データ量通知信号受信回路(26)と、アドレス検出回路
(27)と、マスタ回路(1)即ち自己のアドレス（コード）
設定回路(28)と、ＯＲゲート(29)と、タイミング信号発
生回路(30)と、ＣＰＵインターフエース(31)とを含む。 第３図はスレーブ送受信回路(11a)を詳しく示すもので
ある。このスレーブ送受信回路(11a)は、スレーブ側送
信用バツフアメモリ(32)及びスレーブ側受信用バツフア
メモリ(33)の他、スレーブ側送信データ量通知信号発生
回路(34)と、フラグ発生回路(35)と、スレーブ送信制御
信号受信回路(36)と、アドレス検出回路(37)と、自己の
アドレスを設定するアドレス設定回路(38)と、ＯＲゲー
ト(39)と、タイミング信号発生回路(40)と、ＣＰＵイン
タフエース(41)とを有する。なお、第１図の第２及び第
３のスレーブ送受信回路(11b)(11c)は、第１のスレーブ
送受信回路(11a)と同一構成であるので、これ等の詳し
い説明は省略する。 第４図はマスタ側送受信用バツフアメモリ(22)を詳しく
示すものである。このメモリ(22)は、記憶部(22a)と、
８ビツトシフトレジスタ(22b)と、送信メモリ制御回路
(22c)とから成り、フアーストインフアーストアウト
（ＦＩＦＯ）に構成されている。記憶部(22a)は、夫々
が６バイトの４つのブロツクＭ₁、Ｍ₂、Ｍ₃、Ｍ₄を有す
る。 第５図はマスタ側受信用バツフアメモリ(23)を詳しく示
すものである。このメモリ(23)は、記憶部(23a)と、８
ビツトシフトレジスタ(23b)と、受信メモリ制御回路(23
c)とから成り、フアーストインフアーストアウト（ＦＩ
ＦＯ）に構成されている。記憶部(23a)は、夫々が５バ
イトの４つのブロツクm₁、m₂、m₃、m₄を有する。 第６図はスレーブ送信用バツフアメモリ(32)を詳しく示
すものである。このメモリ(32)は、記憶部(32a)と、８
ビツトシフトレジスタ(32b)と、送信メモリ制御回路(32
c)とから成る。記憶部(32a)は、夫々が６バイトの４つ
のブロツクN₁、N₂、N₃、N₄を有する。このメモリ(32)
は、第４図に示すマスタ送信用バツフアメモリ(22)と実
質的に同一構成である。 第７図はスレーブ受信用バツフアメモリ(33)を詳しく示
すものである。このメモリ(33)は記憶部(33a)と、８ビ
ツトシフトレジスタ(33b)と、受信メモリ制御回路(33c)
とから成る。記憶部(33a)は、夫々が５バイトの４つの
ブロツクn₁、n₂、n₃、n₄を有する。このメモリ(33)は第
５図のマスタ受信用バツフアメモリ(23)と実質的に同一
構成である。 第８図は、同期信号、フレームタイムスロツト、下り及
び上り伝送フオーマツトを示す。第８図(A)に示す同期
信号は、第１図の周期信号発生器(21)から発生するもの
であり、基準クロツク信号発生器(20)から発生するクロ
ツクパルス４０９６個に１個の割合で発生する。 第８図(B)はフレームタイムスロツトを示す。単位タイ
ムスロツト（単位フレーム時間）は６４クロツクから成
る。従つて、同期信号の１周期（４０９６クロツク）に
６４のフレームのタイムスロツトが配置されている。１
つのタイムスロツトにおいて１つのスレーブ回路のデー
タ伝送が行われるので、最大６４のスレーブ回路を１つ
のマスタ回路(1)に接続することができる。なお、第８
図（Ｂ）の単位フレームタイムスロットの下り伝送フォ
ーマットは第８図（Ｃ）、上り伝送フォーマットは第８
図（Ｄ）に示す通りである。第８図（Ｃ）（Ｄ）には第
８図（Ｂ）の０番目のフレームタイムスロットのフォー
マットが示されているが、１〜６３番目のフレームタイ
ムスロットのフォーマットの構成も第８図（Ｃ）（Ｄ）
と同一である。 第８図(C)は下り伝送フオーマツトを示す。即ち、第１
図の下り伝送路(16)を使用してマスタ送受信回路(5)か
らスレーブ送受信回路(11a)(11b)(11c)にデータを伝送
する時のフオーマツトを示す。この単位フレームのフオ
ーマツトは単位タイムスロツト（６４７０クロツク）に
対応し、１バイトのスレーブ受信制御信号区間C₁と、５
バイトのデータ区間Ｃ₂と、１バイトの未定義区間C
₃と、１バイトのスレーブ送信制御信号区間C₄とから成
る。 区間C₁に配置されるスレーブ受信制御信号は、区間C₂の
データをスレーブ回路(2a)(2b)(2c)が受信する時に必要
な情報を含み、第９図に示す如く、８ビツトA₀〜A₇から
成る。そして、A₀〜A₅で示す６ビツトは、送信する相手
先スレーブ回路のアドレス信号が書き込まれる。スレー
ブ回路(2a)(2b)(2c)はこれ等を識別するための自己アド
レス（コード）を、例えば

〔００００００〕〔００００
０１〕〔００００１０〕の様に有する。従つて、今、区
間C₂のデータを第１のスレーブ回路(2a)に送る場合に
は、第９図のビツトA₀〜A₅にアドレス

〔００００００〕
が書き込まれる。この方式では、送信の相手先はシーケ
ンシヤルに決定され、第８図(B)のタイムスロツト０〜
６３に対応する順番のアドレス信号を伴なつたデータが
マスタＣＰＵ(4)から順に発生する。スレーブ回路(2a)
〜(2c)及び図示が省略されている他のスレーブ回路のコ
ードが第８図のフレームタイムスロツトの番号に対応し
て決定されているので、送信相手先スレーブ回路の順番
は、第１図に示す配列順の(2a)(2b)(2c)……となる。 第９図のビツトA₇には送信データ有無信号が書き込まれ
る。即ち、マスタ回路(1)から特定の相手先スレーブ回
路に送るデータが有る場合には例えば“１”が書き込ま
れ、データが無い場合には下り伝送路(16)の休止期間と
同一の例えば“０”とする。 第８図(C)の下り伝送フオーマツトの区間C₂には５バイ
トの交換制御データを書き込む。第８図(C)に示す区間C
₁のスレーブ受信制御信号と区間C₂のデータとは、マス
タＣＰＵ(4)で形成された後に、バス(7)を通つて第２図
のインタフエース(31)に入り、更に内部バス(31a)を通
つて送信用バツフアメモリ(22)に入る。このメモリ(22)
は、第４図に示す如く構成されているため、第８図の区
間C₁とC₂の６バイトのデータが単位となつてまず第１ブ
ロツクM₁に書き込まれる。そして、マスタＣＰＵ(4)に
よる６バイトのデータの第１ブロツクＭ₁に対するすべ
ての書き込みが終了すれば、マスタＣＰＵ(4)から送信
制御線(8)を介して書き込み終了信号が第４図に示す送
信メモリ制御回路(22c)に与えられる。この制御回路(22
c)は書き込み終了信号に応答して第１ブロツクM₁の６バ
イトのデータを第２ブロツクＭ₂に移し、第２ブロツクM
₂のデータは第３ブロツクM₃に移す。即ち、各ブロツクM
₁〜M₄のデータを次のブロツクに夫々移す。これによ
り、第１ブロツクM₁が空き、次の書き込みが可能にな
る。また、第４ブロツクM₄のデータは８ビツトシフトレ
ジスタ(22b)に送り出され、このシフトレジスタ(22b)で
シリアルに変換されて下り伝送路(16)に送り出される。
下り伝送路(16)に送り出すタイミングは、タイミング信
号発生回路(30)の制御に基づいて第８図のt₀〜t₁でスレ
ーブ受信制御信号となり、t₁〜t₂でデータとなる様に決
定される。送信用バツフアメモリ(22)の各ブロツクN₁〜
N₄は、６バイトのデータしか格納することができない。
そして、６バイトの書き込み終了信号に基づいてフアー
ストインフアーストアウトで６バイトのデータ転送が行
われる。従つて、マスタＣＰＵ(4)の誤り又は電気的ノ
イズで７バイトのデータをメモリ(32)に書き込むような
誤動作が生じても、他のデータブロツクにこの誤りが波
及することはない。この様な効果、第５図、第６図、第
７図のメモリ(23)(32)(33)でも得られる。 第８図(C)の下りフオーマツトの区間C₄のスレーブ送信
制御信号は、スレーブ回路(2a)(2b)(2c)からマスタ回路
(1)への送信を制御するための情報を含むもので、送信
許可データと呼ぶことができるものである。このスレー
ブ送信制御信号区間C₄は、第１０図に示す如く８ビツト
B₀〜B₇から成り、この内の６ビツトB₀〜B₅は送信させる
スレーブ回路のアドレス信号（コード）即ち送信許可ア
ドレスの信号に使用され、ビツトB₆は送信モード切換信
号に使用され、ビツトB₇は送信許可／禁止信号に使用さ
れる。この方式ではスレーブ回路(2a)(2b)(2c)の判断に
よつて一方的にマスタ回路(1)にデータを送ることはで
きない。下り伝送フオーマツトの区間C₄のスレーブ送信
制御信号に含まれている送信許可アドレス信号と一致し
たアドレスを有するスレーブ回路のみが送信する。今、
第１のスレーブ回路(2a)からマスタ回路(1)に送信させ
る場合には、ビツトB₀〜B₅に第１のスレーブ回路(2a)の
アドレス信号

〔００００００〕を書き込む。 ところで、この方式では、スレーブ回路(2a)〜(2c)から
マスタ回路(1)に対する時分割伝送をシーケンシヤルに
行うモードと、マスタＣＰＵ(4)の判断によつて任意に
行うモードとを選択的にとり得る。シーケンシヤルモー
ドの場合には、第８図(C)のフオーマツトの区間C₁にお
ける相手先スレーブ回路のアドレス信号の決定と同様
に、第１図のスレーブ回路(2a)(2b)(2c)の配列順番に送
信許可アドレス信号がマスタＣＰＵ(4)から発生し、こ
れがスレーブ送信制御信号発生回路(24)に送られ、ここ
でタイミング調整されてＯＲゲート(29)に送り出され、
フオーマツトの区間C₄に挿入される。 一方、非シーケンシヤルモードの場合には、スレーブ回
路(2a)(2b)(2c)からマスタ回路(1)に通知されたスレー
ブ側送信データ量に基づいてマスタＣＰＵ(4)がスレー
ブ回路(2a)(2b)(2c)の送信割り当て時間を変える。今、
第１のスレーブ回路(2a)の送信すべきデータ量が他のス
レーブ回路(2b)(2c)に比較して極めて多いということが
マスタＣＰＵ(4)で判断されると、マスタＣＰＵ(4)は、
非シーケンシヤルモード送信を指令するモード切換信号
を例えば“１”の形式で第１０図のビツトB₆に書き込
む。これと同時に、第８図(B)に示す複数のタイムスロ
ツト期間に連続的に第１のスレーブ回路(2a)を示す送信
許可アドレス信号

〔００００００〕を第１０図のビツト
B₀〜B₅に書き込む。この結果、第１のスレーブ回路(2a)
に重みが与えられた時分割送信が実行され、データ量の
多いスレーブ回路を優先したデータ伝送が可能になり、
上り伝送路(17)を効率良く使用することができる。 第１０図のビツトB₇に書き込まれる送信許可／禁止信号
は、第２図に示す受信用バツフアメモリ(23)の状態を示
す信号であり、このメモリ(23)のすべてのアドレスにデ
ータが書き込まれている場合には、メモリ(23)は新しい
データを受け入れることができないので、第２図のライ
ン(23d)によつてスレーブ送信制御信号発生回路(24)に
これを知らせ、第１０図のビツトB₇に禁止を示す“１”
を書き込む。第１０図に示す区間C₄の送信許可アドレス
信号及びモード切換信号は第１図のマスタＣＰＵ(4)で
形成された後に、ここからバス(7)、インタフエース(3
1)、内部バス(31a)を介してスレーブ送信制御信号発生
回路(24)に送られる。なお、ビツトB₇に対しては、第２
図の受信用バツフアメモリ(23)からスレーブ側からの送
信を禁止する信号（メモリ(23)の受け入れ不能信号）が
発生した時のみビツトB₇に“１”を書き込む。そして、
区間C₄の１バイトの制御データは、タイミング信号発生
回路(30)から送出されるタイミング信号に基づく制御に
より、第８図のt₃〜t₄において第２図のスレーブ送信制
御信号発生回路(24)から発生する。送信バツフアメモリ
(22)の出力とスレーブ送信制御信号発生回路(24)の出力
とはＯＲゲート(29)に入力し、第８図(C)に示すフオー
マツトとなる様に加算され、下り伝送路(16)に送り出さ
れる。この方式では、スレーブ回路(2a)(2b)(2c)からマ
スタ回路(1)に対する送信を制御するための信号が、下
り伝送フオーマツトで主データと共に送られるために、
スレーブ送信制御信号のための専用の信号線が不要にな
る。 下り伝送路(16)には複数のスレーブ回路(2a)(2b)(2c)が
接続されているために、同一の伝送信号が夫々のスレー
ブ送受信回路(11a)(11b)(11c)に入力する。しかし、第
８図(C)のフオーマツトの区間C₁に書き込まれているス
レーブ受信制御信号で指定されたスレーブ回路のみが受
信する。この選択的受信を第３図によつて更に詳しく説
明する。下り伝送路(16)に接続されているアドレス検出
回路(37)は、下り伝送フオーマツトの区間C₁におけるビ
ツトA₀〜A₅に書き込まれている受信指示アドレス信号と
アドレス設定回路(38)で設定された自己のスレーブ回路
(2a)のアドレス

〔００００００〕とを比較し、一致して
いる時にはライン(37a)によつて受信用バツフアメモリ
(33)をデータ書き込み状態に制御する。なお、アドレス
検出回路(37)には、第９図のフオーマツトにおけるビツ
トA₇の送信データ有無信号のチエツクを行う回路も内蔵
されている。従つて、送信データ有りで且つアドレスが
一致した時のみ、受信用バツフアメモリ(33)を書き込み
状態に制御する信号が発生する。区間C₁のデータの抽出
はタイミング信号発生回路(40)による制御に基づいて行
われる。 今、アドレス一致の出力が得られ、これがライン(37a)
によつてスレーブ受信用バツフアメモリ(33)に与えられ
ると、メモリ(33)は第７図に示す如く構成されているた
め、シフトレジスタ(33b)でラツチされたデータが第１
ブロツクn₁に書き込まれる。データは第８図(C)のフオ
ーマツトの区間C₂の５バイトのデータ単位で順次に次の
ブロツクに転送される。そして、第４ブロツクn₄のデー
タは第３図の内部バス(41a)、インターフエース(41)、
バス(13a)を介して第１図のスレーブＣＰＵ(10a)に送ら
れる。メモリ(33)からのデータの読み出しをバイト単位
で５回行われると、単位ブロツクのデータの読み出しが
終了する。第１図のスレーブＣＰＵ(10a)はメモリ(33)
からの単位データブロツクの読み出しを終了すると、終
了信号をライン(15a)で第７図の受信メモリ制御回路(33
c)に送り、記憶部(33a)におけるデータブロツクの転送
が行われる。メモリ(33)の各ブロツクn₁〜n₄にデータが
書き込まれているために、新しいデータの受け入れが不
可能の場合には、これをライン(33d)によつてフラグ発
生回路(35)に知らせる。 下り伝送路(16)には、第８図(C)に示す区間C₂のデータ
の他に、区間C₄に示すスレーブ送信制御信号が送られて
くる。第３図のスレーブ送信制御信号受信回路(36)は、
タイミング信号発生回路(40)の制御に基づいて第８図
(C)の区間C₄のデータを抽出し、これを第１図に示すス
レーブＣＰＵ(10a)に送る。このデータは第１０図に示
す種々の情報を含んでおり、スレーブＣＰＵ(10a)はこ
れを解読し、スレーブＣＰＵ(10a)からマスタＣＰＵ(4)
への送信を制御する。マスタＣＰＵ(4)からスレーブＣ
ＰＵ(10a)に送られた区間C₂のデータは、例えば、電話
回路(3a)における端末装置の呼び出しに使用される。 次に、スレーブ回路(2a)(2b)(2c)からマスタ回路(1)へ
のデータ伝送を説明する。今、各スレーブ回路(2a)(2b)
(2c)の送信すべきデータ量がほぼ等しいとすれば、シー
ケンシヤルに時分割されて各スレーブ回路(2a)(2b)(2c)
のデータが第８図(B)のタイムスロツト単位で順次に送
り出される。第８図(D)はスレーブ回路(2a)(2b)(2c)か
らマスタ回路(1)へデータを伝送するためのフオーマツ
トを示す。このフオーマツトの８ビツト（１バイト）か
ら成る第１の区間E₁は、相手先のマスタ回路(1)のアド
レス信号を書き込む部分である。第２の区間E₂は５バイ
トから成るデータ区間であり、マスタＣＰＵ(4)に送る
データを書き込む部分である。第３の区間E₃は、８ビツ
トのスレーブ側送信データ量通知信号区間である。第４
の区間E₄は８ビツトのフラウ区間である。今、第１のス
レーブ回路(2a)からマスタ回路(1)にデータを伝送する
とすれば、スレーブＣＰＵ(10a)から、このマスタ回路
（１）を示すアドレス信号と伝送データとが第３図のバ
ス(13a)、インタフエース(41)、内部バス(41a)を介して
送信用バツフアメモリ(32)に送られ、第６図に詳しく示
す送信用バツフアメモリ(32)の第１のブロツクN₁に書き
込まれる。第１のブロツクN₁に対する第８図(D)の区間E
₁及びE₂の６バイトのデータの書き込みが終了すると、
これを示す信号がスレーブＣＰＵ(10a)からライン(14a)
を介して送信メモリ制御回路(32c)に与えられ、第１の
ブロツクN₁のデータが第２のブロツクN₂に移され、しか
る後、次の６バイトのデータが第１のブロツクN₁に書き
込まれる。そして、第４のブロツクN₄のデータは、８ビ
ツトシフトレジスタ(32b)を介して上り伝送路(17)に送
り出される。即ち、タイミング信号発生回路(40)による
制御に基づいて第８図のt₀〜t₁でアドレス信号、t₁〜t₂
でデータを送り出す。 第８図(D)の区間E₃で発生させるスレーブ側送信データ
量通知信号は、スレーブＣＰＵ(10a)で作成され、第３
図のスレーブ側送信データ量通知信号発生回路(34)に送
られる。この回路(34)は、タイミング信号発生回路(40)
による制御で、第８図(D)のt₂〜t₃でスレーブ側送信デ
ータ量通知信号を送出する。 第８図(D)の区間E₄のフラグは、第３図に示す受信用バ
ツフアメモリ(33)のデータ書き込み状態を示す信号であ
り、受信用バツフアメモリ(33)にデータを書き込む余裕
が有るか無いかを示す信号である。このフラグはメモリ
(33)に対する書き込み可能な場合に“０”となり、書き
込み不可能な場合に“１”となる。フラグは１ビツトの
信号であるため、区間E₄の余りの７ビツトには別のスレ
ーブ回路のフラグが書き込まれる。第１１図はフラグの
配置を示し、第８図(B)の各タイムスロツト０〜６３に
対応してフラグf₀〜f₆₃が決定されている。タイムスロ
ツト０〜６３に対応して６４個のスレーブ回路が設けら
れていれば、フラグf₀〜f₆₃は６４個のスレーブ回路の
受信用バツフアメモリの状態を示すことになる。フラグ
は全部で６４個あるので、８個のタイムスロツトに分割
配置され、８タイムスロツト後に繰返して送出される。
第３図に示す第１のスレーブ回路(2a)におけるフラグ発
生回路(35)のフラグf₀の送出タイミングは、タイミング
信号発生回路(40)による制御に基づいてなされる。な
お、フラグはタイムスロツト０、８、１６、２４、３
２、４０、４８、５６における夫々の区間E₄の最初のビ
ツトに書き込まれる。上り伝送路(17)は共通であるの
で、別のスレーブ回路(2b)(2c)は第11図に示すタイミン
グでフラグf₁、f₂を発生する。 第３図の送信用バツフアメモリ(32)から出力される第８
図(D)のt₀〜t₁のアドレス信号とt₁〜t₂のデータとの合
成データと、スレーブ側送信データ量通知信号発生回路
(34)から出力される第８図(D)のt₂〜t₃の信号と、フラ
グ発生回路(35)から出力されるt₃〜t₄のフラグとはＯＲ
ゲート(39)で加算されて上り伝送路(17)に送り出され
る。上り伝送路(17)においては、既に説明した如く、別
のスレーブ回路のフラグが加算されて、これがマスタ回
路(1)に送られる。 上述の如く、フラグを独立の信号線で送らずに、データ
伝送のための上り伝送路(17)を使用して送るので、回路
構成が簡略化されている。 ところで、第２図に示すマスタ側受信用バツフアメモリ
(23)がデータを受け入れることができない状態にあれ
ば、スレーブ回路(2a)〜(2c)からデータを送出すること
を禁止しなければならない。このスレーブ回路(2a)(2b)
(2c)側からマスタ回路(1)側への送信制御は、下り伝送
路(16)でマスタ回路(1)からスレーブ回路(2a)(2b)(2c)
に送られて来る第８図(C)の区間C₄に示す信号に基づい
てなされる。即ち、例えば、スレーブ回路(2a)は、第３
図に示すスレーブ送信制御信号受信回路(36)で受信した
信号をスレーブＣＰＵ(10a)に送り、スレーブＣＰＵ(10
a)はこの信号を解読し、第１０図に示すビツトB₇が
“０”の時には送信許可信号を出し、“１”の時には送
信禁止信号を出す。この送信禁止信号が送られて来た時
には、ビツトB₀〜B₅で送信許可アドレスが与えられてい
ても、送信は禁止される。 第１０図のビツトB₆に書き込まれている送信モード切換
信号がシーケンシヤルモードを指定する“０”の場合に
は、複数のスレーブ回路(2a)(2b)(2c)に順次に伝送時間
が割り当てられる。即ち、同一時刻に複数のスレーブ回
路(2a)(2b)(2c)からの送信が行なわれないような時分割
がなされる。 上り伝送路(17)を通つて第８図(D)のフオーマツトでデ
ータがマスタ回路(1)に送られると、第２図に示す受信
用バツフアメモリ(23)にデータが書き込まれる。受信用
バッファメモリ（２３）に対してデータを書き込んでも
良いか否かを決定するために、第８図（Ｄ）のフォーマ
ットの区間Ｅ₁に書き込まれている送信相手先を示すマ
スタ回路（１）のアドレス信号が、第２図に示すアドレ
ス検出回路（２７）で読み取られ、アドレス設定回路
（２８）に設定されている自己のアドレス（マスタ回路
のアドレス）と比較される。この比較で両アドレスが一
致していることが判定された時に、アドレス検出回路
（２７）は受信用バッファメモリ（２３）にライン（２
７ａ）を介して書き込み指令を出す。これにより、区間
E₂のデータが第５図のシフトレジスタ(23b)介して第１
ブロツクm₁に書き込まれる。アドレス信号の一致に基づ
いて受信用バツフアメモリ(23)のブロツクm₁に書き込ま
れた５バイトのデータは、順次に次のブロツクに送ら
れ、第４のブロツクm₄から第２図の内部バス(31a)、イ
ンタフエース(31)、バス(7)を介して第１図のマスタＣ
ＰＵ(4)に読み取られる。なお、マスタＣＰＵ(4)は、５
バイトのデータブロツクの読み取り終了ごとにこれを示
す信号を信号線(9)を介して第５図の受信メモリ制御回
路(23c)に送り、ブロツクm₁、m₂、m₃、m₄のデータを次
段に移す。 第２図のスレーブ側送信データ量通知信号受信回路(26)
は、タイミング信号発生回路(30)による制御に基づいて
第８図(D)の区間E₃の信号を抽出し、マスタＣＰＵ(4)に
送る。マスタＣＰＵ(4)はスレーブ側送信データ量通知
信号を解読し、もし、複数のスレーブ回路(2a)(2b)(2c)
における送信データ量の偏りが一定以上あることを判定
した場合には、第１０図のビツトＢ₆を“１”として非
シーケンシヤルモードを設定する。これと同時にスレー
ブ回路の送信順番を変更するアドレス信号を形成し、第
２図のスレーブ送信制御信号発生回路(24)に送る。即
ち、送信データ量の多いスレーブ回路に対して長い送信
割り当て時間を与える。第３図のスレーブ送信制御信号
受信回路(36)が第１０図のフオーマツトを受信し、これ
をスレーブＣＰＵ(10a)に送ると、スレーブＣＰＵ(10a)
はこれを解読し、非シーケンシヤルモードを設定し、且
つマスタ回路(1)から与えられている第１０図のビツトB
₀〜B₅がスレーブ回路(2a)を指定している限り、送信を
継続する。即ち単位スロツトで送信を終了させないで、
複数スロツトの期間送信を継続する。送信データ量のス
レーブ回路間におけるバラツキが少なくなれば、マスタ
ＣＰＵ(4)は再びシーケンシヤルモードを設定する。こ
の様に非シーケンシヤルモードの送信を選択的に取り入
れると、データの効率の良い伝送が可能になる。 第２図のフラグ受信回路(25)は、第８図の区間E₄で送ら
れてくるフラグをタイミング信号発生回路(30)の制御に
基づいて抽出し、マスタＣＰＵ(4)に送る。マスタＣＰ
Ｕ(4)はフラグを解読し、スレーブ側受信用バツフアメ
モリ(33)が受信不可能であることを示すフラグが発生し
ている時には、送信用バツフアメモリ(22)からのデータ
の送出を禁止する。これにより、マスタ回路(1)からス
レーブ回路(2a)(2b)(2c)に向けてのデータ伝送管理が確
実に達成される。 この方式において、スレーブ回路を６４個よりも増やし
たい時には、同期信号の１周期のタイムスロツトを６４
よりも多くする。この時、下り及び上り伝送路(16)(1
7)、クロツク信号線(18)、同期信号線(19)以外の信号線
を新たに設けることは不要である。 〔変形例〕 本発明は上述の実施例に限定されるものでなく、例え
ば、次の変形例が可能なものである。 (a) 第１０図の送信させるスレーブ回路の送信許可ア
ドレスをシーケンシヤルとするか、非シーケンシヤルと
するかの区別を、第８図(D)のフオーマツトにおける区
間E₃のスレーブ側送信データ量通知信号に基づいて行わ
ずに、マスタ回路(1)が受信したデータに基づいてスレ
ーブ回路の送信データ量を判断し、これにより行つても
よい。この場合には、第８図(D)の区間E₃が空くので、
ここにフラグを書き込み、１タイムスロツトに１６のフ
ラグを割り当ててもよい。また、非シーケンシヤルに送
信させるスレーブ回路のアドレスを決定することが不要
な場合には、第１０図のビツトB₆のモード切換信号が不
要になるので、これを別の信号に使用してもよい。 (b) 交換機に限ることなく、例えば、マスタ回路(1)を
主コンピユータ、スレーブ回路(2a)(2b)(2c)を従コンピ
ユータとして、相互にデータ交換する方式にも適用可能
である。要するに、マスタＣＰＵと複数のスレーブＣＰ
Ｕを有する種々のシステムに適用可能である。 (c) マスタ回路(1)とスレーブ回路(2a)(2b)(2c)との間
の下り及び上り伝送路(16)(17)をパラレルデータ伝送路
としてもよい。 〔発明の効果〕 上述から明らかな如く、本発明によれば、マスタＣＰＵ
からスレーブＣＰＵに向う伝送路によつて、データと共
に、送信すべきスレーブＣＰＵを示す送信許可アドレス
信号を送るので、送信制御のための特別の信号線が不要
になる。また、各スレーブＣＰＵ側に時分割送信制御す
るための信号を発生させる回路が不要になる。このた
め、マスタＣＰＵ側とスレーブＣＰＵ側とを含むシステ
ムの構成が簡単になる。また、マスタＣＰＵ側からスレ
ーブＣＰＵ側に送るデータのフオーマツトの中に送信す
べきスレーブＣＰＵを示す送信許可アドレス信号が含ま
れ、且つこの送信許可アドレスは容易に変更可能である
ため、マスタＣＰＵの判断で、複数スレーブＣＰＵの送
信を非シーケンシヤルに制御し、効率の良い送信を行う
ことも可能である。

【図面の簡単な説明】

第１図は本発明の１実施例に係わる時分割交換機におけ
る交換制御データの伝送方式を示すブロツク図、 第２図は第１図のマスタ送受信回路を詳しく示すブロツ
ク図、 第３図は第１図のスレーブ送受信回路を詳しく示すブロ
ツク図、 第４図は第２図のマスタ側送信用バツフアメモリを詳し
く示すブロツク図、 第５図は第２図のマスタ側受信用バツフアメモリを詳し
く示すブロツク図、 第６図は第３図のスレーブ側送信用バツフアメモリを詳
しく示すブロツク図、 第７図は第３図のスレーブ側送信用バツフアメモリを詳
しく示すブロツク図、 第８図は同期信号、タイムスロツト、及び下り及び上り
伝送フオーマツトの時間関係を示す図、 第９図は第８図のスレーブ受信制御信号の内容を詳しく
示すビツト配置図、 第１０図は第８図のスレーブ送信制御信号の内容を詳し
く示すビツト配置図、 第１１図は第８図のフラグの配置を８タイムスロツト分
示す配置図である。 (1)……マスタ回路、(2a)(2b)(2c)……スレーブ回路、
(4)……マスタＣＰＵ、(5)……マスタ送受信回路、(10
a)(10b)(10c)……スレーブＣＰＵ、(11a)(11b)(11c)…
…スレーブ送受信回路、(16)……下り伝送路、(17)……
上り伝送路、(18)……クロツク信号線、(19)……同期信
号線、(22)……マスタ送信用バツフアメモリ、(23)……
マスタ受信用バツフアメモリ、(32)……フレーブ側送信
用バツフアメモリ、(33)……スレーブ側受信用バツフア
メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川島 雅之 東京都杉並区久我山１丁目７番41号 岩崎 通信機株式会社内 (56)参考文献 特開 昭50−3503（ＪＰ，Ａ) 特開 昭59−161763（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】単一のマスタＣＰＵ（中央処理装置）と、 前記マスタＣＰＵにデータを伝送し、且つ前記マスタＣ
   ＰＵからのデータを受け取る複数のスレーブＣＰＵと、 前記マスタＣＰＵから前記各スレーブＣＰＵにデータを
   時分割伝送するための第１の共通伝送路と、 前記各スレーブＣＰＵから前記マスタＣＰＵにデータを
   時分割伝送するための第２の共通伝送路と、 前記マスタＣＰＵと前記第１の共通伝送路との間に設け
   られたマスタ側送信用バッファメモリと、 前記第２の共通伝送路と前記マスタＣＰＵとの間に設け
   られたマスタ側受信用バッフアメモリと、 前記各スレーブＣＰＵと前記第２の共通伝送路との間に
   夫々設けられた複数のスレーブ側送信用バッフアメモリ
   と、 前記各スレーブＣＰＵと前記第１の共通伝送路との間に
   夫々設けられた複数のスレーブ側受信用バッファメモリ
   と を有するデータ伝送回路を使用して前記マスタＣＰＵと
   前記各スレーブＣＰＵとの間で時分割方式でデータ伝送
   を行う方法であって、 前記第１の共通伝送路を使用して前記マスタＣＰＵから
   前記各スレーブＣＰＵにデータを時分割で送るためのフ
   オーマットの中に、前記第１の共通伝送路で伝送するデ
   ータを受け入れる前記スレーブＣＰＵを示すアドレス信
   号を配置すると共に、前記第２の共通伝送路を使用して
   データ伝送することを許可する前記スレーブＣＰＵを示
   す送信許可アドレス信号、及びシーケンシャルモードと
   非シーケンシャルモードとの切り換えを行うためのモー
   ド切換制御信号を配置し、 前記モード切換制御信号によってシーケンシャルモード
   を指定した時には前記送信許可アドレス信号をシーケン
   シャルに夫々指定し、前記モード切換制御信号によって
   非シーケンシャルモードを指定した時には前記複数のス
   レーブＣＰＵから前記マスタＣＰＵに伝送するデータ数
   が任意になるように前記送信許可アドレス信号を非シー
   ケンシャルに指定することを特徴とするデータ伝送方
   法。
2. 【請求項２】単一のマスタＣＰＵ（中央処理装置）と、 前記マスタＣＰＵにデータを伝送し、且つ前記マスタＣ
   ＰＵからのデータを受け取る複数のスレーブＣＰＵと、 前記マスタＣＰＵから前記各スレーブＣＰＵにデータを
   時分割伝送するための第１の共通伝送路と、 前記各スレーブＣＰＵから前記マスタＣＰＵにデータを
   時分割伝送するための第２の共通伝送路と、 前記マスタＣＰＵと前記第１の共通伝送路との間に設け
   られたマスタ側送信用バッファメモリと、 前記第２の共通伝送路と前記マスタＣＰＵとの間に設け
   られたマスタ側受信用バッフアメモリと、 前記各スレーブＣＰＵと前記第２の共通伝送路１の間に
   夫々設けられた複数のスレーブ側送信用バッフアメモリ
   と、 前記各スレーブＣＰＵと前記第１の共通伝送路との間に
   夫々設けられた複数のスレーブ側受信用バッファメモリ
   と を有して前記マスタＣＰＵと前記各スレーブＣＰＵとの
   間で時分割方式でデータ伝送を行う装置であって、 前記第２の共通伝送路を使用してデータ伝送することを
   許可する前記スレーブＣＰＵを示す送信許可アドレス信
   号及びシーケンシャルモードと非シーケンシャルモード
   との切換えを行うためのモード切換制御信号を作成する
   ものであり、前記モード切換制御信号によってシーケン
   シャルモードを指定する時には前記送信許可アドレス信
   号をシーケンシャルに指定し、前記モード切換え制御信
   号によって非シーケンシャルモードを指定する時には前
   記複数のスレーブＣＰＵから前記マスタＣＰＵに伝送す
   るデータ数が任意になるように前記送信許可アドレス信
   号を非シーケンシャルに指定する信号作成手段と、 前記信号作成手段から送出された前記送信許可アドレス
   信号及び前記モード切換信号を、前記第１の共通伝送路
   で伝送するデータを受け入れる前記スレーブＣＰＵを示
   すアドレス信号を伴っているマスタ側送信データフォー
   マットの中に挿入する手段と を備えていることを特徴とするデータ伝送装置。