JPS62122354A - デ−タ伝送方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の第１１用分野］ 本発明は、単一のマスタ（主）ＣＰＵ（中央処理装置］
と複数のスレーブ（従）ＣＰＵとの間のデータ伝送を時
分割方式で行うデータ伝送方法及び装置に関し、史に詳
＃には１時分割交換方式に２ける交換！１１御データの
ＣＰＵ間伝送に好適なデータ伝送方法及び襄ｆＩｔに関
する。

〔従来の技術とその藺題虜〕

マスタＣＰＵとこの管理下におかれる複数のス、レープ
ＣＰＵとの間のデータ伝送ケ行う時に、マスタＣＰＵに
複数のスレーブＣＰＵ欠夫々独立に接続丁ｔは、データ
伝送路の数が必然的に多くなる。この問題馨解決するた
めに、マスタＣＰＵＫ共通の伝送路を介して複数のスレ
ーブＣＰＵケ接枕し、データ伝送ケ時分割で行うことは
１例えは。

％開昭５４−１３８３）３号公報及び特開昭６０−９５
６７０号公報等で公知である。しかし、スレーブＣＰＵ
のデータ馨効率良くマスタＣＰＵに伝送する方法は極だ
提案さｎていない。またマスタＣＰＵにデータを伝送す
るスレーブＣＰＵ−４マスタＣＰ　Ｕ　９Ａｊ＋から指
示する方式も筐だ提案さｒていない。

そこで１本発明の目的は、送信すべきスレーブＣＰＵの
指示を容易且つ簡単な方式で行うことができ、且つマス
タＣＰＵとスレーブＣＰＵとのル１のデータ伝送の効率
を良くすることが司朋なデータ伝送方法ン提供すること
にある。

〔問題βヶ解決するための手段〕

上記目的ン達成するための本−の７法に係わる発明は、
、４）−のマスタＣＰＵｔ中央処理装置】と。

ｆ’ｌ　ｋマスタＣＰＴＪにデータケ伝送し、月つ前記
マスタＣＰＵからのチータケ受け取る複数のスレー７’
ＣＰ　Ｕと、前記マスタＣＰＴＪから前記各スレーブＣ
ＰＵにデータを時ｌｆｉ割伝送するための第１の共通伝
送路と、前記各スレーブＣＰＵから前記マスタＣＰＵｖ
ｃデータを時分割伝送するための第２の共通伝送路と、
前記マスタＣＰＵと前記第１の共通伝送路との間に設け
らｆたマスタ伸送信用バッファメモリと、前記第２の共
通伝送路と前記マスタＣＰＵとの１ＳｔＪｔＬ設けらｒ
、たマスタイ１１１受信用バラフアメモリと、前記各ス
レーブＣＰＵと前記第２の共通伝送路との間に夫々設け
られた複数のスレーブ側送信用バッファメモリと、前記
各スレーブＣＰＵと前記第１の共通伝送路との間に夫々
設けろｎた複数のスレーブ側受信用バッファメモリとＴ
ｒｉするデータ伝送回路ケ使用して前記マスタＣＰＵと
前記各スレーブＣＰＵとの間で時分割方式でデータ伝送
１行う方法であって、前記第１の共通伝送路ケ使用して
前記マスタＣＰＵから前記各スレーブＣＰＵにデータケ
時分割で送るためのフォルマットの中ＶＣ，前記第１の
共通伝送路で伝送するデータを受け入する前記スレーブ
ＣＰＴＪ−４を示すアドレス信号を配置すると共に、前
記第２の共通伝送路を使用してデータ伝送することケ豹
可する前記スレーブＣＰＵ間示す送信許可アドレス信号
を配置することを特徴とするデータ伝送方法に係わるも
のである。

また１本願の装置に係わる発明は１例えばマスタＣＰＵ
を兼用して送信許可アドレス信号ヶ作成する手段と、こ
の送信許可アドレス信号をマスタ側送信データフォーマ
ットの中に挿入する手段（例えば実施例のスレーブ送信
！ｌＪ御信号発生回路Ｑ４）及びＯＲゲート囚）を有す
る。

〔作　用〕

上記発明によｎば、マスタＣＰＵからスレーブＣＰＵに
データ馨送るためのデータ伝送フォーマットの中に、送
伯丁べきスレーブＣＰＵｙｌ示す送信許可アドレス信号
ケ入ｎるので、スレーブＣＰＵ側において、上記の送信
許可アドレス信号ケ読み取り、送侶許司アドレス信号に
一致したアドレスを有するスレーブＣＰＵからデータン
マスタＣＰＵに送ることが可能になる。即ち、マスタＣ
ＰＵ側でスレーブＣＰＵからのデータの送ジ出しをｌ８
Ｉｊ（ＩＩＩすることができる。複数のスレーブＣＰＵ
からの送信は１適音はシーケンシャルに行ｈｎる。

固定されたシーケンシ〒ルＩｔ＋ＩＪ御であれは、あえ
て。

フォーマットに送信すべきスレーブＣＰＵｙ、−示す送
信軒司アドレス信号を入れ、こｔによってスレーブＣＰ
Ｕからのデータの伝送を制御する必要がない。しかし、
スレーブＣＰＵからの送信を固定されたシーケンシャル
！ＩＩ　＠　Ｋ基づく時分割で行えば、伝送ｗＯジ当て
時間が固定さするため、複数のスレーブＣＰＵ間におい
て伝送すべきデータ量にバラツキが生じた時に、共通伝
送路の効率的利用が不可能になる。これに対して１本発
明では、マスタＣＰＵ側からスレーブＣＰＵのデータ送
出ケ制御することが出来るので、スレーブＣＰＵ側のデ
ータｆヶ監視し、データ量の多いスレーブＣＰＵの送信
割り当て時間を長（することができる。

また１本発明の方法では、送信許可アドレス信号がデー
タケ伝送するための第１の共通伝送路γ使用して送らす
るために１回路構成が複雑にならな（′Ｏ ′！Ｆた。装置の発明においては、送信許可アドレス信
号ンデータとは別に作成し、こ′ｎヶデータフォーマッ
トとに挿入する。従って、送信許可アドレス信号のｊＰ
ｉ！扱いが容易になる。

〔実施例〕

次に１図面を参照して本発明の実施例に係わる時分割交
換方式におけるマスタＣＰＵと複数のスレーブＣＰＵ間
のデータ伝送方式について説明する。

第１図は時分割交換万ｆに訃ける交換Ｉｌ？Ｉｊ御デー
タ（情報）馨マスタ回路（１）と複数のスレーブ回路（
２ａ）（２ｂ）（２Ｃ）とでやりとりする方式ヲ示す。

共通のマスタ回路（１）に対しては最大６４個のスレー
ブ回路を接続することが′５′Ｊ酢であるが、第１図で
は説明の都合上第１．第２及び第３のスレーブ回路（２
ａ）＋２ｂ）（２Ｃ）のみが示さｎている。各スレーブ
回路（２ａ）（２ｂ月２０には電話回路（３ａ）（３ｂ
、＋（３Ｃ）が接続さｎている。各電話回路（３ａ）（
３ｂ）（３Ｃ）ＧＸ　、例えば複数の１４床装置（Ｅ詰
機、ファクシミリ等）を含む加入者回路又は局ＩｖＩ！
回路であり、交換制徂１テータ（発呼データ、被呼デー
タ）をスレーブ回路（２ａ）（２ｂバ２Ｃ）と動床装置
との間で送受信する回路ン含む。

マスタ回路＋ｌ＋は、交換機全体の制御を受け待つ主制
御回路であジ、マスタＣＰＵ（４），マスタ送受信（ロ
）路（５）、マスタＣＰＵ（４））ｋ助けるためのメモ
リ（６）から成る。マスタＣＰＵ（４），マスタ送受信
回路（５）、メモリ（６）は互いにデータバス（７１に
よＶ接続さｉｔ、且つマスタｅ　）’　ＩＪ　１４）と
マスタ送受信回路１５）とのｎＪＪ　Ｋは送信！ｌＪ＠
線（８１と受信制御線（９１とが設けらｔている。

各スレーブ回路（２ａ）（２ｂバ２Ｃ）は、各スレーブ
ＣＰＵ　（１ｏａ）（ｉｕｂＨｌｏりと、各スレ−ブ送
受信回路（１１ａバ１ｌｂ）（１１ｃＪと、各メモリ（
１２ａ）（１２ｂ）（１２ｃ）とから成る。各スレー　
？　ＣＰ　Ｕ　（ｔｏａｄ（１ｏｂ）（１ａｃ）と各ス
レーブ送受信回路（１１ａ）１口ｂ）（１１ｃＪと各メ
モリ（＊２ａ　Ｊ（１２ｂ）（１２ｃ）とは万いにデー
タバス（１３ａバ１３ｂ）（１３りで接続され、１つ各
スレーブＣＰＵ　（ｘｏａ　）（１ｌｌｂ）（１１３Ｃ
）と各スレーブ送受信回路（１１ａ）（ｌｌｂ）（ｌｌ
ｃ）との間には送信！ＩＩ　ｌ１ｔｌ線Ｉ及び受信制御
１８（１５ａハ１５ｂ）（１５Ｃ）が設けられて（・る
。

マスタ送受信回路１５）　Ｋは、＠１の共通伝迷路とし
ての下り伝送路霞と、第２の共通伝迷路としての上り伝
送路αηと、クロック信号Ｍｌ（１８１と、同期化＊＃
Ｈとが接続さｎている。なン、クロック信号−（１８１
）Ｓ基準クロック信号発生器（至）に接続さｎ、同期信
号線ａ譜は同期イぎ号発生器ｃｌ！υに接続さｎ又いる
。

各ＸＬ／−ブ送受送受４賂 スク送受信回路＋５）に独立の伝送路で夫々接続さｎす
に，共通の上り及び下り伝送路ｕｂｌαｐに接続さｎて
いる。また、各スレーブ送受信回路＋＋１ａ）（ｌｌｂ
）（ｌｌｃ）は、共通のクロック信号線０＆及び共通の
同期信号線ａ！１ｖｒ−接続さｎている。従って，マス
タ回路１１！と各スレーブ回路（２２月２ｂ）（２りの
間には４本の信号線が設けらｔているのみである。スレ
ーブ回路ケ増設してもこの４本の信号線で十分である。

第１図の万Ｋに２いて１例えば′Ｉｒ話回路（３ａ）か
ら交換制値１データがスレーブＣ　Ｐ　Ｕ　（１０ａ）
に送らｆると．こｎがスレーブ送受信回路（ｌｌａ）と
上り伝送路（１でとマスタ送受信回路（５）とを介して
マスタＣｐＵ（４＋ｉ送ら７する。今．第１の１ｊＬ話
回路（３ａ）ト第２の電話回路（３ｂ）とを接続するこ
とを要求する交！？！ｆｕｌｌ　＠データであると丁ｎ
は．電話回路（３ｂ）’Ｙ呼び出丁ためのデータがマス
タＣ　）’　Ｕ　１４）で作らｎ。

こｎがマスタ送受信回路（５）と下り伝送路α翰とスレ
ーブ送受信回路（ｌｌｂ）とを介して第２のスレーブＣ
　Ｐ　ＴＪ　（ｉｏｂ）Ｋ送らｎる。なお１通話信号又
はファクシミリ信号等の情報信号は１Ｍ１図では省略さ
ｎている情報交換回路を介して伝送される。

第１図に示すマスタ回路ｔＩＩ内のメモリ（６１．及び
スレーブ回路（２ａ）〜（２ｃ）内のメモリ（１２ａ）
ゝ（１２りは，マスタＣ　Ｐ　ＴＪ　（４）及びスレー
ブＣ　Ｐ　Ｕ　ＨＯａ）〜ＩＩＩ）ｃ）’に助けるため
にプログラム及びデータケ記憶する外部メモリである。

従って．各ＣＰυ１４）及び（Ｈｌａ）〜（１１１りが
十分な記憶容量ケ有するメモリな内蔵していれば，この
外部メモリ田）及び（１２ａＪ〜（１２ＣＪを設けるこ
とが不要になる。

第２図は第１図のマスタ送受信回路（５）を詳しく示す
ものである。このマスタ送受信回路（５）は、第８図〜
第１１図に示すデータフォーマットで送受信を実行する
ように＆欣されている。このため、マスタ側送信用バッ
ツアメモリの及びマスタ側受信用バッファメモリのの他
に，スレーブ送信制御信号発生回路Ｑ４）と，スレーブ
送信用バッファメモリａ′態信号（釣下単に７ラグと呼
ぶ）を受信するｋめのフラグ受信回路Ｇと，スレーブ側
送信データｉ＃通知信号受信回路□と，アドレス検出回
路のと，マスタ回路目＋ｆｆ１ｌち自己のアドレス（コ
ード］設定回路困と，０凡ゲートのと．タイミング信号
発生回路−と，　　（：ｌ’ＵインタフェースＣ３）１
　ト’；ｋ　含ｔ”。

第３図はスレーブ送受信回路（ｎａ）ｌ：ＤＩ，＜示す
ものである。このスレーブ送受信回路（ｌｌａ）は。

スレーブ９１＋１送信用バッファメモＩＪ　Ｃ１２１　
＆　ヒスレープ側受信用バッファメモリＱの他．スレー
ブ側送信データｉ通知信号発生回路ｃ３４Ｉと．フラグ
発生回路四と、スレーブ送信制御信号受信回路群と，ア
ドレス検出回路Ｃ（ηと．自己のアドレスを設定するア
ドレス設定回路−と，ＯＲゲー）　Ｃ（！Ｊと，タイε
フグ傷号発生回路（４）ｒと，ｅＰＬｌインタフェース
ｆ４）Ｂ−ン有する。なお、第１図の第２及び第３のス
レーブ送受信回路（ｔｘｂ）（ｌｌｃ）に、第１のスレ
ーブ送受信回路（ｌｌａ）と同−栴成であるので，こｆ
等の詳しい説明は省略する。

第４図はマスタＩ１１　？　受信用バッファメモリＩ２
２１ケ評しく示すものである。このメモリのは，記憶部
（２２ａ）と、８ビツトシフトレジスタ（２２ｂ）と、
送信メモリ制徂１回路＜２２ｃ）とから成り．ファース
トイン７アーストア内ト（ＦＩＦＯ）に構成さｒている
。記憶部（２２ａ）に、夫々が６バイトの４つのフロ・
ンクＭｓ　、　Ｍｓ、　Ｍｓ　、　Ｍ４　ｌ：　有する
。

第５図はマスタ側９４ｇ用バッファメモリ２３ケ詳しく
示すものである。このメモリのは、記憶部（２３ａＪト
、８ビツトシフトレジスタ（２３ｂ）と、受信メモリ制
御（ロ）路（’３Ｃ）とから成り、ファーストインファ
ーストアウト（Ｆ　Ｉ　Ｆ　Ｏ）に構成さｎている。記
憶部（２３ａ）は、夫々が６バイトの４つのブロックｍ
ｌ　ｔｈｍｙ　１ｍｌ　、　ｍ４５有する。

第６図はスレーブ送信用バッファメモリｃｓｚｖ詳しく
示すものである。このメモリ１３２１は、記憶部（３２
ａＪと、８ビツトシフトレジスタ（３２ｂ　）と、送信
メモリ制御回路（３２Ｃ）とから成る。記憶部（３２ａ
）は、夫々が６バイトの４つのブロックＮ、、Ｎ、、Ｎ
、。

Ｎ４　ｋ　’Ｍする。このメモリＣ３カは、第４図に示
すマスタ送信用バッファメモリのと実質的に同一＃ｌ−
成である。

第７図はスレーブ受信用バッツァメそり口を詳しく示す
ものである。このメモリ■は記憶部（３３ａ）ト、８ビ
ットシフトレジスタ（３３）））と、受信メモリ制御回
路（３３Ｃ）とから成る。記憶部（３３ａ）は。

大々か５バイトの４つのフ゛ロック”Ｉｓ　ｎ）ｓ　”
ｊｍ　ｎ４ケ有する。このメモリ曹は第５図のマスタ受
信用バッファりそりのと実質的に巨１−榊成である。

第８図は、四期個号、フレームタイムスロット。

下り及び上り伝送フォーマットを示す。第８図囚に示す
同期信号は、第１図の周期信号発生器＋２１１から発、
生するものであり１，４準りロック信号発生器■から発
生するクロックパルス４０９６個に１個の割合で発生す
る。

第８図（Ｂｌはフレームタイムスロットを示す。単仔タ
イムスロット（単位フレームｆｆｔＭ）は６４クロツク
から成る。従って、同期信号の１周期（４０９６クロツ
ク）に６４の７レームタイムスロツトが配置さｎている
。１つのタイムスロットに訃いて１つのスレーブ回路の
データ伝送が行わｒるので、最大６４のスレーブ回路を
１つのマスタ回路１１１に接続することができる。

８８図に：ｌは下り伝送フォーマットを示す。即ち。

第１図の下り伝送路αＧを使用してマスタ送受信回路（
５）からスレーブ送受信回路（ｌｌａ）ｌｌｌｂ）（Ｉ
ＩＣ）にデータを伝送する時の７オーマツトを示す。こ
の単位フレームのフォーマットは単位タイムスロツ）（
６４７０クロツク）に対応し、１バイトのスレーブ受信
ｔｆｔｌ制御信号区間Ｃ，と、５バイトのデータ区間Ｃ
２と、１バイトの未定義区間Ｃ１と、１バイトのスレー
ブ送信ＷＩＩＪａＪ信号区ＩＶｊＣ，とから成る。

区ｒ１１Ｃ＋に配置さｒるＸＬ／−プ受信１＋＋　＠信
号は。

区間Ｃ２のデータをスレーブ回路（２ａＨ？ｂ）（２ｃ
）が受信する時に必要な情報を含み、第９図に示す如く
、８ビットＡ０〜Ａ、ｆから成る。そして、八〇〜Ａ６
で示す６ビツトは、送信する相手先スレーブ回路のアド
レス信号が書き込まｎる。スレーブ回路（２ａ］＜２ｂ
）Ｃ２ｃ）はこｎ等を職別するための自己アドレス（フ
ードコケ１例えば［００００００１［０００００１］［
００００１０１の桶に有する。従って。

合１区間Ｃ２のデータを第１のスレーブ回路（２ａ）に
送る場合には、第９図のビットＡ、〜Ａ、にアドレス（
ｏｏｏｏｏｏ’）が魯き込まｎる。この方式では。

迷信の相手先はシーケンシャルに決定さｎ、第８図１８
１　（７，、）タイムスロットθ〜６３に対応する順番
のアドレス信号を伴なったデータがマスタＣＰ　Ｕ　１
４）からｌ１ｉＥ１に発生する。スレーブ回路（２ａ）
〜（２Ｃ）及び図示が省略さｔている他のスレーブ回路
のフードが第８図のフレームタイムスロットの番号に対
応して決定さｎているので、送４ｇ相手先スレーブ回路
のｔｔＳ香は、第１図に示す配列順の（２ａ）（２ｂ月
２Ｃ）・・・・となる。

第９図のビットＡ７には送信データ有無信号が憂き込ｆ
２’ｔ、る。即ち、マスタ回路ＩＩ＋から特定の相手先
スレーブ回路に送るデータが有る場合には例えば“ｌ”
が有き込ｔｎ、データが無い場合には下り伝送路叫の休
出期間と同一の例えば′″０”とする。

第８図Ｃ）の下り伝送フォーマットの区間Ｃ２には５バ
イトの交！ＩＪ！制御データを得き込む。第８図１８１
に示すり間Ｃ１のスレーブ受信Ｉ」両信号と区間Ｃ，の
データとは、マスタＣＰ　Ｕ　（４）で形成された後に
。

バス（７）ケ通つ１第２図のインタフェースＣ（υに入
り。

ｉにｎｂババス３）ａ）を通つτ送信用バツファメモリ
１２２１に入る。このメモリ２２は、第４図に示す如く
構５ｙ、さｒているため、第８図の区間Ｃ１とＣ１０６
バイトのデータが単位となってまず第１ブロックＭ１に
碧き込！れる。そして、マスタＣ）’　Ｕ　（４）によ
る６バイトのデータの第１ブロツクＭ、に対するすべて
の魯き込みが終了すれば、マスタＣＰＵ（４）からポ信
制御線（８）を介して書き込み終了信号が第４図に示す
送信メそり１ｌｉｌＪ御回路１）２ｃ）に与えらｆる。

この制御１回路（２２Ｃ）は暑き込み終了信号に応答し
て第１ブロックＭ１の６バイトのデータを第２１ａツク
Ｍ、に移し、第２ブロツクへ４．のデータは第３ブロツ
クＭ、に移す、　ｉｌ［ｌち、各ブロックＭ、〜Ｍ、の
チータラ次のブロックに夫々移す。こｊにより、第１ブ
ｒツクＭ、が空き１次の書き込みが可ｆ［−になる。

筐た、第４ブロックＭ４のデータは８ビツトシフトレジ
スタ（２２ｂ）に送フ出さｎ、このシフ　）　Ｌ−ジス
タＩ’）２ｂ）でシリアルに変換さｊて下り伝送路σ谷
に送り出される。下り伝送路ａυに送り出すタイミング
は、タイミング信号発生回路α１の制御に基づいて第８
図のｔ０〜ｔ１でスレーブ受信！ｆｌ砲信号となり。

１、〜ｔ、でデータとなる様に決定さｎる。送信用バッ
ファメモリｎの谷ブロックへ、−Ｎ４は、６バイトのデ
ータしか格納することができない。そして。

６バイトの曹き込み終了信号に基ついてファーストイン
ファーストアウトで６バイトのデータに送が行わする。

従つ又、マスタＣＰ　ＩＪ　（４）の誤り又は電気的ノ
イズで７バイトのデータをメモリ６２Ｉに魯さ込ｔ−よ
うな誤動作が住じても、他のデータブロックにこの誤り
が波及することはない。この柳な効果、第５図、第６図
、第７図のメモ１ＪＱ３）ｃ３ａαりで％１侍らｒする
。

第８図Ｃ１の下ｖフォーマットの区間Ｃ４のスレーブ送
信制御信号は、スレーブ回路（２ａ）（ｌｂ）（２ｃ）
からマスタ回路１１＋への送信を制御するための情報を
含むもので、退色許可データと呼ぶことができるもので
ある。このスレーブ送信ｆａｌ制御＠ｇ区間Ｃ−；。

第１０図に示す如く８ピッ゛トＢ０〜Ｂ、がら散り、こ
の内の６ビツトＢ０〜Ｂ、は送信さぜるスレーブ回路の
アドレス信号（コード）Ｂ１１ち送信訂可アドレス侶号
に使用さｎ、ビットＢ６は送信モード切換信号に使用さ
れ、ピッｌ’Ｂｙは送信許可／禁止信号に使用されろ。

この方式ではスレーブ回路（２ａ）（２ｂ）（２０）の
判断によって一方的にマスタ回路（１）　ＴＬデータを
送ることはできない。下り伝送フォーマットの区間Ｃ４
のスレーブ送信制御信号に含筐ｆている送信許可アドレ
ス信号と一致したアドレスを廟するスレーブ回路のみが
送信する。今、第１のスレーブ回ｊ！１８Ｉ２８）から
マスタ回路＋Ｌｌに送信さぜる場合には、ビットＢ。Ｓ
−Ｂ、に第１のスレーブ回路（２ａ）のアドレス信号［
００００００］を書き込む。

ところで、この方式では、スレーブ回路（２ａ）〜（２
Ｃ）からマスタ回路中に対する時分割伝送をシーケンシ
ャルに行うモードと、マスタＣ）”　Ｕ１４）１７）判
＃ＩＫＪ：つて任意に竹うモードとを選択的にと９得る
。シーケンシャルモードの場合には、第８１１ＷＩＣ＋
のフォーマットの区間Ｃ，ｖｃｓ−ける相手先スレーブ
回路のアドレス信号の決定と同様に、第１図のスレーブ
回路（２ａ）（２ｂ月２ｃ）の配列順番に送匍訂可アド
レス信号がマスタＣ）’　ＴＪ　（４）から発生し、こ
れがスレーブ退色制供信号発生（ロ）路Ｑ滲に送らｎ、
ここでタイミング牌ＩｉさｊてＯＲゲートのにｆり出さ
ｒＬ、７オーマツトの区間Ｃ４に挿入さする。

−万、非シーケンシでルモードの場合には、スレーブ回
路＋２ａノ（２ｂ）（２ＣＪからマスタ回路＋Ｉ’に通
知さｊたスレーブ側送信データ量に基ついてマスタＣ）
’　ＴＪ　１４＋がスレーブ回路（’ａ）（２ｂ）（？
ｃ）（Ｄ送信１１＋１つ当て時間を変える。今、第１の
スレーブ回路（２ａ）の送信すべきデータ蒙が他のスレ
ーブ回路（２ｂ）（２Ｃ）に比叡して極めて多いという
ことがマスタＣ）’［１（４）テ４’ｌｊ断される。！
：　、７　ｙ、　タＣＰ　Ｕｔ４）に？、非シーケンシ
ャルモード送信を指令するモード切枦信号を例えは１１
″の形式で第１０図のビットＢ、に書き込む。こｎと同
時に、第８図（Ｂ＋に示す複数のタイムスロット期間に
連続的に第１のスレーブ回路（２ａ）を示す送信４町ア
ドレス信号［００００００］を第１０図のビットＢ０〜
Ｂ、に曹き込む。この結果、第１のスレーブ回路（２ａ
）に重みが与えらｔた嚇・分割返信が夷行きｎ、データ
量の多いスレーブ−路？優先したデータ伝速が可能にな
り、上り伝送路Ｑ７１’に効率良く使用することができ
る。

第１０図のビットＢ７に書き込まｆる送信許可／禁止信
号は、第２図に示す受信用バッファメモリのの状態を示
す信号であり、このメモ＋７１２３のすべてのアドレス
にデータが曹き込まｎている場合には、メモリのは新し
いデータを受け入することができないので、第２図のラ
イン（２３ｄ）によってスレーブ送信制御信号発生回路
＜２４）にこｎを知らせ。

第１０図のビット８丁に禁止を示す１を曹き込む。

第１０図に示す８間Ｃ４の送信許可アドレス信号及びモ
ード切換信号は第１図のマスタＣＰ　Ｕ　（４）で形成
された後に、ここからバス（７；、インタフェース６υ
、内部バス（３）ａ）　Ｙ介してスレーブ送信郭１１１
１信号発生回路（２４）１Ｃ送らｎる。なお、ビットＢ
）に対しては、第２図の受信用バッファメモリのからス
レーブ側からの送信乞禁止する信号（メモリのの受け入
ｎ不籠信号）が発生した時のみピッ）Ｂアビ１”ケ１き
込む。そして１区間Ｃ３の１バイトのＩＩＩ　（［１ｔ
１データは、タイミング信号発生回路ωから送出される
タイミング信号に基づく制（ＩＩＩにより、第８図のｔ
、〜ｔ４においてＭ２図のスレーブ迷信ＩＩＪ（ｉｌｌ
信号発生回路回路４＋から発生する。送信バッファメモ
リのの出力とスレーブ送信制徂１信号発生回路Ｉ２４）
の出力とはＯ几ゲート（２！Ｊに入力し、第８図ｆ（？
ｌに示すフォーマットとなる様に亦算さｎ、下り伝送路
１１６１に送り出さｎる。この方式では、スレーブ回路
（２ａ）（２ｂ）（２りからマスタ回路１１；に対する
送信を制御するための信号が、下り伝送フォーマットで
王データと共に送らｎるために、スレーブ送信１ｆｌｌ
信号のための専用の信号線が不要になる。

下り伝送路Ｌ１ｂｌには複数のスレーブ回路（２ａ）（
！ｂ）（２りが接＆さｎているために、同一の伝送信号
が夫々のスレーブ送受信回路（１１ａＪ（ｌｌｂ）（Ｉ
ＩＣ）に入力する。しかし、第８図＋ＣＩの７オーマツ
トの区間ＣＩに書き込まｎ″′Ｃいるスレーブ受信制徂
Ｉ信号で指定されたスレーブ回路のみが受信する。この
遠近的受信を第３図によって更に詳しく説明する。下り
伝送路［１６ＨＣ接続されているアドレス検出回路〔３
Ｄは、下り伝送）オーマットの区間Ｃ１におけろビット
鳥〜Ａ、に畳き込筐ｎている受信指示アドレス信号とア
ドレス設定回路−で設定された自己のスレーブ回路（２
ａ）のアドレス［００００００］とを比較し、一致し工
いる時にはライン（３７ａ）によって受信用バッファメ
モリ儲をデータ魯き込み状態にＩＩＪ　＃する。なお、
アドレス検出回路Ｃ切には、第９図ノフォーマットにお
けるビットＡ？の送信データ令無信号のチェックを行う
回路も内蔵さｎている。

従って、送信データ有りで且つアドレスが一致し、　　
た時のみ、受信用バッファメモリ儲を１き込み状態に１
撤する信号が発生する。区間Ｃ，のデータの抽出はタイ
ピング信号発生回路１４（１による訓＠に基つい又行わ
ｎる。

今、アドレス一致の出力が得られ、こｎがライン（３７
ａ）によってスレーブ受信用バッファメモリ（ト）に与
えらｎると、メモリ關は第７図に示す１口（栴成さｎて
いるため、シフトレジスタ（３３ｂ）でラッチされたデ
ータが第１ブロツクｎ　＊　ｉＣ！き込まれる。データ
は第８図０のフォーマットの区間Ｃ，の５バイトのデー
タ単位で１１１１次に次のブロックに転送さｎる。セし
工、第４ブロックｎ４のデータは第３　ｆｇｔＤ　内＆
ハス”ｌａ’　、インタフェース圓、バスＢ３ａ）’％
ｊ介して第１図のスレーブＣＰＵ　（１ｏａ）　ｉｃ送
らｎる。メモリ關からのデータの読入出しンバイト単位
で５画性わｎると、単位ブロックのデータの読み出しが
終了する。第１図のスレーブＣＰＬｌ（ｌｈａ）はメモ
リ「りからの単位データブロックの読み出しを終了する
と、終了信号ケライン（ｔ５ａ）で第７図の受信メモｌ
Ｊｌ］、ｌ＃回路（３３Ｃ）に送り、記ｔＪｉ１１１５
　（３：’Ｉａ）　Ｋンけるチータブロックの転送が行
わ１しる。メチリＣ麹の各ブロックｎ、〜ｎ、にデータ
が１き込まれて（・ろために、新しいデータの受け入ｔ
が不可能の場合には、こｒ１ケライン（３３ｄ）により
″Ｃ７ラグ発生回路Ｇ１に知ら４／−る。

下り伝送路Ｕ翰には、第８図Ｃ）に示す区間Ｃ１のデー
タの他に１区間Ｃ４に示すスレーブ通信制御信号がｉら
れてくる。第３図のスレーブ送信側＠信号受信回路□□
□は、夕づミング信号発生回路（４）の１徂１に基づ（
・て第８図Ｃ）の区間Ｃ４のデータケ抽出し。

こｒＬを第１図に示すスレーブＣＰ　Ｕ　（１（ｌａ）
　ニ？る。

このデータは第１０図に示す種々の情報ケ含んで訃り、
スレーブＣ）’　Ｕ　＋１ｈａ）　＋２　コｎ　？解読
シ、スレープＣＰ　Ｕ　（ｌｏａ）からマスタＣＰυ（
４）への送信Ｙ　ｔｔＩＩＪ御する。マスタＣＰ　Ｕ　
（４）からスレーブＣＰＵ（Ｈｌａ）に送らｒた区間Ｃ
１のデータは１例えば、電話回路（３ａ）に２ける端末
装置の呼び出しに使用さｒる。

次に、スレーブ回路＋２ａ　）（２ｂ）（２ｃ　）から
マスタ回路（１）へのデータ伝送を説明する。今、各ス
レーブ回路（２ａ）（２ｂ）（２りの送信すべきデータ
量がほぼ等しいとすわば、シーケンシャルに時分割され
て各スレーブ回路（２ａ）（２ｂ）（２りのデータが第
８図（Ｂｌのタイムスロット単位で順次に送り出される
。第８囚の１はスレーブ回路（２ａＪ（２ｂ）（２りか
らマスタ回路（１）ヘデータを伝送するためのフォーマ
ツトン示す。

このフォーマットの８ビツト（１，バイト〕から成る第
１の区間Ｅ１は、相手先のマスタ回路通１１のアドレス
信号を舎き込むｈ分である。、第２の区間Ｅｉ；５バイ
トから成るデータ区間であり、マスタＣＰＵ（４）に送
るデータを書き込む部分である。、第３の区間Ｅ、は、
８ビツトのスレーブ側送信データ論通知信号区間である
。第４の区間８１丁８ビツトのフラグ区間である。今、
ｉｌのスレーブ回路（？ａ）からマスタ回路（１１にデ
ータを伝送するとすｎば、スレーブＣＰ　Ｕ　（ｌｏａ
）から、このスＬ／−ブＣ）’Ｕ（ｔｏａ）Ｙ示すアド
レス信号と伝送データとが第３図ｏハＸ　（１３ａＪ　
、インタフェース１４ＩＪ、内部バス（４）ａ）　Ｖ介
して送信用バッファメモリ（（２＋に送られ。

第６図に詳しく示す送信用バッファメモ＋７　ｃ３ａの
第１の〕ｅｒツクＮｌ　１Ｃ＊き込まｎるつ第１のブロ
ックへ、に対する第８図の）の区間Ｅ、及びＥ、の６バ
イトのデータの書き込みが終了すると、こｒＬケ示す信
号がスレーブＣＰ　Ｕ　（１ｈａ）から５　イア　（１
４ａ）　ン介し″Ｃ送信メモ１７１１ｔｌＪ御画路（３
２ｃ）に与えられ、第１のブロック札のデータが第２の
ブロックＮ、に移され。

しかる後１次の６バイトのデータが第１のプロ゛ンクＮ
１に書き込まする。そして、第４のブロックへ４のテ゛
−夕は、８ビツトシフトレジスタ＋３２ｂ）ｐ介して上
り伝送路αでに送り出される。！ｌｌち、タイミング信
号発生回路曲による制御に基づいて第８図のｔ０〜１．
でアドレス信号、ｔ１〜ｔ、でデータを送り出す。

第８図０の区間Ｅ、で発生さぜるスレーブ仰１送信デー
タを通知信号は、スレーブＣＰ　Ｕ　（■ａ）で作成さ
ｔ、第３図のスレーブ側送信データ量通知信号発生回路
Ｃ１４）に送らｎる。この回路（至）は、タイミング信
号発生回路＋４）ｊ　ＫよるＩ制御で、第８図０のｔ。

〜１．でスレーブ側送信データ量通知信号を送出する。

第８図の１の区間Ｅ、の７ラグは、第３図に示す受信用
バッファメモリ［有］のデータ書き込み状態を示す信号
であＶ、受信用バッツァメそり（ト）にブータラ査；き
込む余裕が有るか無いか乞示す信号である。

このフラグはメモリ（（（）に対する書き込み可能な場
合に＠０１となり、書き込み不ＩＱｔｔＦ、な場合に１
１”となる。フラグは１ビツトの信号であるため１区間
Ｅ４の余りの７ピツトには別のスレーブ回路のフラグが
舎き込ｔｒする。Ｍ１１図はフラグの配ｆｌｆ’Ｖ示し
、第８図（Ｂｌの各タイムスロットθ〜６３に対応して
７ラグｆ０〜’、ｖが決定さｒている。タイムスロット
０〜６３に対応して６４個のスレーブ回路が設けられて
いれは、フラグｆ０〜ｆ６１は６４個のスレーブ回路の
受信用バッツアメモリの？態？示すことになる。フラグ
は全部で６４個あるので。

８個のタイムスロットに分割配置さｎ、８タイムスロツ
ト後［繰返して送出さｎる。第３図に示す第１のスレー
ブ回路（２ａ）にかけるフラグ発生回路間の７ラグｆ。

の送出タイミングは、４イミング信号発生（ロ）路１４
４　Ｋよるｌ！ｉｌＩ＃に基づいてなさｎろ。なお、フ
ラグはタイムスロット０．８，１６，２４゜３２．４０
，４８．５６における夫々の区間Ｅ４の最初のピッ゛ト
に曹き込！ｎる。より伝送路α７Ｉは共通であるので、
別のスレーブ回路（２ｂ月２Ｃ）は第１１図に示すタイ
ばングでフラグｆ１、ｆ、ケ発生する。

第３図の送信用バッファメモリのかＩ−〕出力される第
８図０のｔ０〜ｔ１のアドレス信号と１．〜ｔ、のデー
タとの合成゛データと、スレーブ側送信データ賢通知信
号発生回路（匈から出力される第８図■１のｔ。

〜ｔ、の信号と、フラグ発生回路□□□か１１−）出力
さｒるｈ〜ｔ４の７ラグとはＯＲゲートｃ（９で加算さ
ｒｔｉ上り伝送路ｕｎに送り出される。上り伝送路ａ刀
においては、既に説明した如く、別のスレーブ回路の）
ラグが加算さｎ”ｃ、こｎがマスタ回路（１！に送らｎ
る。

上述の如く、フラグヶ独立の信号線で送らずに。

データ伝送のための上ジ伝送路σηン使用して送るので
１回路構成が簡略化されている。

ところで、第２図に示すマスタ側受信用バッファメモリ
のがチータン受け入れることができない状態にあｎば、
スレーブ回路（２ａ）〜（２りからデータ？送出するこ
とを禁止しなければならない。

このスレーブ回路（２ａ）（２ｂ）（２ｃ）側からマス
タ回路＋ｌＮ１ｆＵへの送信判愼１は、下り伝送路（１
６１でマスタ回路（１）からスレーブ回路（２ａ月２ｂ
）（２Ｃ）に送らｎて米る第８図ｆ（、’ｌの区間Ｃ４
に示す信号［基づいてｔ【さｊる。

即ち１例えは、スレーブ回路（２ａ）は、第３図に示す
スレーブ送＠ＩＩＪ御信号受信回路（至）で受信［７た
信号’ｌ　Ｘ　Ｌ’−ブＣＰ　（Ｊ　（＋ｕａ）　Ｋ送
り、スレーブＣＰＵ（１ｕａ）はこの信号χ解読し、第
１０図に示すビットＢ、が＠０′″の時には送信許可信
号ケ出し、°１”の時には送＠県ｔｈ伯号ン出す。この
送信禁Ｌｌ：信号が送られて米た時には、ビット上０〜
鳥で送信許可アドレスが与えろｎてい又も、送信は禁出
さｎる。

第１０図のビットＢ６に魯き込まｎている送信モード切
換信号がシーケンシャルモード？指足する°０′″の場
合には、複数のスレーブ回路（２ａ）（２ｂ）Ｔ２Ｃ）
に順次に伝送時間がｍ１１１　！７当てろする。即ち。

同一時刻に複数のスレーブ回路１２ａ月２ｂ）（２Ｃ）
からの送信が行なわｎないような時分割がなさｆろ。

上り伝送路０９７通って第８図の１のフォーマットでデ
ータがマスタ回路ｉｌ＋に送らｎると、第２図に示す受
信用バッファメモリＣＩ！Ｉｃデータが書き込１ｎる。

この時、フォーマットにおける区間Ｅ、のアドレス信号
は、アドレス検出回路＠に読入取らｎ。

アドレス設定回路ののアドレスと比較さｎ、一致してい
る時に、受信用バッファメモリＩ２３）にライン（２７
ａ）で魯き込み指令ケ出す。こｒＬによジ１区間Ｅ、の
データが第５肉のシフトレジスタ（２３ｂ）を介して＠
１ブロック四に書き込筐れる。アドレス設定回路＠は、
スレーブ回路（２ａ）（２ｂ）（２Ｃ）の送信順番に対
応したアドレス信号（スレーブ回路ン識別する信号）ン
タイムスロット毎に７１１次に出力される様に形成さｎ
ているので、タイムスロット毎にアドレス検出を行うこ
とができる。アドレス信号の一致に基づいて受信用バッ
ファメモＩＪ　Ｍ、１のブロックｍ１に書き込まｒた５
バイトのデータは、　ｌ１ｉ４次に次のブロックに送ら
ｒＬ、＠４のブロックｍ４から第２図の内部バス（３）
ａ）、インタフェースＣ３）１，ノくス（７）ヲ介して
第１図のマスタＣＰ　Ｕ　（４）に読み取らする。な訃
、マスタＣＰ　Ｕ　（４）は、５バイトのデータブロッ
クの読み取り終了ごとにこれを示す信号ヶ信号１ｆＭ　
（９＋　ン介して第５図の受信メモリ制御回路（２３ｃ
　）に送り、ブロックｆｆ１ｌ　、　ｒｎｇ　、　ｒｎ
ｇ　、　ｆｆ１４のデータケ次段に移す。

第２図のスレーブ側送信データ量通知信号受信回路α１
は、タイミング信号発生回路■による制御に基ついて第
８図の）の区間Ｅｓの信号を抽出し、マスタＣ）’Ｕ（
４ＨＣ送る。マスタｅ　Ｐ　ＴＪ　（４）はスレーブ側
送信データ量通知信号を解読し、もし、複数のスレーブ
回路（２ａ）（２ｂ）（２りにおける送信データ量のｆ
ｉＩ９が一定以上あることを判定した場合には。

第１０図のビットＢ、−４＠ｌ’″として非シーケンシ
ャルモートン設定する。こｒと同時にスレーブ回路の送
信順香を変更するアドレス信号乞老成し、第２図のスレ
ーブ送信制御信号発生回路Ｃ２４）に送る。

即ち、送信データ量の多いスレーブ回路に対して長い送
信割り当て時間χぢえる。、第３図のスレーブ送信１１
ｉ１１　＠信号受傷（ロ）路Ｃ１が第１０図のフォーマ
ットケ受信し、こｎ　’ｌ　スＬ’−ブＣＦ　Ｕ　（１
ｏａ）　ＶＣ送るト、スレーブＣＰ　Ｕ　Ｂｏａ）はこ
ｎを解読し、非シーケンシャルモートン設定し、且つマ
スタ回路中から与えられ又いる第１０図のビｙトＢ０〜
馬がスレーブ回路＋２３）’に指定している限り、送信
ケ継続する。即ち単位スロットで送信ケ終了させないで
、複数スロットの期間送信ン継続する。送信データ量の
スレーブ回路間におけろバラツキが少なくすｎＡｔ、マ
スタＣＰ　ＴＪ　１４）は再びシーケンシャルモートン
設定する。この様に非シーケンシャルモードの送信を遇
折的に増り入れると、データの効率の良い伝送が可能に
なる。

第２図の７ラグ受信回路のは、第８図の区間Ｅ。

で送らｎて（るフラグヶタイミング信号発生回路８［１
１の制御に基づいて抽出し、マスタＣＰ　Ｕ　！４）に
送る。マスタＣｉ’　Ｕ　ｔ４）はフラグを解読し、ス
Ｌ／　−フィロ１１受信用バッファメモリＣ１３）が受
信不可能であることケ示すフラグが発生している時には
、送信用バッファメモリのからのデータの送出ヲ県出す
る。

こｎ、により、マスタ回路（１１からスレーブ回路（２
ａ）Ｌ２ｂ）Ｃ２ｃ）ＶＣ向は又のデータ伝送管理が確
実に達成される。

この方式にｐいて、スレーブ回路ン６４個よりも増やし
たい時には、同期信号の１周期のタイムスロットン６４
よりも多くする。この時、下り及び上り伝？、路ｕｂＩ
αη、クロック信号線α＆、Ｌ１１信号＃（１９月外の
信号線を切たに設けることは不要である。

〔変形例〕

本発明はよ込の実施例に限定されるものでな（。

例えば、′ｌＫの変形例が可能なものである。

（ａｌ　　第１０図の送信させるスレーブ回路の送信許
可アドレスンシーケンシャルとするか、非シーケンシイ
ルとするかの区別を、第８図０のフォーマットにおける
区間Ｅ、のスレーブ側送信ブータフ通知信号に基つ（・
て行わすに、マスタ回路＋ｌＩが受信したデータに基つ
ぃてスレーブ回路の送信データＪｉｔ’に判断し、こｔ
により行ってもよい。この場合には、第８図０の夕間Ｅ
、が空くので、ここにフラグを書き込み、１タイムスロ
ツトに１６のフラグを割り当ててもよ（・。筐た。非シ
ーケンシでルに送信さぜる７レ一ブ回路のアドレスを決
定することが不要な場合には、Ｃ１Ｏ図のビットＢ６の
モード切換信号か不要になるので、こｆＬヶ別の信号に
使用してもよい。

（ｂｌ　　交換機に限ることなく１例えば“、マスタ回
路中ケ王コンビ二−タ、スレーブ回％ｌ２ａ）＜２ｂ）
（２Ｃ）’ｖ！コンピュータとして、相互にデータ交換
する方式にも通用用層である。要するに、マスタＣＰＵ
と複数のスレーブｃｐｖ５有する種々のシステムに適用
可能である。

（（＋　　７スタＩＩＪｗＩｔｌｌとスレーブ回路（２
ａＪ（２ｂ）（２ｃ）との間の下り及び上り伝送路（１
６１（ｌηンパラレルテデー伝送路としてもよい。

〔発明の効果〕

上述から明らかな如く１本発明によｎば、マスタＣＰＵ
からスレーブＣＰＵに向う伝送路によって、データと共
に、送信すべきスレーブｅ）’Ｄｉ示す送信許可アドレ
ス信号ケ送るので、送信１徊のための特別の信号線が不
要になる。ｆｆｔ、各スレーブＣＰ　０９１１１に時分
割送信制御する次めの信号を発生させる回路が不要にな
る。このため、マスタＣＰ　Ｕ　９（１）とスレーブＣ
ＰＴＪ側とχ含むシステムの栴成が簡単になる。また、
マスタＣＰＵ側からスレーブＣＰＵ側に送るデータの７
オーマツトの中に送信すべきスレーブｃＰｖｙ、示す送
信許可アドレス信号が含贅ｔ、且つこの送信許可アドレ
スは容易に変更可能であるため、マスタＣＰＵの判断で
、複数スレーブＣＰＵの送信ン非シーケンシャルに朋ｊ
御し、効尤の艮い送信を竹５ことも可能である。

【図面の簡単な説明】

第１図は本発明の１実施例に係わる時分割交換機ｔ／Ｃ
，訃りる交俟制値１テータの伝送方式ケ示すブロック図
。 第２図は第１図のマスタ送受信回路ケ詳しく示すブロッ
ク図。 第３図は第１図のスレーブ送受信（ロ）路を詳しく示す
ブロック図。 第４図は第２図のマスタ仰１送信用バ′°１７アメそり
Ｙ：畦しく示すブロック図。 第５図は第２図のマスタ１ｌｌｉ受信由バツファメモリ
ヶ詳しく示すブロック図。 第６図は第３図のスレーブ％送信用バッファメモリン畦
しく示すブロック図。 第７図は第３図のスレーブ狽１１込侶用バッファメモリ
ン旺しく示すブロック図。 第８図は−：期信号、タイムスロット、及び下り及び上
り伝送７オーマツトの時間関係ン示す図。 第９図は第８図のスレーブ受信＄１１仰イ百号の内容ケ
詳しく示すビット配置図。 第１Ｏ図は第８図のスレーブ送信１仙信号の内容を師し
く示すビット配置図。 第１１図はＭ８図のフラグの配ｔＲン８タイムスロット
分示す配置図である。 （１１・・・マスタ血路、　（２ａ）（２ｂ）（２す・
・・スレーブ回路。 （４）・・・マスタＣＰＵ、（５７・・・マスタ送受信
回路、（ＩＴＩａバｌｌ１ｂ）（Ｈ＋す・２　Ｌ／−ブ
ＣＰ　Ｕ、（ｌｌａ）（ｌｌｂ）（１１す・・・スレー
ブ送受信回路、σＵ・・・下り伝送路、（１７１・・・
上り伝送路、α＆・・・クロック信号線、　（１９・・
・同期信号線、の・・・マスタ送信用バッファメモリ、
の・・・マスＪｉｆｆｌ用バッファメモυ、θカ・・・
フレーブ側送信用バッファメモリ、□□□・・・スレー
ブＩｆ　受信Ｍ　、ｐ＜　ツ７７メモリ。 代　　理　　人　　　高　　野　　則　　次ロ 沫 法 第１１図

Claims (5)

【特許請求の範囲】
1. （１）単一のマスタＣＰＵ（中央処理装置）と、前記マ
   スタＣＰＵにデータを伝送し、且つ前記マスタＣＰＵか
   らのデータを受け取る複数のスレーブＣＰＵと、 前記マスタＣＰＵから前記各スレーブＣＰＵにデータを
   時分割伝送するための第１の共通伝送路と、 前記各スレーブＣＰＵから前記マスタＣＰＵにデータを
   時分割伝送するための第２の共通伝送路と、 前記マスタＣＰＵと前記第１の共通伝送路との間に設け
   られたマスタ側送信用バッファメモリと、前記第２の共
   通伝送路と前記マスタＣＰＵとの間に設けられたマスタ
   側受信用バッファメモリと、前記各スレーブＣＰＵと前
   記第２の共通伝送路との間に夫々設けられた複数のスレ
   ーブ側送信用バッファメモリと、 前記各スレーブＣＰＵと前記第１の共通伝送路との間に
   夫々設けられた複数のスレーブ側受信用バッファメモリ
   と を有するデータ伝送回路を使用して前記マスタＣＰＵと
   前記各スレーブＣＰＵとの間で時分割方式でデータ伝送
   を行う方法であって、 前記第１の共通伝送路を使用して前記マスタＣＰＵから
   前記各スレーブＣＰＵにデータを時分割で送るためのフ
   ォーマットの中に、前記第１の共通伝送路で伝送するデ
   ータを受け入れる前記スレーブＣＰＵを示すアドレス信
   号を配置すると共に、前記第２の共通伝送路を使用して
   データ伝送することを許可する前記スレーブＣＰＵを示
   す送信許可アドレス信号を配置することを特徴とするデ
   ータ伝送方法。
2. （２）前記送信許可アドレス信号はシーケンシャルに決
   定された送信許可アドレス信号及び／又は任意に決定さ
   れた送信許可アドレス信号である特許請求の範囲第１項
   記載のデータ伝送方法。
3. （３）前記データは電話の交換制御データである特許請
   求の範囲第１項又は第２項記載のデータ伝送方法。
4. （４）単一のマスタＣＰＵ（中央処理装置）と、前記マ
   スタＣＰＵにデータを伝送し、且つ前記マスタＣＰＵか
   らのデータを受け取る複数のスレーブＣＰＵと、 前記マスタＣＰＵから前記各スレーブＣＰＵにデータを
   時分割伝送するための第１の共通伝送路と、 前記各スレーブＣＰＵから前記マスタＣＰＵにデータを
   時分割伝送するための第２の共通伝送路と、 前記マスタＣＰＵと前記第１の共通伝送路との間に設け
   られたマスタ側送信用バッファメモリと、前記第２の共
   通伝送路と前記マスタＣＰＵとの間に設けられたマスタ
   側受信用バッファメモリと、前記各スレーブＣＰＵと前
   記第２の共通伝送路との間に夫々設けられた複数のスレ
   ーブ側送信用バッファメモリと、 前記各スレーブＣＰＵと前記第１の共通伝送路との間に
   夫々設けられた複数のスレーブ側受信用バッファメモリ
   と を有して前記マスタＣＰＵと前記各スレーブＣＰＵとの
   間で時分割方式でデータ伝送を行う装置であって、 前記第２の共通伝送路を使用してデータ伝送することを
   許可する前記スレーブＣＰＵを示す送信許可アドレス信
   号を作成する手段と、 前記手段から送出された前記送信許可アドレス信号を、
   前記第１の共通伝送路で伝送するデータを受け入れる前
   記スレーブＣＰＵを示すアドレス信号を伴なっているマ
   スタ側送信データフォーマットの中に挿入する手段と を備えていることを特徴とするデータ伝送装置。
5. （５）前記送信許可アドレス信号はシーケンシャルに決
   定された送信許可アドレス信号及び／又は任意に決定さ
   れた送信許可アドレス信号である特許請求の範囲第４項
   記載のデータ伝送装置。