JPS59154871A - フアクシミリ通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挟Ｊじ乞野 本発明はファクシミリ通信方式、とくに、たとえば中央
の処理装置とファクシミリ端末装置との間でファクシミ
リ通信を行なうファクシミリ通信方式に関するものであ
る。

Ｌ１］ 狭義のデータ処理ないしは通信は、意味を符号化するこ
とによって人間と機械との間の通信や機械における処理
を可能としている。情報処理システムは、企業活動など
の社会活動において資料の作成および交換、ならびに情
報の索出および記録などのための道具として機能してい
る。

しかし、ファクシミリなどの画像情報は、意味、を符号
化したものではなく、画像としての表面的なパターンを
符号化したものである。ファクシミリ通信については、
従来、ファクシミリ端末装置相互間の通信が行なわれて
いたが、画像ファイルとしての中央の処理装置に対して
たとえば資料の索出などのアクセスを行なうことはなか
った。つまり、機械を仲介する通信制御機能は、ファク
シミリ通信にかぎって実現されていない。

止−−１ 本発明は、このように従来性なわれていない機械を仲介
するファクシミリ通信を実現するファクシミリ通信方式
を提供することにある。

なお、本明細書において、用語「符号」は、意味を符号
化したデータのみならず、画像情報などの単なる表面的
なパターンを符号化したデータをも包含する広義に解釈
するものとする。

１−−１ 本発明の構成について以下、その実施例に基づいて説明
する。

第１図を参照するとループ状データ通信網αが示されて
いる。ループαは、縦続的すなわちタンデムに接続され
たノードＴｌ、、、、、Ｔｉ、、、、、ＴＮ、およびセ
ンタの処理システムとしての情報処理装置Ｓを含む。な
お、情報処理装置Ｓも本ループαではノードとして機能
する。

このループ状伝送リンクを流れる符号形式は一定長の伝
送フレームの繰返しからなり、各フレームは代数的な法
則に従う符号系列すなわち符号語からなる。各ノードＴ
ｉは１つの伝送フレームを共有し、伝送フレームの情報
シンボル部はループαの各局間を巡回する。

伝送フレームの情報シンボル部は第２図に示すように複
数の部分からなる。すなわち、通信情報が含まれる通信
情報部１００と、この伝送フレーム１０２の発着呼情報
などの制御情報を含む制御チャネルを形成する制御部１
０４である。同図に示すように、これに始め符号１０６
、冗長巡回検査（ＣＲＣ：）符号１０８および終り符号
１１０が付加されて伝送フレーム１０２が形成される。

伝送フレーム１０２の各部分は複数のフィールドに分割
されており、各フィールドは各ノード・情報処理装置間
の通信チャネルを形成する。

メートＴＩ、、、、、Ｔｉ、、、、、ＴＮは第３図に一
般的にノードＴｉとして示すように、使用者の端末装置
′　　（図示せず）などに接続される送信レジスタＳＤ
、および受信レジスタＲＤを有する。これらの端末装置
にはファクシミリなどの画像信号を送受信する画像端末
も含まれる。したがって、伝送フレーム１０２に含まれ
る符号語すなわち符号系列は、これらの画像情報を符号
化した信号を含むものである。なおこれらの画像端末は
不在通信可能に構成されていると有利である。

ループαの上位局Ｔｉ−１からの伝送路は復調器ＯＥＭ
に収容され、下位局Ｔｉ１１への伝送路は変調器ＭＯＤ
に収容される。図示のようにこのノードは、上位局から
の信号を受信する受信部Ｒ１受信したスクランブルされ
ている信号をデスクランブルするデクランブラＤＳ、受
信した符号が代数的な符号化の法則に従っているか否か
を伝送フレーム１０２のファンクション符号、たとえば
始め符号１０６によって検査し、誤りを訂正する検査部
ＰＲ１符号語を一時的に蓄積するバッファとしてのシフ
トレジスタＳＲ１たとえばＣＲＣなどの代数的な符号化
処理を行なって伝送フレーム１０２を形成するフレーム
形成部ＰＳ、およびこのフレームの符号語をスクランブ
ルするスクランブラＳＣを有する。これらの回路は一連
のシフトレジスタによって構成されている。

この回路は伝送フレームを構成して符号化伝送を行なう
ものであり、確実に同期保持を行ない、誤りの自己訂正
を行なってビット誤り率を小さくしている。自己訂正不
能の場合は再送を行なう。

端末装置との信号の送受は、シフトレジスタＳＲにおい
て伝送フレームの各シンボルの伝送順序に従って位置づ
けされるタイミングでシフトレジスタＳｉＲの内容が受
信レジスタＲ［ｌに転送され、送信レジスタＳＤの内容
でシフトレジスタＳＲの内容を更新することによって行
われる。

より詳細には、検査部ＰＲは後述のクロック源ＣＬＫか
ら供給されるビットクロックに応動し、デスクランブラ
ＤＳによってデスクランブルされた符号語が代数的符号
化の法則に従ったものであるか否かを検査し、その結果
を保存する。これはシフトレジスタＳＲに転送される。

シフトレジスタＳＲは、この符号語を蓄積するレジスタ
回路（図示せず）と、その内容を制御するクロック回路
（図示せず）とからなる。このクロック回路は、検査部
ＰＲによって符号語が代数的符号化則に従うことが判明
したときにリセットされ、これによって伝送フレームの
同期がとられる。

シフトレジスタＳＲは、伝送系と端末装置とのバッファ
機能を実現し、伝送路２１２から送信される伝送フレー
ム１０２の情報シンボル部を形成する。検査部ＰＲから
シフトレジスタＳＲに入力された情報シンボル部のうち
当該端末装置で受信すべき部分は、前述の検査部ＰＲの
クロック回路で指定され、この部分が端末装置へ転送さ
れるともに、端末装置からの送信情報が入力され、内容
が更新される。　　したがって、シフトレジスタＳＲか
ら出力される情報シンボル部分は、当該端末装置によっ
て一部分更新されたものであり、フレーム形成部ＰＳは
、代数的符号化処理を行なって伝送フレーム１０２を構
成する。これはスクランブラＳＣによってスクランブル
され、伝送路２１２へ送出される。

受信レジスタＲ１）は端末装置（図示せず）に接続され
、符号語を形成する伝送フレームがシフトレジスタＳＲ
に形成される時点においてシフトレジスタＳＲの内容が
受信レジスタＲＤに転送される。また送信レジスタＳＤ
は、同時点において端末装置から準備された送信情報を
シフトレジスタＳＲに転送する。これらの送信および受
信レジスタＳＤおよびＲＤはループα上の各局について
同じ構成であるが、使用者が使用する端末装置、ノード
および情報処理装置に応じてこれらのレジスタの利用方
法が異なることがある。

本実施例では、伝送フレーム１０２の先頭にファンクシ
ョン符号を有する。これを検査部ＰＲで検出するととも
に、代数的符号化則に従う符号語であるか否かの検査結
果を蓄積するレジスタの内容を他のレジスタへ転送する
。後者のレジスタの内容によって前述の誤り訂正を行な
うとともに、前者のレジスタの内容をリセットして次の
伝送フレームに備える。これによって伝送効率を向上さ
せている。ループ網αにおける伝送リンクはこのような
符号語系列を伝送するものであり、この伝送フレーム１
０２は後述のように複数のフィールドに分割されている
。

変調器ＭＯＤおよび復調器ＤＥの線路側は２線・４線変
検回路（図示せず）を通して２線式回線に接続してもよ
い。その場合、変換回路の平衡は自動制御によって保持
され、双方向伝送が可能である。

ノードＴｉはマスタクロック源ＣＬＫを有し、これは基
本周波数が自動調整可能な電圧制御発振器を有する。さ
らに、サンプル値データ処理系ＴＩが設けられ、受信部
Ｒで受信した基底帯域信号から受信ビットクロｙりのタ
イミングのずれにほぼ比例する信号を検出するものであ
る。そのサンプリングクロックはビットクロックであっ
て、その出力であるタイミングのずれが０となる方向に
クロックの位相を制御する電圧をマスタクロ・ンク源Ｃ
ＬＫの発振制御端子２００に供給する。マスタクロック
源ＧＬＫは出力端子２０２からビットクロックを、また
出力端子２０４から多相の動作クロックを、それぞれ図
示のように各回路に供給する。

第１図のループαにおいてノードＴｉがシステム全体の
各局の動作クロックを同期させる十でのクロック主局で
あり、また伝送チャネルの割当てを行なう制御局である
。第３図に示すノードＴｉをクロック主局として使用す
る場合は、サンプル値データ処理系ＴＩからクロック源
ＣＬＫへの接続２００は削除し、サンプル値データ処理
系ＴＩから復調器１）ＥＭへの接続２０８を通してタイ
ミングのずれに関する情報を復調器［ＩＥＨの遅延調整
回路（図示せず）で受けてビ・ントクロックの同期を抽
出する。

また、タイミング上、クロック従局になる場合には、ク
ロック源ＣＬＫは電圧制御発振器を有し、タイミング回
路ＴＩから遅延調整器ＤＥＮへの接＆ｉ！２０８は削除
される。

情報処理装置Ｓは各ノードによって共同利用される情報
処理システムである。これは、伝送フレーム１０２の情
報チャネルをすべて使用でき、各ノードが利用する情報
チャネルを使用したタスクを時分割多重処理する。情報
チャネルの数は、各ノードＴｌ、、、、、Ｔｉ、、、、
、、ＴＮに接続されている端末１ 装置の総数より少なくてもよく、各端末装置は、それが
収容されているメートで使用できる情報チャネルフィー
ルドのうちの１つを選択して情報処理装置Ｓとの通信を
行なう。

ループαにおけるノードＴ１以外の各ノードＴｉは送受
信レジスタＳＤおよびＲＤの制御チャネル用フィールド
１０４を同じ使用方法で使用する。主局ノードＴ１は、
送信レジスタＳＤの制御チャネル用フィールドによって
所定の時間間隔でで始め符号１０６を送信し、受信レジ
スタＲＤの制御チャネルで返送される各ノードからの信
号を調べる。

したがって、始め符号１０８は各ノードに対応したフィ
ールドに分割されている。そこで、ノードＴ１以外のノ
ード、すなわち従局ノードでは、これらの始め符号のタ
イミングを計数して自局のフィールドを検出し、自己の
情報チャネルを識別する。

情報処理装置Ｓと通信する必要があるノードは、まず受
信レジスタＲＤの制御チャネル用フィールドで後述の接
続符号を検査し、その接続符号で２ 空き情報チャネルが指定されていれば送信レジスタＳＤ
の制御チャネル用フィールドに発呼符号を記録して送信
する。ビジーである場合は待合せにはいる。

主局メートＴＩでは、受信レジスタＲ［ｌの制御チャネ
ル用フィールドで受信した発呼符号を検出する。この検
出は、始め符号を検出して各局に対応するタイムスロッ
トすなわちフィールドを識別することによって行なわれ
る。そこで、主局ＴＩは空いている情報チャネルを選択
する。空き清報チャネルがあれば、検出した当該ノード
のタイムスロットでその情報チャネルの番号を示す接続
符号を記録し、空きチャネルがなければビジーを示す接
続符号を記録して送信する。この接続符号で指定された
情報チャネルを使用して情報処理装置Ｓとそのノードと
の通信が行なわれる。

第４図に示すように、情報処理装置Ｓ（第１図）は第３
図に示すＴｉと同様の機能を有するブロックＴＢを有す
る。これは、第３図のレジスタＳＤおよびＲＤと同様の
レジスタＳＤおよびＲＤに接続され、これに関連する部
分、ＤＳ、　ＰＲ，ＳＲ，ＰＳ、　ＳＣ（第３図）など
を有する。これらの部分は情報処理装置Ｓの入出力チャ
ネルＣＨＯ〜ＣＨ３の数に等しいビット数を有する。す
なわち、バス４００とブロック丁Ｂの間のチャネル数（
この例では４）に１チヤネルのビット数を乗じた数に等
しいビット数を有し、各入出力チャネルに対応する桁か
らなっている。

本実施例ではチャネルＣＩＯが制御チャネルであり、Ｃ
旧〜ＣＨ３は３つの情報チャネルである。

情報処理装置Ｓは第４図に示すように、バス４００を中
心にして中央処理装置ＣＧなどの処理装置や、共通メモ
リＲＥＳ　、マルチプレクサＭＰＸ　、共通ファイルＦ
、音声応答ファイルＲＥ、割込み発生用のクロック発生
器ＲＴなどの周辺装置等の装置を有する。情報処理装置
Ｓの構成は、中央処理装置ＣＣが実行するプログラムの
内容以外はその応用の仕方による差異はない。

情報処理装置Ｓは、３つの情報子ヤネルＣ旧〜ＣＨ３を
介して各ノードの使用する３つの情報チャネルと論理的
に接続される。中央処理装置ｃｃは各メートから送信さ
れるメツセージに応答してタスクを多重処理する。

外部記憶装置の１つである共通ファイルＦはプログラム
やデータの蓄積領域である。本実施例ではとくに、画情
報ファイルとしても使用され、このデータには画像信号
を含んでいてもよい。すなわち、資料の形成および交換
、ならびに情報の索出および記録などの処理において、
一時記憶、メイル用の記憶、ファクシミリファイルなど
として使用される。音声応答ファイルＲＥは端末装置に
対して音声応答するための音声信号の断片を記録した記
憶装置である。

速度変換装置Ｍは、たとえば画像信号などの高いビット
レートの信号をファイル記憶装置Ｆなどに対して高速で
入出力し、ノードに対してはこれを低速で送受信する速
度変換用記憶装置である。

これについては後にさらに詳述する。

情報処理装置Ｓの各ブロックの配置と割込み処理フログ
ラムの機能を適正化することによってこ５ れらの機能、それに関連するソフトウェア、および中央
処理装置ＣＣのワークメモリの記憶領域を有効に利用す
ることができる。

本実施例では、中央処理装置ＣＣ以外のブロックや回線
は中央処理装置ＣＣが実行するプログラム命令に従って
動作するが、これらの動作は中央処理装置ＣＧが関与す
ることなく各ブロックにおいて並列に行われる。各ブロ
ックはこの動作が終ったときだけ中央処理装置ＣＣにそ
の終了を割込み信号によって通知する。

中央処理装置は第５図に示すようにワークメモリＷＭを
有し、各ブロックおよび回線の動作結果をこのメモリエ
リアを用いて処理する。このワークメモリエリアと情報
処理装置Ｓの各ブロックの間の情報転送は中央処理装置
ＣＣの入出力部ＩＯにより行われる。またプログラム命
令は命令実行部ＰＵによって実行される。

バス４００に対して命令実行部ｐｔ＋と入出力部ＩＯは
それぞれ独自の出入口を有している。しかしワークメモ
リＷＭは共有している。その共有の仕方を説６ 明する。

中央処理装置ＣＣはアドレスデコーダＡＤを有し、これ
はアドレスバス４００−１の信号を復号してワークメモ
リｌを命令実行部ＰＵに割り当てる時間と入出力部！０
に割り当てる時間とを検出するものである。命令実行部
ＰＵおよび入出力部ＩＯからのアドレス信号がデコーダ
ＡＤの出力によってゲートされ、アドレス信号ＡＤＤと
してワークメモリＷＭに与えられる。ワークメモリＷＭ
はアドレス信号ＡＤＤで指定された記憶位置から読み出
したデータを信号線Ｈに出力し、書込みデータは命令実
行部ＰＵおよび入出力部■０から信号線Ｗに与えられ、
アドレス信号ＡＤＤで指定された記憶位置に蓄積される
。

情報処理装置Ｓの各ブロック間の情報転送は共通メモリ
ＲＥＳを介して行なわれる。各ブロックが共通メモリＲ
ＥＳをアクセスする権利はマルチプレクサＭＰＸからそ
れらに時分割タイムスロットを供給することによって与
えられる。中央処理装置ｃｃについてのタイムスロ・ン
トは命令実行部ＰＵと入出力部ＩＯにそれぞれ配分され
、それぞれのタイムスロットでワークメモリＷＭにアク
セスすることができる。

共通メモリＲＥＳは第６図に示すように主記憶部すなわ
ち内部メモリＭＷ、アドレスレジスタＲ１およびＲ２、
比較回路Ｃ１およびＣ２、マスク変更回路ＭＡＳなどを
有する。なお、同図において二重線は多線信号を示し、
−重線は多線信号を示し、「・」は禁止入力を示し、正
方形はマスク信号を示す。

主記憶部ＭににはアドレスバスＡへが接続され１部分ア
ドレスバスなどが与えられる。

共通メモリＲＥＳのアドレスエリアすなわち主記憶部Ｍ
翼の記憶領域は、第７図に示すように複数の部分アドレ
スエリア５００に分割され、これらの部分アドレスエリ
ア５００は情報処理装置Ｓ内の各ブロックすなわち各装
置に対応して設けられている。各部分アドレスエリア５
００は特定のアドレス位置に部分アドレスＰＡを有し、
これは読出しアドレス５０２Ｒと書込みアドレス５０２
Ｗとからなる。読出しアドレス５０２Ｒはその部分アド
レスエリアの読出しを行なう記憶位置のアドレスポイン
タであり、書込みアドレス５０２　Ｗ　ｔｔその部分ア
ドレスエリアの書込みを行なう記憶位置のアドレスポイ
ンタである。これによって、部分アドレスエリア５００
内の各アドレスは記憶された順序で読出しが巡回的に行
なわれるように論理的に連結される。したがって、部分
アドレスＰＡが共通メモリに与えられるたびにこの巡回
的な連結順序に従って読出しおよび書込みが行なわれる
。中央処理装置ＣＣについての書込みアドレスポインタ
５０２Ｗは入出力部ＩＯに与えられ、読出しアドレスポ
インタ５０２Ｒは命令実行部ｐｕに割り当てられる。

たとえば同図に示すように、読出しアドレス５０２Ｒは
その部分アドレスエリア５００の読出しを行なうアドレ
スｎ＋ｍｌを差し、書込みアドレス５０２誓はその部分
アドレスエリア５００の書込みを行なうアドレスｎ＋ｍ
２を指している。

ところで情報処理装置Ｓのバス４００は各ブロックによ
って時分割的に占有される。この時分割タイムスロット
は数ビットのアドレス線４００−１によって各ビットの
論理的組合せを変えることで配９ 分される。

バス４００−２は共通メモリＲＥＳへの入力であり、各
ブロックからの出力線の論理和で構成される。

バス４００−３は共通メモリＲＥＳから各ブロックへの
並列出力線である。バス４００−４は共通メモリＲＥＳ
のアドレス線であり、各ブロックからの出力線の論理和
で構成される。バス４００−２〜４００−４はバス４０
０−１によってアドレスされたブロックについてだけゲ
ートされ、つぎのようにして各ブロック間でキャラクタ
の転送が行なわれる。

各ブロックに割り当てられたタイムスロットにおいて、
その前半で転送先ブロックの部分アドレスＰＡを指示し
て書き込み、その後半で自己のブロックの部分アドレス
を指示して読取りを行なう。このようにして部分アドレ
スを指示することによって部分アドレスエリア５００へ
書き込んだ順序でこれから読み取ることができる。

第６図に示すように、本実施例ではタイムスロットは３
相φ１、φ２およびφ３に分かれている。１相φ１によ
ってアドレスＡＡが主記憶部Ｉに０ ゲートされ記憶位置を指定する。これによってその記憶
位置の部分アドレスＰＡの読出しアドレス５０２Ｒおよ
び書込みアドレス５０２ＷがレジスタＲ１のセグメン）
　４３０Ｒおよび４３０Ｗにそれぞれ読み出される。２
相φ２では、主記憶部Ｍにの入出力データ端子工および
Ｏから主記憶部ＭＭに対してデータの出入れが行なわれ
る。主記憶部Ｍにに対して入出力のいずれを行なうか、
あるいはどちらも行なわないかは、信号線Ａｃｔおよび
ＡＣ２に加わる論理値によって決まる。信号線Ａｃｔが
付勢されていれば相φ２で書込みアドレスがレジスタセ
グメント４３０１１１からアドレスバスＡ＾に供給され
、信号線ＡＣ２が付勢されれば相φ２で読出しアドレス
がレジスタセグメント４３０ＲからアドレスバスＡＡに
供給され、それぞれの場合に応じて相φ２でデー月１か
らデータが主記憶部Ｍににゲートされたり、主記憶部Ｍ
、Ｍからデータ線Ｏにゲートされる。

一方、レジスタＲ１の読出しアドレスおよび書込みアド
レスはそれぞれ信号線ＡｃｔおよびＡＣ２の付勢、消勢
状態に応じて相φ２において加算器４３２および４３４
によって１が加算され、これはレジスタＲ２の対応する
セグメン）　４３ｅＲおよび４３８１１１に蓄積される
。この加算は所定の数を法とするものであるが、マスク
回路ＭＡＳに加わる部分アドレスに応じてその法が変更
される。これは加算器４３２および４３４における処理
ビット数を変更、すなわちマスクすることによって行わ
れる。マスク回路に＾Ｓは部分アドレスをマスク信号に
変えるものである。

３相φ３では、このように更新されたレジスタＲ２の記
録および読出しアドレスが部分アドレスＰＡの指定する
主記憶部Ｍにの記憶位置に記憶される。

ところで、読出しアドレス５０２Ｒ（第７図）が書込み
アドレス５０２Ｗを越えると読み出すべき命令がない状
態となる。比較回路Ｃ１はレジスタＲ１の読出しアドレ
スセグメント４３０Ｒと書込みアドレス５０２誓）　４
３０Ｗとを常に比較している。両者が等しいことを検出
すると、出力４４０を付勢し、相φ２において信号ＡＣ
３を出力するとともに、ＡＮＤゲート４４２の動作を禁
止する。これによってレッジスタセグメント４３０Ｒの
読出しアドレスに１を加算してレジスタＲ２のセグメン
）　４３ＢＲに蓄積する動作は禁止される。

一ト述のように所定の数を法とする加算を行なうことは
、部分アドレスエリア５００における記憶位置が常に巡
回してアドレス指定されることを意味している。そこで
、たとえば部分アドレスエリア５００に含まれるすべて
の記憶位置に命令が書き込まれている場合には、レジス
タＲ１の書込みアドレスセグメント４３０−の内容は読
出しアドレスセグメン）　４３０Ｒの内容から１を引い
た値に等しい。このときはその部分アドレスエリア５０
０への書込みを禁止しなければならない。この引き算は
加算回路４４５によって行なわれ、比較回路Ｃ２が両者
を比較し、一致を検出すると出力４４２を付勢する。こ
れに応動してＡＮＤゲート４４４は信号ＡＣ４を出力す
る。他の回路は信号ＡＣ４に応動して信号ＡＣ４を停止
する。これによってその部分アドレスエリア５００への
書込みは行なわれない。

このようにして部分アドレスを指示することによって部
分アドレスエリア５００へ書き込んだ順序でこれから読
み取ることができる。

中央処理装置ＣＣの入出力部工０も１つのブロックとみ
なし、２つのブロック間で転送を行なう場合、命令実行
部ＰＵは両ブロック間の符号転送を指定する制御語を主
記憶部ＲＥＳにおける対応する部分アドレスＰＡに書き
込む。各ブロックは自己に割り当てられたタイムスロッ
トで対応する部分アドレスＰＡからこの制御語すなわち
命令を読み出すことによってそれに従った動作を実行す
る。

各ブロックは制御語で規定された動作を完了すると、中
央処理装置ＣＧの命令実行部ＰＵに対応した部分アドレ
ス５００にアクセスしてそこに割込信号を書き込む。な
お、割込信号は命令実行部ＰＵによって割込要求命令が
実行された場合にも命令実行部ＰＵによって自己の部分
アドレスに書き込まれる。

中央処理装置ＣＣの命令実行部ＰＵはそのなかの命令カ
ウンタ（図示せず）を歩進させ、命令カウンタが指定す
るワークメモリＷＭの記憶位置の命令を実行する。命令
の実行を終了すると、命令カウンタを歩進させる直前に
自己の部分アドレス５００を指定してこれを読み取る。

これによって割込信号が読み出された場合には、命令カ
ウンタをワークメモリＷににおける割込み処理プログラ
ムの記憶されているアドレスにジャンプさせ、割込信号
の内容に応じた割込み処理を行なう。なお、割込み処理
実行中は自己の部分アドレス５００からの読出しは行な
わないが、これへの書込みは続ける。

命令実行部ＰＵに対応した共通メモリＲＥＳの部分アド
レスエリア５００には十分な記憶位置を用意することに
よって割込信号が喪失することなく確実に割込み処理を
行うことができ、また割込み処理プログラムを十分な割
込み処理機能をもたせることによって融通性のある多重
処理が可能となる。

端末装置から機能キャラクタが受信されると、これは入
出力部ＩＯに対応する共通メモリＲＥＳの部分アドレス
エリア５００に蓄積されると同時に、命４ 全実行部ＰＵに対応する共通メモリＲＥＳの部分アドレ
スエリア５００に割込信号が蓄積される。これによって
キャラクタ単位の伝送制御を行なうことができ、割込み
の頻度が多くなってもこれらの割込みが喪失することは
ない。したがって会話通信の頻度の激しいプログラミン
グなどを遠隔端末によって行なう場合にもとくに有利と
なる。ただし、回線に送出する命令は、割込みとともに
完了する形のものではなく、命令実行部ＰＵが後に発行
する命令によって完了する形をとることによってキャラ
クタを失うことがないようにする必要がある。

情報処理装置Ｓにおける多重処理は割込み処理プログラ
ムによって行なわれ、多くの項目からなるタスクテーブ
ルを管理している。タスクは時分割多重回線におけるチ
ャネルに相当するが、チャネルの場合のように周期的に
タイムスロットを付与して多重処理するのではなく、割
込信号によってタスクテーブルの項目を参照することに
よって行なう。つまり、割込み処理プログラムは割込信
号を読み取り、それに関連するタスクテーブルの項目を
更新し、入出力命令を実行していないタスクテーブルの
項目を探す。

このタスクテーブルには割込みによって中断されたプロ
グラムの命令カウンタの内容が記録されており、項目の
優先順位に従って割込処理プログラムの命令カウンタを
中断中のプログラムの命令カウンタに変更し、制御はそ
のプログラムに移行する。このように割込み処理プログ
ラムは入出力動作中の時間を他のタスクに有効利用する
役割を果す。

本実施例では、第６図に示すように、割込みり７ ０ツク発生回路ＲＴを有し、これは所定の周期、たとえ
ば１〜２秒ごとに割込みクロックを発生する。かりに割
込クロック発生回路ＲＴがないとすると、上述のように
制御が他のプログラムに渡ってしまえば割込み信号が検
出されないかぎりこれを管理することができなくなって
しまう。この場合の割込みはタスク項目の優先順位に無
関係であるので、制御を待っているタスクが無視される
可能性がある。割込クロック発生回路ＲＴはこのような
事態を防止するために所定の周期で割込信号を発生して
いる。

ところで第４図に示す速度変換装置Ｍは、一時記憶ファ
イルＦに対して高速すなわち高いビットレートで画像信
号を入出力し、画像端末に対しては低速すなわち低いビ
ットレートで転送する速度変換装置である。遠隔のノー
ドにある画像端末装置、たとえばファクシミリ端末装置
の動作速度は、中央処理装置ＣＣに比較して非常に遅い
。したがってファイルＦおよび中央処理装置ＣＣは、こ
のような遅い端末装置との間で直接画像信号の転送８ を行なうとすれば、長時間この転送動作に拘束されてし
まい、他のジョブの処理に障害をきたすことになる。本
実施例ではこれを速度変換装置Ｍによって防止している
。

速度変換装置Ｍは、その外部から供給される外部クロッ
クに応動して情報が入出力される方式の記憶装置である
。一方、画像記憶ファイルＦは、これより情報を読み出
す場合はファイル記憶媒体独自のクロック信号、すなわ
ち媒体クロックを出力し、書込みは外部クロックに応動
して行なわれる方式のファイル記憶装置である。

この媒体クロックと外部クロックとは、周波数をほぼ一
致させることができるが、位相を同期させることはきわ
めて困難である。このような機能構成の記憶装置から蓄
積情報を読み出すには、第１に、記憶された順序で読出
しが行なわれるバッファレジスタＢＦ　（第８図）を画
像記憶ファイルＦの出力側に設けること、第２に、ファ
イルＦに蓄積される情報ブロックは所定の長さ以下の記
録形式を有することが必要である。このようにすれば、
蓄積容量の比較的小さなバッファレジスタを用いること
ができる。

第８図を参照すると、ファイル記憶装置Ｆの出力部およ
びその制御部の構成が示され、制御部は記録された画像
情報をその記録された順序で読み出す制御を行なう回路
である。

ファイル記憶装置Ｆは、画像情報を画像パターンとして
蓄積する記憶媒体ＦＯを有する。記憶媒体ＦＯの読出し
情報出力６００は、バッファＢＦ、ならびにその入出力
信号線６０６および６０８を介してバス４００−３に出
力される。また、記憶媒体ＦＯの駆動はバス４００−４
によって行なわれる。バス４００−４が付勢されると、
記憶媒体ＦＯのの媒体クロックが信号線６０２から出力
され、これに同期して蓄積情報が出力６００に読み出さ
れる。また、信号線８０４には記憶媒体ＦＯからインタ
レコードギャップ（ＩＲＧ）信号が出力され、これは、
前述の読出し情報ブロックの区切りを示すものである。

バッファレジスタすなわちパターンバッファＢＦのアド
レス線８１０にはバッファＢＦの書込みまたは読出しア
ドレスが供給される。書込みアドレスはレジスタＬ１で
蓄積情報の読取りクロック６０２を計数することによっ
て生成される。また読取リアドレスはレジスタＬ２でバ
ス４００−２から与えられる外部のクロック、すなわち
マルチプレクサＭＰＸ　（第４図）の信号を基準として
作られるクロックを計数することによって生成される。

このバス４００−２から供給される外部クロックと記憶
媒体ＦＯから発生する媒体クロック６０２は、周波数は
ほぼ一致しているが、位相は一般に同期していない。本
実施例では、この位相の非同期を次のようにして解決し
ている。

記憶媒体ＦＯからバッファＢＦへの書込みアドレスは、
バッファＢＦからバス４００−３への読出しアドレスよ
り進んでいるようにレジスタＬ１およびＦ２を設定する
。この設定は、レジスタＬｌおよびＦ２のリセットを解
除して計数を開始させる時刻を異ならせ、前者を後者よ
り早くすることによって行なわれる。このためにＩＲＧ
信号の信号線６０４に遅延回路りが介挿され、レジスタ
Ｌ２に供給されるＩＲＱ信号に遅延が与えられる。これ
によってレジスタＬ２はＬｌより遅れてリセットが解除
される。

また、２つのアドレスレジスタＬ１およびＦ２から同時
にバッファＢＦにアクセスされるのを防止するために、
フリップフロップにのクロック入力８１２には、レジス
タＬ１に与えられる媒体クロック８０２またはレジスタ
Ｌ２にバス４００−２より与えられる外部クロックより
数倍、たとえば約５倍以上高い周波数のクロック信号を
与える。これについては後に詳細に説明する。

フリップフロップＫ、ならびに２つのパルス選択回路Ｎ
１およびＮ２からなる回路は、書込みレジスタＬ１から
バッファＢＦにアクセスするタイムスロットと、読出し
レジスタＬ２からバッファＢＦにアクセスするタイムス
ロットとを交互に配分するためのものである。

フリップフロップには、高速クロック８１２に応動して
交互に生起する２つのタイムスロットを作るクロックを
信号線８１４および６１６に発生する回路である。２つ
のパルス選択回路旧およびＮ２は第１ ９図に示すように同一の構成でよい。これは４つのフリ
ップフロップＦ１〜Ｆ４を含み、周波数の高い第１の信
号（信号線ｆｉ１４または８１６から入力される。第１
Ｏ図（Ａ））のパルス列のうち周波数の低い第２の信号
（信号線６０１またはバス４００−２から入力される。

同図（Ｆ））の１つのパルスのパルス幅に含まれかつ後
者のパルスの立上りによって分断されない前者のパルス
を選択して出力する（同図（Ｄ））回路である。

パルス選択回路Ｎ１またはＮ２の動作を第１Ｏ図のタイ
ムチャートを参照して説明する。フリッププロップＦ１
は、ＡＮＤゲート７００によって第１および第２の両方
の信号がＯＮ状態にあるとセット状態となる。フリップ
フロップＦ２は、インへ−夕７０２およびＡＮＤゲート
７０４によってフリップフロップＦ１がセット状態にあ
りかつ第１の信号がＯＦＦとなるとセットされる。フリ
ップフロップＦ４がリセット状態にあるとすれば、フリ
ップフロップＦ３は、ＡＮ［ｌゲート７０６によってフ
リップフロップＦ２がセットされかつ第１の信号が再び
ＯＮとなったと２ き、すなわち第２の信号がＯＮとなってから２つめの第
１の信号のＯＮ状態でセットされる。フリップフロップ
Ｆ３は、第１の信号がその後ＯＦＦになるとリセットさ
れる。フリップフロップＦ３が一旦セットされるとフリ
ップフロップＦ４がセットされ、フリップフロップＦ４
の反転セット出力でＡＮＤゲート７０６を禁止するので
、フリップフロップＦ３は、次に第２の信号のＯＦＦ状
態でフリップフロップＦｌ。

Ｆ２およびＦ４がリセットされるまでそのリセット状態
を保持する。したがって、フリップフロップＦ３から信
号線６ｔ１８または６２０に所期の信号（第１０図（Ｄ
））が出力される。

パルス選択回路旧およびＮ２に信号線８１Ｂおよび６１
４を通してフリップフロ・ンブＫから与えられる第１の
信号のパルスは当然、位相が１８０°反転しているので
、レジスタＬｌおよびＦ２の出力にあるＡＮＤゲート６
３２および８３ｏ、ならびにバッファＢＦの入出力６０
６および８０８にそれぞれあるＡＮＤゲート６３８およ
び８３４はフリップフロップＦ３の出力パルス（第１０
図（Ｄ））で交互に付勢される。したがって、バッファ
ＢＦの書込みと読出しが競合することはない。

ノードＴｉ（第１図）の画像端末装置から情報処理装置
Ｓのファイル記憶装置Ｆに画像信号を蓄積する場合も同
様に、速度変換装置Ｍを介して低速の信号を高速の信号
に速度変換する。しかしこの場合は、ファイル記憶装置
Ｆの内部クロックすなわち媒体クロックを使用せず、バ
ス４００から供給される外部クロックに同期させて行な
うので、第９図に示したような回路は必要としない。

このように、端末装置から比較的低速で入力された画像
信号を高速の信号に変換して画像ファイルに蓄積し、画
像ファイルからは高速で画像信号を読み出して端末装置
には低速の信号に変換して送出するので、情報処理装置
Ｓの中央処理装置ＣＣやファイル記憶装置Ｆは、個々の
低速の画像端末の動作に占有されることなく、他の処理
を効果的に行なうことができる。

級−−１ 本発明によれば、意味を符号化した情報のみならず表面
的なパターンを符号化した情報も中央のデータベースで
蓄積、管理し、遠隔の端末装置からアクセスして利用、
処理することができる。たとえば、多くの端末装置から
ファイル記憶装置には製品のカタログ、学術文献、技術
資料などを記録し、更新し、利用することができる。ま
た中央の情報処理装置の実行するプログラムにテクスチ
ャ解析などの画像信号のディジタル処理機能を含む場合
には、画像ファイル記憶装置に記録された画像の筆跡レ
コードの添削編集を行ない、これを利用者端末に返送す
る応用も可能である。

このように本発明によれば、機械を介する画像通信が可
能となり、画像を扱うノ＼−ドウエアおよびソフトウェ
アの利用効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明によるファクシミリ通信方式を実現する
通信システムの実施例を示すブロック図、 第２図は第１図の通信システムで使用される伝５ 送フレームのフォーマット構成例を示す図、第３図は第
１図に示すノードの詳細な構成例を示すブロック図、 第４図は第１図における中央の情報処理装置の詳細な構
成例を示すブロック図、 第５図は第４図に示す中央処理装置の構成例を示すブロ
ック図。 第６図は情報処理装置における共通メモリの具体的な構
成例を示すブロック図、 第７図は共通メモリにおける部分アドレスエリアの一部
を示すメモリ構成図、 第８図は第４図に示すファイル記憶装置の情報出力部の
具体的な構成を示すブロック図。 第９図は第８図に示すパルス選択回路の詳細な構成を示
すブロック図、 第１０図は第９図に示すパルス選択回路の動作説明に使
用するタイミング図である。 の　　　　の雪 ＢＦ、　、　、　、バッファレジスタ ＣＣ，、、、中央処理装置 ６ ＣＨＯ〜ＣＨ３、チャネル Ｆ、、、、ファイル記憶装置 ＦＯ，、、、ファイル記憶媒体 Ｌｌ、Ｌ２．、　、アドレスレジスタ Ｍ、、、、速度変換装置 Ｎｌ、Ｎ２．、　、パルス選択回路 Ｓ、、、、情報処理装置 Ｔｉ、、、、ノード １００、、　、　、通信情報部 １０２・・・、伝送フレーム １０４、、　、　、制御情報部 α００９．伝送ループ 特許出願人　　株式会社リコー 準２７凹 ＃３図 ＣＬＫ　　　　　　Ｔ１ ００ ？０２ Ｒ上位Ｍ７ｉ−＋力′ら ｔＯ ５ Ｒ ５Ｄ　　　　　　　　　　５Ｐ　　　　　　　　　ＲＤ
Ｓ □２１２ １ｒ７１　　　　　「］、７’“〜１−襄５凹 ｚ７Ｉ２］ 菓６図 へ−「］−

Claims (1)

1. 【特許請求の範囲】 ■、入出力チャネルを有する情報処理装置と複数の端末
   装置との間で符号系列を含む伝送フレームを転送するこ
   とによって通信を行なうファクシミリ通信方式において
   、 前記符号系列は画像情報を符号化した画像信号を含み、 前記情報処理装置は該画像信号を蓄積する画像記憶手段
   を含み、 前記端末装置は該画像信号を送受信する画像端末装置を
   含み、 前記伝送フレームは複数の第１のフィールドを含み、第
   １のフィールドは前記入出力チャネルに論理的に接続さ
   れ、 前記複数の端末装置は、第１のフィールドを選択的に占
   有することによって前記情報処理装置との間で符号系列
   の転送を行なうことを特徴とするファクシミリ通信方式
   。 ２、特許請求の範囲第１項記載のファクシミリ通信方式
   において、前記情報処理装置および端末装置は前記伝送
   フレームを伝送するループ状伝送路によってタンデムに
   接続され、該伝送フレームは第２のフィールドを含み、
   前記複数の端末装置および情報処理装置には第２のフィ
   ールドにおいて互いに異なるタイミングが割り当てられ
   、該端末装荷および情報処理装置は、それぞれに対応し
   たタイミングで制御情報を転送することを特徴とするフ
   ァクシミリ通信方式。 ３、特許請求の範囲第１項または第２項に記載のファク
   シミリ通信方式において、前記情報処理装置は、前記画
   像端末装置から前記入出力チャネルを介して低速で受信
   した画像信号を前記画像記憶手段に高速で転送し、該画
   像記憶手段から転送された画像信号を該入出力チャネル
   を介して該画像端末装置に低速で送信する速度変換手段
   を含むことを特徴とするファクシミリ通信方式。