JPH0225319B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明は電子的通信に関し、特にローカルエ
リアネツトワーク上で等時性と非等時性のデータ
を同時に伝送するための方法と装置に関するもの
である。

ローカルエリアネツトワークは複数のステーシ
ヨンを含み、それらの各々は入力ポートと出力ポ
ートを有している。これらのステーシヨンは１つ
またはそれ以上のループとして相互接続されてお
り、各ステーシヨンの出力ポートは次のステーシ
ヨンの入力ポートに接続している。もしネツトワ
ーク内に１以上のループが存在すれば、それらの
ループは１またはそれ以上のブリツジステーシヨ
ンによつてペアを形成するように相互接続され
る。

等時性データは、一定の周期的な間隔で、ネツ
トワーク上のステーシヨンによつて複数の部分と
して伝送されるデータである。125マイクロ秒ご
とに0.16マイクロ秒でデータの１つのバイトを伝
送するステーシヨンは等時性に伝送している。そ
のような伝送は、たとえば電話通話の音声サンプ
ルが伝送されているときに起こる。

非等時性データはすべてが一時に１つのブロツ
クとして伝送されるデータである。たとえば、バ
イトの連続するブロツクとして一時に70バイトの
データを伝送するステーシヨンは非等時的に伝送
している。そのような伝送は、たとえば１つのス
テーシヨンからもう１つのステーシヨンに記録ま
たはフアイルが送られているときに起こる。

ローカルエリアネツトワークの１つの重要なパ
ラメータは、１つのステーシヨンの入力ポートか
ら出力ポートにデータを送るためにかかる時間量
である。この遅れは短いことが好ましい。なぜな
らば、あるタイプの等時性データ（たとえば、電
話の音声サンプル）は上限時監内にローカルエリ
アネツトワークのすべてのステーシヨンを通つて
周回しなければならないからである。すなわち、
ステーシヨンあたりの遅延が短くなるにつれて、
ループ上のステーシヨンの全数を増大させること
ができる。

ローカルエリアネツトワークのもう１つの重要
なパラメータは、ネツトワークにおいて等時性と
非等時性のデータを伝送するために各ステーシヨ
ンが備えなければならない回路の量である。ステ
ーシヨンにかかるコストが低くなるように、この
回路は最小であることが好ましい。

ネツトワーク上で伝送するためにステーシヨン
が持たなければならない回路の量とステーシヨン
を通ることによる遅延は、どちらもデータがその
ネツトワーク上で送られる方法に依存する。した
がつて、本発明の主目的は、ローカルエリアネツ
トワーク上で等時性と非等時性のデータを同時に
伝送する改良された方法を提供することであり、
それによつて、ネツトワーク上のステーシヨンを
通る遅延とステーシヨン内の回路を減少させる。

発明の概要 この目的とその他の目的は、等時性と非等時性
のデータが同時に伝送される本発明による方法に
よつて達成され、その方法は、 第１の固有の信号パターンと、各固有の信号パ
ターンと次のパターンの間の一定の時間間隔を伴
なつて少なくとも１回起こる第２の固有の信号パ
ターンをローカルエリアネツトワークループを巡
つて循環させ、 そのループ上の１つのステーシヨンにおいて一
定の速度でカウントし、そのカウントは第１の固
有信号パターンの受取りによつて開始し、 ループ上に非等時性データを書込むとともに、
その書込が起こつたときにカウントしているその
１つのステーシヨン内に信号をストアし、 その１つのステーシヨンにおいて一定の速度で
再カウントし、その再カウントは第１の固有信号
パターンの次の受取りによつて開始し、 その再カウントが、ストアされた信号によつて
表わされるカウントと一致したときに、非等時性
データが除去し得ることを示す制御信号をループ
上に送り、 上記のステツプと同時に、 各固有信号パターンの受取りの直後の所定の時
間期間においてもう１つのステーシヨンから等時
性データを書込むステツプを含む。

実施例の説明 第１図を参照して、２つの通信ループ１１と１
２を含むローカルエリアネツトワーク１０が示さ
れている。ループ１１と１２の各々は複数のステ
ーシヨン１３で形成されており、各ステーシヨン
は入力ポート１３ａと出力ポート１３ｂを有して
いる。通信ループのすべてのステーシヨンは信号
キヤリア（たとえば、光フアイバ）によつてシリ
ーズに接続されており、１つのステーシヨンの出
力ポートは次のステーシヨンの入力ポートに接続
している。

ループ上の１つのステーシヨンが同じループ上
のもう１つのステーシヨンにメツセージを伝送す
るとき、その送信しているステーシヨンからのメ
ツセージはすべてのステーシヨンを通してループ
を巡り、そしてその送信ステーシヨンに戻る。メ
ツセージを受信するべきステーシヨンをそのメツ
セージが通るとき、そのステーシヨンはそのメツ
セージの行先としての自分のアドレスを認識し、
それに応答して、そのステーシヨンは自分自身の
使用のためにそのメツセージを内部的に複製す
る。また、その受信ステーシヨンは、メツセージ
が受取られたことを送信ステーシヨンに知らせる
ために、ループを巡るメツセージのステータスビ
ツトを修正することができる。そして、そのメツ
セージがそれを最初に送り出したステーシヨンに
戻つたときに、そのステーシヨンはループからそ
のメツセージを除去する。

また、第１図のローカルエリアネツトワークに
おいて、ループ１１上の任意のステーシヨンから
ループ１２上の任意のステーシヨンに、およびそ
の逆にメツセージを通すことを能動化するブリツ
ジ１４が与えられている。ループ１１上のステー
シヨンがループ１２上のステーシヨンにメツセー
ジを送るとき、次のシーケンスが起こる。まず、
ループ１１上の送信ステーシヨンからのメツセー
ジはループに沿つてブリツジに至る。そこで、そ
のブリツジはメツセージ内のアドレスを確認し
て、そのメツセージがループ１２上のステーシヨ
ンに送られるものであることを認識する。それに
応答して、ブリツジはメツセージをコピーし、そ
してそのブリツジがメツセージを受取つたことを
示すために、ループ１１を巡るそのメツセージ内
のステータスビツトを修正する。メツセージを最
初にループ１１上に送り出したステーシヨンにメ
ツセージが戻つたとき、そのステーシヨンはルー
プからそのメツセージを除去する。

それに続いて、ブリツジ１４はメツセージをル
ープ１２上に置く。次に、受信ステーシヨンがそ
のメツセージ内のアドレスを確認し、それはその
メツセージを複製する。今回も、メツセージがそ
の受信ステーシヨンを通るとき、その受信を示す
ようにステータスビツトが修正され得る。次に、
メツセージがブリツジによつて受取られるとき、
ブリツジはメツセージをループ１２から除去す
る。

上述のようにループ１１と１２を巡つてメツセ
ージを送るため、各ステーシヨンはメツセージが
そのステーシヨンを通るときにそのメツセージの
一部を一時的にストアしなければならない。言い
換えれば、各ステーシヨンは、メツセージがルー
プを巡るときに或る量Δtだけメツセージを遅延
させる。この遅延は、メツセージがそのステーシ
ヨンにアドレスされているか否か、またはメツセ
ージがそのステーシヨンによつて送り出されたも
のであるか否かを確認することができるために必
要である。また、上記の判断をなすために、各ス
テーシヨンにおいて或る量の論理が必要とされ
る。本発明によつて、各ステーシヨンが導入する
遅延と各ステーシヨン内の論理回路が大幅に減少
される。

これがどのように達成されるかを示すために、
ここで第２図が参照されるべきであり、それはメ
ツセージがループ１１と１２を巡つて通されるフ
オーマツトを図解している。このフオーマツトは
複数のフレームからなつており、それらはフレー
ム０、フレーム１などで示されている。各フレー
ムは所定の同数のバイトからなつている。この数
は、バイトがループ上に送られる速度で割られれ
ば125マイクロ秒に等しくなるように選択される。
すなわち、ループ上のそれぞれのステーシヨンは
125マイクロ秒ごとにその入力ポート上に１つの
完全なフレームを受取る。

或る特定の例として、秒あたり50メガビツトの
速度で、各ステーシヨンの入力ポート上でビツト
が受取られると仮定しよう。そのとき、各フレー
ム内のバイトの数は秒あたり50メガビツトを125
マイクロ秒倍して８で割つたものであり、それは
781１／４に等しい。これらのすてのバイトは第２図 に示された各フレーム内に割当てられる。

各フレームの最初の10１／４バイトはアイドルキ ヤラクタである。そして、その最初のフレームの
次のバイトはインデツクスフレーム修飾子
（IFQ）であり、一方の残りのフレームの次のバ
イトは追従フレーム修飾子（FFQ）である。各
IFQとFFQのバイトに続くのは10のスロツトであ
り、それらは各々77バイトからなつている。

第２図の参照番号２０は、各スロツト内のバイ
トがどのように割当てられるかを示している。そ
の最初のバイトは、制御情報を含む制御バイト
CTLである。Ｂ３の16進コードは、スロツトが
空白であつて、非等時性メツセージを送るために
任意のステーシヨンによつて用いられ得ることを
示す。Ｄ５の16進コードは、スロツトが充満であ
つて非等時性メツセージを含んでいることを示
す。そして、８Ｆの16進コードはスロツトが等時
性データチヤンネルを含んでいることを示す。

もしスロツトが非等時性メツセージを運ぶなら
ば、制御バイトの後の次の２つのバイトはメツセ
ージの行先アドレス（DA）を含む。すなわち、
DAはメツセージが受取られるべきステーシヨン
のアドレスである。そのとき、DAアドレスの後
の次の２つのバイトは、そのメツセージを発生し
たステーシヨンのアドレス（ソースアドレスSA）
を含む。スロツト内の残りのすべてのバイトは、
必要であろう任意のステータスビツトとエラーチ
エツクビツトを加えた実際の非等時性メツセージ
を含む。

一方、もしスロツトが等時性データを運ぶなら
ば（すなわち、もし制御バイトが８Ｆであるなら
ば）、制御バイトの後の各バイトは等時性データ
の個別で独立なチヤンネルの１つのバイトであ
る。１つのステーシヨンはそれぞれのフレームの
チヤンネル０において等時性データのバイトを伝
送することができ、もう１つのステーシヨンはそ
れぞれのフレームのチヤンネル１において等時性
データのバイトを伝送することができるなどであ
る。

或る特定のステーシヨンがどのチヤンネルに割
当てられるかは、ループ上のステーシヨンの１つ
をマスタコントローラに任命することによつて達
成される。そのとき、等時性データを送ろうとす
るステーシヨンは、マスタコントローラに非等時
性メツセージを送ることによつてチヤンネルをリ
クエストする。それに応答して、マスタコントロ
ーラは、どのチヤンネルが使用し得るかを示す非
等時性メツセージを、そのリクエストしているス
テーシヨン（リクエスタ）に送る。続いて、その
リクエスタが等時性チヤンネルの使用を終了した
後に、それはそのチヤンネルがもう１つのステー
シヨンに再割当てされ得ることを示す非等時性メ
ツセージをマスタコントローラに送る。

参照番号２１は、フレームが１つのステーシヨ
ンから次のステーシヨンにループを巡つて送られ
るときのそのフレーム内のバイトについての好ま
しいエンコーデイングを示す。論理１のビツトは
１期間の高周波数であり、論理０のビツトは１ビ
ツトの周波数の半分であり、そしてアイドルは１
ビツトの周波数の１／４である。すなわち、アイ
ドルは１または０の周波数で形成されない固有の
波形であつて、それは開始時を除けばフレームの
間においてどこにも起こらないものである。

上記のエンコーテイングによつて、IFQバイト
はアイドルのシーケンスの直後に続く最初のバイ
トとして規定される。これは、そのバイトが予め
割当てられたビツトパターンを有することが条件
である。同様に、FFQバイトはアイドルのシー
ケンスの直後につづくその最初のバイトとして規
定され、これはそのバイトがもう１つの予め割当
てられたビツトパターンを有することが条件であ
る。好ましくは、そのIFQとFFQのバイトのため
に用いられる特定のビツトパターンは本質的に互
いに異なつており、したがつて、それらはそれら
のビツトのいくつかが反転されたとしても識別さ
れ得る。適切には、FFQは16進法の25であり、
IFQは16進法の19である。

ここで、或る特定のループ上で起こるフレーム
の数はそのループを巡る全遅延に依存する。次
に、これは、そのループ上のステーシヨンの数、
各ステーシヨンがその入力と出力のポートの間で
一時的にストアするバイトの数、およびステーシ
ヨン間のケーブル遅延に依存する。たとえば、ル
ープ１１上に1000ステーシヨンが存在し、各ステ
ーシヨンはその入力と出力のポート間に３バイト
を一時的にストアし、そしてケーブル遅延が重要
でないと仮定しよう。すなわち、トータルで3000
バイトがループ内にストアされる。第２図の各フ
レームは781バイトからなつており、そしてトー
タルで４フレームがループを循環する。

実際には、任意の瞬間において、３つの充満フ
レームと第４フレームの少数部分のみがループ上
に存在する。これは、そのループが3000バイトを
ストアできるだけだからである。残りのバイトを
ストアするために、１つのステーシヨンはすべて
のバイトを保持するための付加的な遅延を含まな
ければならず、さもなくば、そのループはすべて
のバイトを収容することができない。これは第１
図に示されており、フレーム１，４、および３は
全体がループ上にあるとして示されており、フレ
ーム２は一部がループ上にあつて一部がステーシ
ヨン１３の１つ内に一時的にストアされていると
して参照番号１５で示されている。好ましくは、
このステーシヨンはマスタステーシヨンであつ
て、それは周期的な時間間隔でIFQとFFQのバイ
トを送り出すことによつてそのネツトワークを最
初にフオーマツト化する。

ここで第３図を参照して、典型的なステーシヨ
ン１３の構成と内部動作が説明される。周波数エ
ンコードされたデータはステーシヨンの入力ポー
ト１３ｄ上に受取られ、そしてそれはフエーズロ
ツクオシレータ（PLO）３０に至る。オシレー
タ３０は周波数エンコードされたデータからビツ
トクロツク（BIC）を生じ、そしてその周波数エ
ンコードされたデータをバイナリデータ（BD）
に変換し、この場合に高電圧は１であつて低電圧
は０である。

ビツトクロツクBICとバイナリデータBDはそ
れぞれ導体３１と３２によつて直並列シフトレジ
スタ３３へ送られ、そしてそれらのビツトはバイ
ト内に収容される。バイトが収容した後に、それ
は保持レジスタ（HR）３４に転送される。これ
は、オシレータ３０によつて導体３５上に発生さ
れるバイトクロツク（BYC）に応答して起こる。
アイドルキヤラクタが受取られているときには、
バイトクロツクは発生されない。最初のバイトク
ロツクは最初の８つのバイナリデータビツトBD
がシフトレジスタ３３内へ入つた後に起こり、次
のバイトクロツクは８ビツト倍後に起こるなどで
ある。

保持レジスタ３４からデータは導体３７によつ
てマルチプレクサ３８に送られ、そのマルチプレ
クサからデータは導体３９によつて並直列シフト
レジスタ４０に至る。そこから、データは周波数
エンコードされて出力ポート１３ｂに送られる。
すなわち、コンポネート３２，３３，３４，３
７，３８，３９、および４０によつて形成される
経路は、そのステーシヨンが静止ステートにある
ときに信号が入力と出力のポート間で従う経路で
ある。

第３図のステーシヨンにはカウンタ４１も含ま
れている。それはバイトクロツクBYCを受取る
ために導体３５に接続されているクロツク入力
CKを有している。動作において、カウンタ４１
はBYC信号を77で分周し、そして77バイトクロ
ツク信号が受取られる度に導体４２上にスロツト
信号のスタート（SOS）を送り出す。

導体４２はもう１つのカウンタ４３のクロツク
入力に接続している。このカウンタは新しいスロ
ツトがそのステーシヨンを通り始める度ごとに１
だけインクリメントされる。すなわち、カウンタ
４３はスロツト０がそのステーシヨンを通つてい
るときに０のカウントを含んでおり、スロツト１
がそのステーシヨンを通つているときに１のカウ
ントを含んでいるなどである。信号SOSはインク
リメントカウンタ４３に送られる。なぜならば、
それは各新しいスロツトのスタートにおいてパル
スを生じるからである。

カウンタ４１と４３を初期設定するために、デ
コーダ４４が与えられている。それは導体３７上
に保持レジスタ信号を受取り、そしてフレームの
最初のバイトが保持レジスタ内にあるときを示す
信号BY１をPLOから導体４５で受取る。もし信
号BY１が起こつたときに保持レジスタ内のビツ
トパターンがIFQに等しければ、デコーダはカウ
ンタ４３のリセツト端子Ｒに導体４６でリセツト
パルスを送る。また、もし信号BY１が起こつた
ときにデコーダが保持レジスタ内にIFQまたは
FFQのいずれかを検知すれば、それはカウンタ
４１のリセツト端子Ｒに導体４７でリセツトパル
スを送る。

カウンタ４３におけるカウントは、ランダムア
クセスメモリ（RAM）４９のアドレス入力AD
に導体４８で送られる。このRAMは、ループ上
の各スロツトのためのそれぞれの１ビツトワード
を含んでいる。RAMから読出される（DO）デ
ータは導体５０上に送られ、RAM内へ書込まれ
る（DI）データは導体５１上に送られ、そして
書込パルス（WR）は導体５２上に送られる。こ
れらの導体は制御回路５３に接続する。適切に
は、回路５３はマイクロプロセツサである。

コントローラ５３が受取る他の信号は、導体３
５上のバイトクロツクBYC、導体４２上のスロ
ツト信号のスタート（SOS）、および導体３７上
の保持レジスタの内容である。これらの信号は、
通信ループ上にデータを伝送しかつそこからデー
タを受取るために以下のように利用される。

各伝送動作のスタートにおいて、コントローラ
５３はまず信号SOSをモニタする。それが起こつ
たとき、コントローラ５３は保持レジスタ３４の
内容を調べる。もしその保持レジスタが空白コー
ド８３を含んでいてステーシヨンが送り出すべき
非等時性データを有しているならば、コントロー
ラは空白コードを充填コードＤ５に変える。これ
は、導体５５上にＤ５を送り出して、１バイト時
間にそれらの信号を通すようにマルチプレクサ３
８に指示することによつてなされる。次に、コン
トローラ５３は、伝送されるべきデータを通すよ
うにマルチプレクサ３８に指示する信号
（XMTDATA）を導体５４上に送り出す。

また、コントローラ５３は、カウンタ４３内に
含まれるアドレスでメモリ４９内にバイナリ１を
書込む。これは、導体５１上に１を置いて、導体
５２にパルスを生じることによつてなされる。そ
の後に、コントローラ５３が次のSOS信号を受取
つて、それに応答してコントローラ５３がデータ
の伝送を停止するまでXMTDATAは送られ続け
る。それは、保持レジスタから信号を通すように
マルチプレクサ３８に指示する信号を導体５４上
に送り出すことによつてなされる。

その後に、コントローラ５３は各信号SOSを受
取つて保持レジスタ３４の内容を調べる。そのと
きに、もし保持レジスタ３４が充満信号Ｄ５を含
んでいれば、コントローラ５３はカウンタ４３内
のアドレスでRAM４９から読出されつつあるデ
ータを調べる。もしDOデータが１であれば、そ
のときステーシヨンを通つているスロツトは充満
である。なぜならば、そのステーシヨンは以前に
その中へ非等時性データを書込んだからである。
すなわち、コントローラ５３はそのフレームを空
白としてマークする。それは、導体５５上に空白
コード８３を生じかつ１バイトクロツク時間にそ
れをマルチプレクサ３８に通し、その後に保持レ
ジスタ３４の内容をそのマルチプレクサに通すこ
とによつてなされる。また、コントローラ５３は
カウンタ４３内のアドレスで０ビツトをRAM４
９内に書込む。

非等時性メツセージを受取るために、コントロ
ーラ５３は各SOS信号を受取つたときに保持レジ
スタ３４の内容を調べ、それが充満コードＤ５を
含んでいるか否かを判断する。もし含んでいるな
らば、コントローラ５３は次の２バイトクロツク
（BYC）において保持レジスタ３４の内容を調
べ、行先アドレスDAがそのステーシヨンのアド
レスと等しいか否かを判断する。もしDAとステ
ーシヨンアドレスが一致すれば、コントローラ５
３は、次のSOS信号が受取られるまで、各バイト
クロツクBYCにおいて保持レジスタ３４の内容
をコピーする。

次に、ステーシヨンが送るべき等時性データを
有していると仮定しよう。その場合、保持レジス
タが等時性制御コード８Ｆを含んでいるか否かを
判断するために、SOS信号を受取つたときに保持
レジスタ３４に内容を調べる。もし含んでいるな
らば、コントローラ５３はバイトクロツクを受取
る度ごとにそれをカウントし、そのカウントは前
にステーシヨンの割当てられたチヤンネルが到達
されるまで続く。その到達が起こつたとき、コン
トローラ５３は導体５４上に信号を送り、その信
号はマルチプレクサ３８が１バイト時間に
XMTDATAを通すようにさせ、その後に再び保
持レジスタ３４の内容がそのマルチプレクサへ通
される。同様に、もしステーシヨンが読出すべき
等時性データを有しているならば、コントローラ
５３は、保持レジスタが前もつて割当てられたチ
ヤンネルを含んでいることをバイトカウンタが示
したときに、保持レジスタの内容をストアする。

上述のネツトワークの１つの特徴は、各ステー
シヨンがその入力と出力のポート間で非常に小さ
な遅延のみを導入することである。直並列シフト
レジスタ３３と並直列シフトレジスタ４０によつ
て生じる遅延以外に、入力と出力のポート面にお
ける遅延は、保持レジスタ３４によつて生ぜられ
るようにわずかに１バイト時間である。

メツセージがループの全周を巡つたときを判断
してスロツト制御コードを充満から空白に変える
ために、非等時性メツセージの伝送を開始した各
ステーシヨンがその入力ポート上のメツセージの
ソースアドレスを比較しなければならないなら
ば、さらに長い遅延が必要とされよう。特に、ス
ロツト制御コード、ソースアドレス（SA）、およ
びそれらの間のすべてのバイト（たとえば、行先
アドレスバイトDA）は、入力と出力のポート間
でステーシヨン内における遅延によつてストアさ
れなければならないであろう。

しかし、第３図のステーシヨンは、それがメツ
セージを送り出したか否かを判断するためにメツ
セージのソースアドレスを比較することはしな
い。代わりに、カウンタ４１，４３およびRAM
４９が伝送されたメツセージの戻りを信号で知ら
せる。これらのコンポーネントは、伝送されたメ
ツセージの戻りを信号で知らせることができる。
なぜならば、伝送ネツトワーク上の最初のフレー
ムは続くフレームから識別し得からである。具体
的には、IFQバイトはFFQバイトと異なつてい
る。

上述のネツトワークのもう１つの特徴は、スロ
ツトを充満から空白に変えるために、ブリツジ回
路において少量の回路のみが必要とされることで
ある。ブリツジは１つのループ上の任意のステー
シヨンからのメツセージを受取つてそれを他のル
ープ上に伝送し、ソースアドレスバイト（SA）
はそのメツセージを発生したステーシヨンのアド
レスを含んでいることを思い出そう。すなわち、
ブリツジが伝送したメツセージをそれが受取ると
きを判別するためにアドレス比較アプローチを用
いるブリツジは、同時にネツトワーク上にブリツ
ジが有することのできる各メツセージについての
１つのコンパレータと１つのアドレス保持レジス
タを必要としよう。しかし、上述のネツトワーク
において、ブリツジステーシヨンはそれが伝送し
たメツセージを受取るときを検知するためにコン
ポーネント４１，４３、および５３を有すだけで
ある。

開示されたネツトワークのさらにもう１つの特
徴は、スロツトを充満から空白に変えるために用
いる方法が非常に信頼し得るということである。
上記において指摘されたように、IFQとFFQのバ
イトはそれらのビツトのいくつかが反転されたと
しても認識され得る。これらのバイトは、回路コ
ンポーネント４１，４３、および４９の動作に影
響するもののみである。すなわち、それらのコン
ポーネントはメツセージがループを巡つてそのメ
ツセージを最初に伝送したステーシヨンに戻つた
ときを正しく信号で知らせ、それはたとえビツト
が伝送の間に反転されているときにも正しく信号
で知らせる。これに比較して、アドレス比較回路
は明らかに、もしソースアドレス内のビツトが伝
送の間に反転されているならば、伝送されたメツ
セージの戻りを検知しないであろう。

開示されたネツトワークのもう１つ特徴は、ス
ロツトのトラツクを維持する各ステーシヨン内の
カウンタ４３がIFQバイトの各通過時に再始動さ
れることである。すなわち、もし伝送エラーがノ
イズによつてカウンタ内に起これば、そのエラー
は次のIFQバイトが受取られたときに除去されて
カウンタが再び同期化される。

開示されたネツトワークのもう１つの特徴は、
他のステーシヨンの動作を変えることなく任意の
数のフレームがネツトワークへ加えることがで
き、またはそこから除去し得るということであ
る。フレームが加えられるとき、カウンタ４３は
単により大きな数までカウントアツプし、フレー
ムが削除されるとき、カウンタ４３はより小さな
数までカウントアツプするだけである。ステーシ
ヨンがネツトワークに加えられまたそこから削除
されるとき、フレームが加えられまた除去され得
る。

開示されたネツトワークのさらにもう１つの特
徴は、最初にIFQとFFQのバイトを伝送するマス
タステーシヨン１５はその伝送の始まる前にネツ
トワーク上のステーシヨンの数を知る必要がない
ということである。それは単にIFQバイトを伝送
するだけであり、次にそれはIFQバイトがもどさ
れるまで125マイクロ秒ごとにFFQバイトを伝送
する。そのとき、それは前のFFQの後の125マイ
クロ秒にFFQが再び伝送されるように内部遅延
を調節する。

好ましくは、マスタステーシヨンはネツトワー
ク上にあるフレームの全数をそれ自身の中へスト
アする。これは、最初のIFQが戻つてくるまで、
その最初のIFQの後に伝送するすべてのフレーム
をカウントすることによつてなされる。次に、そ
のカウントがストアされた後に、マスタステーシ
ヨンはBY１信号をカウントすることによつてフ
レームをカウントし、フレームの全数が受取られ
た後に、マスタは前に伝送したIFQバイトを吸収
して新しいIFQバイトを再び生じる。

本発明による好ましいローカルエリアネツトワ
ークとそれを動作させる方法はこれで詳細に説明
された。しかしながら、これらに加えて、本発明
の性質と精神から離れることなく多くの変更や修
正がこれらの詳細になされ得る。たとえば、第２
図のスロツトのすべてが非等時性データを運ぶた
めに用いられてもよく、その場合、ステーシヨン
は以前に伝送したデータを除去すべきときを判断
するためにカウンタ４１と４３と関連して依然と
してIFQバイトを用いることができる。したがつ
て、本発明はこれらの詳細に限定されるべきでは
なく、特許請求の範囲によつて規定される。

【図面の簡単な説明】

第１図は本発明と合同するローカルエリアネツ
トワークを示す。第２図は第１図のネツトワーク
上で等時性と非等時性のデータが循環させられる
フオーマツトを示す。第３図は第１図のネツトワ
ーク上のステーシヨンを示し、それは第２図のフ
オーマツトによつて等時性と非等時性のデータを
伝送しかつ受取る。 図において、１０はローカリエリアネツトワー
ク、１１と１２は通信ループ、１３はステーシヨ
ン、１３ａは入力ポート、１３ｂは出力ポート、
１４はブリツジ、３０はオシレータ、３３は直並
列シフトレジスタ、３４は保持レジスタ、４０は
並直列シフトレジスタ、４１と４３はカウンタ、
４９はランダムアクセスメモリ、５３は制御回路
を表わす。

Claims (1)

1. 【特許請求の範囲】 １ ループを形成するように直列に相互接続され
   たそれぞれの入力と出力の応答を有する複数のス
   テーシヨンを含むタイプの通信ネツトワーク上で
   等時性と非等時性の両方のデータを同時に伝送す
   る方法であつて、 第１の固有の信号パターンと、各固有の信号パ
   ターンと次のパターンとの間に一定の時間間隔を
   伴なつて少なくとも１回起こる第２の固有の信号
   パターンを前記ループを巡つて循環させ、 前記ステーシヨンの１つにおいて一定の速度で
   カウントし、そのカウントは前記第１の固有の信
   号パターンの受取りによつて開始し、 前記ループ上に非等時性データを書込むととも
   に、前記書込が起こつたときに前記カウントして
   いる１つのステーシヨン内へ信号をストアし、 前記１のステーシヨンにおいて前記速度で再カ
   ウントし、その再カウントは前記第１の固有の信
   号パターンの次の受取りによつて開始し、 その再カウントが、前記ストアされた信号によ
   つて表わされるカウントと一致したときに、前記
   非等時性データが除去され得ることを示す制御コ
   ードを前記ループ上に送り、 これら上記のステツプと同時に、 前記固有の信号パターンの各々の受取りの直後
   の所定の時間間隔においてもう１つのステーシヨ
   ンから等時性データを書込むことを特徴とする通
   信ネツトワークにおいて等時性と非等時性の両方
   のデータを同時に伝送する方法。