KR970007249B1

KR970007249B1 - 데이타버스폭 변환장치

Info

Publication number: KR970007249B1
Application number: KR1019940000880A
Authority: KR
Inventors: 천영창
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1994-01-18
Filing date: 1994-01-18
Publication date: 1997-05-07
Also published as: JPH07221771A; KR950024079A; US5504749A; JP3516998B2

Abstract

내용없음

Description

데이타버스폭 변환장치

제1도는 종래의 FDDI 네트웍 시스템 블럭도.

제2도는 본 발명에 따른 데이타버스폭 변환장치 블럭도.

제3도는 FDDI 패킷 테이타 포맷.

제4도는 제2도에 따른 타이밍도.

*도면의 주요부분에 대한 부호의 설명

10 : CPU 20 : 공유메모리

30 : FDDI제어기 40 : FDDI물리계층

50 : 제1레지스터버퍼 60 : 제2레지스터버퍼

70 : 제3레지스터버퍼 80 : 제3레지스터버퍼

90 : CAM 100 : 상태머신

110 : CAM제어기 120 : FC매칭수단

130 : 비교기

본 발명은 FDDI(Fiber Distributed Data Interface) 네트웍시스템에 있어서, 데이타버스폭 변환장치에 관한 것으로, 특히 8비트의 데이타스트림을 16비트의 데이타 포맷으로 자동변환하는 데이타버스폭 변환장치에 관한 것이다.

일반적으로 FDDI는 고속 데이타전송의 요구에 부합하기 위하여 Ethernet(IEEE802.3)과 Token Ring(IEEE802.5)에 뒤이어 등장한 고속 근거리망 표준으로서 미국표준협회(ANSI)의 태스크그룹(Task Group)인 X3T9.5에 의해 표준화되어 온 것이다. FDDI는 현재 100Mbps급의 고속통신망으로서 다양한 컴퓨터 사업자, 제조업자들의 관심하에 실용화되고 있다.

제1도는 종래의 FDDI 네트웍 시스템블럭도를 도시한 것이다.

제1도의 FDDI 네트웍 시스템은 패킷 필터링(Filtering)과 스트라이핑(Stripping) 로직구성에 관한 것이다.

제1도의 동작에 대하여 설명하면, FDDI 케이블의 물리계층(40)으로부터 수신된 패킷은 8비트 포맷으로 FDDI제어기(30)로 입력된다. FDDI 제어기(30)는 수신된 패킷을 32비트 포맷으로 공유메모리(20)에 기록한다. 이때, FDDI제어기(30)는 패킷수신이 완료되었음을 인지하는 제어신호를 CUP(10)에 전송한다. CUP(10)는 공유메모리(20)에 수신된 패킷의 목적지 주소(Destination Address)와 발신지 주소(Source Address)를 소프트웨어 알고리즘에 의해 포워딩(Forwarding)을 결정하게 된다.

그런데 100Mbps의 FDDI네트웍과 이더넷(Ethernet)과 같은 타네트웍을 연동하는 시스템에서 네트웍 트래픽이 증가할 경우 시스템 내부의 CPU에 많은 로드(Load)가 걸리기 때문에 포워딩 레이트(Forwarding Rate)가 떨어지게 된다. 즉, 소프트웨어 알고리즘에 의하여 수신된 패킷의 포워딩을 결정할 경우 서로 연동된 네트웍간의 패킷 전달률이 감소하게 되어 시스템성능이 떨어진다는 문제점이 있었다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 패킷의 포워딩을 하드웨어방식으로 구성함으로써 수신되는 패킷의 데이타스트림을 16비트포맷으로 변환하는 데이타버스폭 변환장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 FDDI네트웍 시스템의 데이타버스폭 변환장치는 FDDI물리계층으로부터 수신되는 소정의 비트단위의 패킷테이타를 일시적으로 저장하는 제1∼4레지스터버퍼; 입력되는 패킷데이타에서 패킷시작을 알리는 소정의 심볼패턴(JK심볼)을 찾아내는 비교기; 상기 입력되는 패킷데이타에서 상기 패킷시작을 알리는 소정의 심볼패턴에 이어지는 소정의 심볼패턴(FC심볼)을 찾아내는 FC매칭수단; 상기 비교기 및 FC매칭수단에서 생성되는 매칭신호에 따라 입력상태신호를 생성하고, 상기 패킷데이타를 상기 제1∼4레지스터버퍼에 래치하고 출력하는 제어신호를 생성하는 상태머신; 상기 제1∼4레지스터버퍼에 래치된 패킷데이타를 소정의 배수의 비트단위로 저장하는 메모리수단; 및 상기 상태머신에서 생성되는 입력상태신호에 따라 상기 메모리수단으로의 데이터 독출 및 기입을 제어하는 제어신호를 생성하는 메모리제어기를 포함함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다. 본 발명의 구성을 설명하기에 전에, 먼저 FOOI패킷데이터포맷을 설명하면 다음과 같다. 일반적으로 FDDI 네트웍에서 데이터를 보내기 위해서는 수신측과 송신측 간에 일정한 형태로 규정된 포맷으로 데이터를 송신해야 한다. 제3도는 상기 FDDI패킷데이타포맷을 도시한 것으로서, 직렬로 전송된 비트단위의 데이타를 FDDI 제어기에 의하여 바이트단위로 변환한 데이타포맷이다. JK심볼(300)은 상기 FDDI패킷테이터의 시작을 나타내는 심볼패턴이고, FC심볼(310)은 상기 JK심볼(300)에 이어서 존재하며, 프레임 제어를 나타내는 심볼패턴이다. 그리고 D1∼D6(320)는 목적지 주소이고, S1∼S6(330)는 발신지 주소이고, DATA(430)는 사용자 정보이고, FCS(350)는 프레임 체크 시퀀스(Frame Check Sequence)로서 에러점검신호를 나타낸다.

제2도는 본 발명에 따른 데이타버스폭 변환장치 블럭도를 도시한 것으로서, 데이타버스폭 변환장치는 수신되는 패킷데이타를 래치하는 제1∼4레지스터버퍼(50∼80)와, 수신되는 패킷데이타에서 JK심몰(300)을 찾아내기 위한 비교기(130)와, 수신되는 패킷데이타에서 FC심볼(310)패턴을 찾기 위한 FC매칭수단(120)과, 상기 JK와 FC심볼패턴의 입력상태에 따라 입력상태신호를 생성하고 상기 1∼4 레지스터버퍼(50∼80)의 출력상태를 결정하는 상태머신(100)과, 상기 FDDI패킷데이터가 독출 또는 기록되는 CAM(Content Addressable Memory, 90)과, 상기 상태머신(100)의 입력상태신호에 따라 상기 CAM(90)을 제어하는 CAM제어기(110)로 구성한다.

제4도는 제2도에 따른 타이밍도이다.

제4도에서 (A)는 본 발명에 의한 데이터폭변환장치의 클럭신호이고, (B)는 수신되는 패킷스트림이고, (C)는 JK매칭 신호(JKMATCH)이고, (D)는 FC매칭신호(FCMATCH)이고, (E)는 짝수레지스터버퍼의 래치를 위한 클럭신호(ER)이고, (F)는 홀수레지스터버퍼의 래치를 위한 클럭신호(OR)이고, (G)는 상기 제3레지스터버퍼(70) 및 제4레지스터버퍼(80)의 출력을 제어하는 신호(FD2)이고, (H)는 CAM(90)에 데이터를 기록하기 위한 제어신호이고, (I)는 CAM(90) 인에이블 신호이고, (J)는 CAM(90)의 입력 스트림이다.

다음은 제2도의 동작을 제3도와 제4도를 결부시켜 설명하기로 한다.

FDDI네트웍으로부터 제3도와 같은 포맷으로 패킷데이타가 수신되면 8비트 데이타버스를 통하여 각각 제1레지스터버퍼(50)와 제2레지스터버퍼(60)와 FC매칭수단(120)과 비교기(130)로 입력된다. 상기 비교기(130)는 패킷시작을 알리는 JK심볼을 비교동작을 통해 찾아내어 제4(C)도의 JKMATCH 신호를 인에이블시켜 상기 상태머신(100)으로 인가한다. 패킷데이타의 다음 심볼인 FC신호(1001 XXXX)는 상기 FC매칭수단(120)에서 매칭하여 제4도(D)도의 FCMATCH신호를 인에이블시켜 상기 상태머신(100)으로 인가한다.

상기 상태머신(100)는 클럭신호(BCLK)에 동기되어 상기 JKMATCH신호가 입력되고 다음 상승엣지(Rising Edge)에서 FCMATCH신호가 입력될 경우, FDDI네트웍으로부터 패킷데이타가 수신되고 있음을 인식하여 제3도의 목적지 주소(D1∼D6)부분을 CAM(90)에 기록하기 위하여 ER, OR, FD2, SM0∼SM3신호를 출력한다. 상기 ER신호는 상기 제1 및 제3레지스터버퍼(50,70)가 데이터를 래치하는데 사용하는 신호이며, 상기 OR 신호는 상기 제2 및 제4도레지스터버퍼(60, 80)가 데이터를 래치하는데 사용하는 신호이다. 그리고 상기 FD2신호는 제3레지스터버퍼(70) 및 제4레니스터버퍼(80)의 출력인에이블 신호를 나타내며, 상기 SM0-3 신호는 상기 JK와 FC심볼패턴의 입력상태에 따라 상기 상태머신(100)에서 생성되는 입력상태신호이다.

한편 목적지 주소는 6바이트로 구송되어 있어서 16비트씩 3번 CAM(90)에 기록하게 된다. 먼저 D1 목적지 주소는 클럭신호의 T3상태에서 제4(E)도의 상기 ER신호의 상승엣지에 동기되어 제2래지스터버퍼(60)를 거쳐서 제4레지스터버퍼(80)로 래치된다. D2 목적지 주소는 클럭신호의 T4상태에서 제4(F)도의 상기 OR신호의 상승엣지에 동기되어 제1레지스터버퍼(50)를 거쳐서 제3레지스터버퍼(70)로 래치된다. D1와 D2는 클럭신호의 T5상태에서 제4(E)도의 다음 ER신호의 상승엣지에 동기되어 16비트 데이타버스에 출력된다. CAM제거기(110)는 상태머신(100)의 SM0∼SM3신호를 디코딩하여 제4(H)도의 CAM(90) 기록신호와 제4(I)도의 CAM(90) 인에이블신호를 CAM(90)으로 출력한다. CAM(90)은 제4(J)도와 같이 16비트의 데이타포맷으로 기록하게 된다.

D3와 D4, D5와 D6의 목적지 주소에 대해서도 상술한 동작과 같이 반복하여 6바이트의 목적지 주소가 CAM(90)에 기록한다. CAM(90)은 기록된 목적지 주소와 내부 어레이에 등록된 주소와 상호 비교하여 매칭신호를 출력한다. CAM(90)에서 출력된 매칭신호를 이용하여 수신되고 있는 패킷의 포워딩(Forwarding)을 결정하게 된다.

발신지 주소(SA1-SA6)를 CAM(90)에 기록할 때도 상기와 동일한 방식으로 하며, 발신지 주소가 매칭될 경우 수신되고 있는 패킷데이타가 전달되지 않게 막는, 즉 스트리핑(striping)을 하게 된다.

상술한 바와같이, 본 발명은 FDDI네트웍에서 수신되는 패킷의 테이타 스트림을 16비트 데이타 포맷으로 변환하여 CAM에 기록함으로써 포워딩과 스트리핑을 소프트웨어방식이 아닌 하드웨어방식으로 구현하여 시스템성능을 향상시킬 수 있고, 다른 네트웍시스템과도 호환 응용할 수 있는 잇점이 있다.

Claims

FDDI네트웍 시스템에 있어서, FDDI물리계층으로부터 수신되는 소정의 비트단위의 패킷데이타를 일시적으로 저장하는 제1∼4레지스터버퍼(50∼80); 입력되는 패킷데이타에서 패킷시작을 알리는 소정의 심볼패턴(JK심볼)을 찾아내는 비교기(130); 상기 입력되는 패킷데이타에서 상기 패킷시작을 알리는 소정의 심볼패턴에 이어지는 소정의 심볼패턴(FC심볼)을 찾아내는 FC매칭수단(120); 상기 비교기 및 FC매칭수단에서 생성되는 매칭신호에 따라 입력상태신호를 생성하고, 상기 패킷데이타를 상기 제1∼4레지스터버퍼(50∼80)에 래치하고 출력하는 제어신호를 생성하는 상태머신(100); 상기 제1∼4레지스터버퍼(50-80)에 래치된 패킷데이타를 소정의 배수의 비트단위로 저장하는 메모리수단(90); 및 상기 상태머신에서 생성되는 입력상태신호에 따라 상기 메모리수단으로의 데이터 독출 및 기입을 제어하는 제어신호를 생성하는 메모리제어기(110)를 포함함을 특징으로 하는 데이타버스폭 변환장치.
제1항에 있어서, 상기 메모리수단(90)은 Content Addressable Memory(CAM)임을 특징으로 하는 데이타버스폭 변환장치.