JP3516998B2 - アドレス情報判読装置 - Google Patents
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40052—High-speed IEEE 1394 serial bus
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- H04L9/40—Network security protocols
-
- H—ELECTRICITY
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- H04L12/00—Data switching networks
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- H04L12/40—Bus networks
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- Computer Networks & Wireless Communication (AREA)
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- Multimedia (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＦＤＤＩ（Fiber Distri
buted Data Interface）ネットワ−クシステムにおいて
アドレス情報判読装置に係り、特に８ビットのデ−タを
１６ビットのデ−タに自動変換するアドレス情報判読装
置に関する。
buted Data Interface）ネットワ−クシステムにおいて
アドレス情報判読装置に係り、特に８ビットのデ−タを
１６ビットのデ−タに自動変換するアドレス情報判読装
置に関する。
【０００２】
【従来の技術】一般的に、ＦＤＤＩは高速デ−タ伝送の
要求に符合するために Ethernet(IEEE802.3 ) と token
ring network (IEEE802.5 )に次いで登場した高速近距
離網標準としてアメリカ標準協会（ANSI) のタスクグル
−プである X3T9.5 により標準化されて来た。ＦＤＤＩ
は現在１００Mbps級の高速通信網として多様なコンピュ
−タ−事業者、製造業者の関心下に実用化されている。
要求に符合するために Ethernet(IEEE802.3 ) と token
ring network (IEEE802.5 )に次いで登場した高速近距
離網標準としてアメリカ標準協会（ANSI) のタスクグル
−プである X3T9.5 により標準化されて来た。ＦＤＤＩ
は現在１００Mbps級の高速通信網として多様なコンピュ
−タ−事業者、製造業者の関心下に実用化されている。
【０００３】図１は従来のＦＤＤＩネットワ−クシステ
ムの概念図を示したものである。ＦＤＤＩステ−ション
１，２，３はそれぞれエサ−ネットＡ，Ｂ，Ｃに連結さ
れている。ＦＤＤＩステ−ション１はＦＤＤＩステ−シ
ョン２にデ−タを伝達し、ＦＤＤＩステ−ション２はＦ
ＤＤＩステ−ション３にデ−タを伝達し、ＦＤＤＩステ
−ション３はＦＤＤＩステ−ション１にデ−タを伝達す
る方式で網接続されている。したがって、エサ−ネット
Ａがエサ−ネットＢにデ−タを伝送しようとする場合に
は、ＦＤＤＩステ−ション１はエサ−ネットＡからデ−
タを受けてＦＤＤＩステ−ション２に伝送する。ＦＤＤ
Ｉステ−ション２は受信されたデ−タの目的地アドレス
を見て目的地アドレスがＢならばデ−タをエサ−ネット
Ｂに伝送する。このように目的地アドレスを検出して目
的地が自信ならばアドレスを探してエサ−ネットに送る
動作をフォワ−ディング（Forwarding）動作という。も
し、検出された目的地アドレスが対応するエサ−ネット
になければこの時にはフォワ−ディング動作をしない。
ムの概念図を示したものである。ＦＤＤＩステ−ション
１，２，３はそれぞれエサ−ネットＡ，Ｂ，Ｃに連結さ
れている。ＦＤＤＩステ−ション１はＦＤＤＩステ−シ
ョン２にデ−タを伝達し、ＦＤＤＩステ−ション２はＦ
ＤＤＩステ−ション３にデ−タを伝達し、ＦＤＤＩステ
−ション３はＦＤＤＩステ−ション１にデ−タを伝達す
る方式で網接続されている。したがって、エサ−ネット
Ａがエサ−ネットＢにデ−タを伝送しようとする場合に
は、ＦＤＤＩステ−ション１はエサ−ネットＡからデ−
タを受けてＦＤＤＩステ−ション２に伝送する。ＦＤＤ
Ｉステ−ション２は受信されたデ−タの目的地アドレス
を見て目的地アドレスがＢならばデ−タをエサ−ネット
Ｂに伝送する。このように目的地アドレスを検出して目
的地が自信ならばアドレスを探してエサ−ネットに送る
動作をフォワ−ディング（Forwarding）動作という。も
し、検出された目的地アドレスが対応するエサ−ネット
になければこの時にはフォワ−ディング動作をしない。
【０００４】前述したように、各ＦＤＤＩステ−ション
から発生されたデ−タはＦＤＤＩステ−ションを通じて
伝送閉ル−プを回りながら自分が作ったデ−タがさらに
ステ−ションに受信されるが、この際、デ−タが自己自
分が作ったパケットである場合にはなくさなければネッ
トワ−ク内で続けて回る。このように、自信が伝送した
パケットが自己自信に戻る時、自信のパケットをなくす
動作をストリッピング動作という。
から発生されたデ−タはＦＤＤＩステ−ションを通じて
伝送閉ル−プを回りながら自分が作ったデ−タがさらに
ステ−ションに受信されるが、この際、デ−タが自己自
分が作ったパケットである場合にはなくさなければネッ
トワ−ク内で続けて回る。このように、自信が伝送した
パケットが自己自信に戻る時、自信のパケットをなくす
動作をストリッピング動作という。
【０００５】図２は従来のＦＤＤＩステ−ションシステ
ムブロック図を示したものである。
ムブロック図を示したものである。
【０００６】ＦＤＤＩステ−ションシステムはパケット
フィルタリングとストリッピングロジック構成に関する
ものである。ＦＤＤＩネットワ−ク伝送ケ−ブルの物理
階層４０から受信されたパケットは８ビットデ−タとし
てＦＤＤＩ制御器３０に入力される。ＦＤＤＩ制御器３
０は受信されたパケットの８ビットデ−タを３２ビット
デ−タに変換してメモリ２０に記入する。この際、ＦＤ
ＤＩ記録制御器３０はパケット受信が完了されたことを
認知する制御信号をＣＰＵ１０に伝送する。ＣＰＵ１０
は受信されたパケットが他のネットワ−クにフォワ−デ
ィングされるか否かを判断するためにフォワ−ディング
プログラムを遂行してデ−タベ−スを構築し、パケット
の目的地アドレス（Destination Address ）を検索する
ようになる。
フィルタリングとストリッピングロジック構成に関する
ものである。ＦＤＤＩネットワ−ク伝送ケ−ブルの物理
階層４０から受信されたパケットは８ビットデ−タとし
てＦＤＤＩ制御器３０に入力される。ＦＤＤＩ制御器３
０は受信されたパケットの８ビットデ−タを３２ビット
デ−タに変換してメモリ２０に記入する。この際、ＦＤ
ＤＩ記録制御器３０はパケット受信が完了されたことを
認知する制御信号をＣＰＵ１０に伝送する。ＣＰＵ１０
は受信されたパケットが他のネットワ−クにフォワ−デ
ィングされるか否かを判断するためにフォワ−ディング
プログラムを遂行してデ−タベ−スを構築し、パケット
の目的地アドレス（Destination Address ）を検索する
ようになる。
【０００７】ところが、１００Mbpsのデ−タ伝送速度を
有したＦＤＤＩネットワ−クと、エサ−ネットのような
異なる種類のネットワ−クを連動するシステムでネット
ワ−クトラヒックが増加する場合、システム内部のＣＰ
Ｕに多いロ−ドがかかるのでフォワ−ディングレ−トが
落ちる。即ち、処理プログラムにより受信されたパケッ
トのフォワ−ディングを定める場合、相互連動されたネ
ットワ−ク間のパケット伝達率が減少されてシステムの
性能が落ちるという問題点があった。
有したＦＤＤＩネットワ−クと、エサ−ネットのような
異なる種類のネットワ−クを連動するシステムでネット
ワ−クトラヒックが増加する場合、システム内部のＣＰ
Ｕに多いロ−ドがかかるのでフォワ−ディングレ−トが
落ちる。即ち、処理プログラムにより受信されたパケッ
トのフォワ−ディングを定める場合、相互連動されたネ
ットワ−ク間のパケット伝達率が減少されてシステムの
性能が落ちるという問題点があった。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は前述した問題点を解決するためにパケットのフォ
ワ−ディングを処理プログラムによるソフトウェア的に
処理せず、ハ−ドウェア方式で構成することにより、受
信されるパケットの８ビットデ−タを１６ビットデ−タ
に変換するアドレス情報判読装置を提供することであ
る。
目的は前述した問題点を解決するためにパケットのフォ
ワ−ディングを処理プログラムによるソフトウェア的に
処理せず、ハ−ドウェア方式で構成することにより、受
信されるパケットの８ビットデ−タを１６ビットデ−タ
に変換するアドレス情報判読装置を提供することであ
る。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に本発明の装置は複数のｍ- ビットシンボルより構成さ
れたパケットデ−タを伝送するＦＤＤＩネットワ−クシ
ステムのアドレス情報判読装置において、ｍ- ビットデ
−タバスと、ｎｍ- ビットデ−タバスと、ｍ-ビットデ
−タバスを通じて受信された一対のスタ−トおよび制御
シンボルを検出して制御信号を発生する制御信号発生手
段と、制御信号発生手段の制御信号に応答して前記複数
のアドレスシンボルのうち、奇数番目シンボルと偶数番
目シンボルを順次に交互にラッチする入力ラッチ手段
と、制御信号発生手段の制御信号に応答して入力ラッチ
手段から一対のアドレスシンボルをラッチしてｎｍ- ビ
ットデ−タバスに出力する出力ラッチ手段と、制御信号
発生手段の制御信号に応答してｎｍ- ビットデ−タバス
からアドレスシンボルを入力して予め設定されたアドレ
ス情報とマッチングするか否かを判断し、マッチング時
には判読信号を発生する内容アドレサブルメモリ手段を
具備することを特徴とする。したがって、ハ−ドウェ−
ア的にアドレス情報を判読することができる。
に本発明の装置は複数のｍ- ビットシンボルより構成さ
れたパケットデ−タを伝送するＦＤＤＩネットワ−クシ
ステムのアドレス情報判読装置において、ｍ- ビットデ
−タバスと、ｎｍ- ビットデ−タバスと、ｍ-ビットデ
−タバスを通じて受信された一対のスタ−トおよび制御
シンボルを検出して制御信号を発生する制御信号発生手
段と、制御信号発生手段の制御信号に応答して前記複数
のアドレスシンボルのうち、奇数番目シンボルと偶数番
目シンボルを順次に交互にラッチする入力ラッチ手段
と、制御信号発生手段の制御信号に応答して入力ラッチ
手段から一対のアドレスシンボルをラッチしてｎｍ- ビ
ットデ−タバスに出力する出力ラッチ手段と、制御信号
発生手段の制御信号に応答してｎｍ- ビットデ−タバス
からアドレスシンボルを入力して予め設定されたアドレ
ス情報とマッチングするか否かを判断し、マッチング時
には判読信号を発生する内容アドレサブルメモリ手段を
具備することを特徴とする。したがって、ハ−ドウェ−
ア的にアドレス情報を判読することができる。
【００１０】制御発生手段は一対のスタ−トおよび制御
シンボルのうち、スタ−トシンボルを検出して第１検出
信号を発生する第１検出器と、制御シンボルを検出して
第２検出信号を発生する第２検出器と、第１および第２
検出信号に応答して第１クロック信号に同期された奇数
ラッチ制御信号、偶数ラッチ制御信号、出力ラッチイネ
−ブル制御信号および状態制御信号を発生する状態マシ
ン手段と、前記状態マシン制御信号に応答して第２クロ
ック信号に同期された内容アドレサブルメモリ手段のイ
ネ−ブル制御信号と記入制御信号を発生するメモリ制御
マシン手段を具備する。入力ラッチ手段は前記ｍ- ビッ
トデ−タバスに連結され、奇数ラッチ制御信号に応答し
て奇数番目アドレスシンボルをラッチする第１ラッチ手
段と、ｍ- ビットデ−タバスに連結され偶数ラッチ制御
信号に応答して偶数番目アドレスシンボルをラッチする
第２ラッチ手段を具備する。出力ラッチ手段は第１ラッ
チ手段に連結され、出力ラッチイネ−ブル制御信号によ
りイネ−ブルされて奇数ラッチ制御信号をクロック入力
して第１ラッチ手段の出力をラッチする第３ラッチ手段
と、第２ラッチ手段に連結され出力ラッチイネ−ブル制
御信号によりイネ−ブルされて偶数ラッチ制御信号をク
ロック入力して第２ラッチ手段の出力をラッチする第４
ラッチ手段を具備する。
シンボルのうち、スタ−トシンボルを検出して第１検出
信号を発生する第１検出器と、制御シンボルを検出して
第２検出信号を発生する第２検出器と、第１および第２
検出信号に応答して第１クロック信号に同期された奇数
ラッチ制御信号、偶数ラッチ制御信号、出力ラッチイネ
−ブル制御信号および状態制御信号を発生する状態マシ
ン手段と、前記状態マシン制御信号に応答して第２クロ
ック信号に同期された内容アドレサブルメモリ手段のイ
ネ−ブル制御信号と記入制御信号を発生するメモリ制御
マシン手段を具備する。入力ラッチ手段は前記ｍ- ビッ
トデ−タバスに連結され、奇数ラッチ制御信号に応答し
て奇数番目アドレスシンボルをラッチする第１ラッチ手
段と、ｍ- ビットデ−タバスに連結され偶数ラッチ制御
信号に応答して偶数番目アドレスシンボルをラッチする
第２ラッチ手段を具備する。出力ラッチ手段は第１ラッ
チ手段に連結され、出力ラッチイネ−ブル制御信号によ
りイネ−ブルされて奇数ラッチ制御信号をクロック入力
して第１ラッチ手段の出力をラッチする第３ラッチ手段
と、第２ラッチ手段に連結され出力ラッチイネ−ブル制
御信号によりイネ−ブルされて偶数ラッチ制御信号をク
ロック入力して第２ラッチ手段の出力をラッチする第４
ラッチ手段を具備する。
【００１１】
【作用】本発明の装置は受信されたｍ- ビットのパケッ
トデ−タのうち、アドレス情報をｎｍ- ビット内容アド
レサブルメモリにより判読することによりハ−ドウェア
的にフォワ−ディングとストリッピング動作を遂行する
ことができてシステムのＣＰＵ負荷を軽減させ得る。
トデ−タのうち、アドレス情報をｎｍ- ビット内容アド
レサブルメモリにより判読することによりハ−ドウェア
的にフォワ−ディングとストリッピング動作を遂行する
ことができてシステムのＣＰＵ負荷を軽減させ得る。
【００１２】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
説明する。
【００１３】図３は本発明によるアドレス情報判読装置
のブロック図を示したものである。アドレス情報判読装
置は８- ビットデ−タバス５０と、１６- ビットデ−タ
バス６０、制御信号発生回路７０、入力ラッチ８０、出
力ラッチ９０および内容アドレサブルメモリ１００（Co
ntent Addressable Memory) を含む。
のブロック図を示したものである。アドレス情報判読装
置は８- ビットデ−タバス５０と、１６- ビットデ−タ
バス６０、制御信号発生回路７０、入力ラッチ８０、出
力ラッチ９０および内容アドレサブルメモリ１００（Co
ntent Addressable Memory) を含む。
【００１４】図４はパケットのデ−タフォ−マットを示
す。ＦＤＤＩパケットのデ−タフォ−マットはシリアル
から伝送されたビット単位のデ−タがＦＤＤＩ制御器に
よりバイト単位に変換されたデ−タフォ−マットであ
る。ＪＫはパケットの開始を示すシンボルパタ−ンであ
り、ＦＣはフレ−ム制御のためのシンボルであり、Ｄ１
〜Ｄ６は目的地アドレスであり、Ｓ１〜Ｓ６は発信地ア
ドレスであり、ＭＡＩＮＤＡＴＡは使用者情報であり、
ＦＣＳはフレ−ムチェックシ−ケンスであってエラ−点
検信号である。
す。ＦＤＤＩパケットのデ−タフォ−マットはシリアル
から伝送されたビット単位のデ−タがＦＤＤＩ制御器に
よりバイト単位に変換されたデ−タフォ−マットであ
る。ＪＫはパケットの開始を示すシンボルパタ−ンであ
り、ＦＣはフレ−ム制御のためのシンボルであり、Ｄ１
〜Ｄ６は目的地アドレスであり、Ｓ１〜Ｓ６は発信地ア
ドレスであり、ＭＡＩＮＤＡＴＡは使用者情報であり、
ＦＣＳはフレ−ムチェックシ−ケンスであってエラ−点
検信号である。
【００１５】制御信号発生手段７０は２バイトの制御シ
ンボルのうち、スタ−トシンボルＪＫを検出して第１検
出信号ＤＳ１を発生する第１検出器７２と、第２フレ−
ム制御シンボルＦＣを検出して第２検出信号ＤＳ２を発
生する第２検出器７４と、第１および第２検出信号ＤＳ
１，ＤＳ２に応答して第１クロック信号ＢＣＬＫに同期
された奇数ラッチ制御信号Ｃ１，偶数ラッチ制御信号Ｃ
２，出力ラッチイネ−ブル制御信号Ｃ３および状態マシ
ン制御信号ＳＭ１〜ＳＭ４を発生する状態マシン７６
と、前記状態マシン制御信号ＳＭ１〜ＳＭ４を入力して
デコ−ディングして第２クロック信号ＳＹＳＣＬＫに同
期されたイネ−ブル制御信号Ｃ４と記入制御信号Ｃ５を
発生するメモリ制御マシン７８を含む。入力ラッチ８０
は前記ｍ-ビットデ−タバス５０に連結され、前記奇数
ラッチ制御信号Ｃ１に応答して奇数番目の目的地または
発信地アドレスシンボルをラッチする第１ラッチ８２と
前記ｍ- ビットデ−タバス５０に連結され、前記偶数ラ
ッチ制御信号Ｃ２に応答して偶数番目の目的地または発
信地アドレスシンボルをラッチする第２ラッチ８４を含
む。前記出力ラッチ９０は前記第１ラッチ８２に連結さ
れ、前記出力ラッチイネ−ブル制御信号Ｃ３によりイネ
−ブルされて前記奇数ラッチ制御信号Ｃ２をクロック入
力して前記第１ラッチ８２の出力をラッチする第３ラッ
チ９２と、前記第２ラッチ８４に連結され前記出力ラッ
チイネ−ブル制御信号Ｃ３によりイネ−ブルされて前記
偶数ラッチ制御信号Ｃ１をクロック入力して前記第２ラ
ッチ８４の出力をラッチする第４ラッチ９４を含む。
ンボルのうち、スタ−トシンボルＪＫを検出して第１検
出信号ＤＳ１を発生する第１検出器７２と、第２フレ−
ム制御シンボルＦＣを検出して第２検出信号ＤＳ２を発
生する第２検出器７４と、第１および第２検出信号ＤＳ
１，ＤＳ２に応答して第１クロック信号ＢＣＬＫに同期
された奇数ラッチ制御信号Ｃ１，偶数ラッチ制御信号Ｃ
２，出力ラッチイネ−ブル制御信号Ｃ３および状態マシ
ン制御信号ＳＭ１〜ＳＭ４を発生する状態マシン７６
と、前記状態マシン制御信号ＳＭ１〜ＳＭ４を入力して
デコ−ディングして第２クロック信号ＳＹＳＣＬＫに同
期されたイネ−ブル制御信号Ｃ４と記入制御信号Ｃ５を
発生するメモリ制御マシン７８を含む。入力ラッチ８０
は前記ｍ-ビットデ−タバス５０に連結され、前記奇数
ラッチ制御信号Ｃ１に応答して奇数番目の目的地または
発信地アドレスシンボルをラッチする第１ラッチ８２と
前記ｍ- ビットデ−タバス５０に連結され、前記偶数ラ
ッチ制御信号Ｃ２に応答して偶数番目の目的地または発
信地アドレスシンボルをラッチする第２ラッチ８４を含
む。前記出力ラッチ９０は前記第１ラッチ８２に連結さ
れ、前記出力ラッチイネ−ブル制御信号Ｃ３によりイネ
−ブルされて前記奇数ラッチ制御信号Ｃ２をクロック入
力して前記第１ラッチ８２の出力をラッチする第３ラッ
チ９２と、前記第２ラッチ８４に連結され前記出力ラッ
チイネ−ブル制御信号Ｃ３によりイネ−ブルされて前記
偶数ラッチ制御信号Ｃ１をクロック入力して前記第２ラ
ッチ８４の出力をラッチする第４ラッチ９４を含む。
【００１６】図５の（Ａ）ないし図５の（Ｊ）は図３の
アドレス情報判読装置のフォワ−ディング動作のタイミ
ング図である。図５の（Ａ）は１２．５MHz の第１クロ
ック信号ＢＣＬＫであり、図５の（Ｂ）は８ビットデ−
タバス５０に供給される受信されたパケットデ−タスト
リ−ムであり、図５の（Ｃ）は第１検出器７２で入力さ
れたスタ−トシンボルＪＫを検出した第１検出信号ＤＳ
１であり、図５の（Ｄ）は第２検出器７４で入力された
フレ−ム制御シンボルＦＣを検出した第２検出信号ＤＳ
２であり、図５の（Ｅ）は奇数ラッチ制御信号Ｃ１であ
り、図５の（Ｆ）は偶数ラッチ制御信号Ｃ２であり、図
５の（Ｇ）は出力ラッチイネ−ブル制御信号Ｃ３であ
り、図５の（Ｈ）は記入制御信号Ｃ５であり、図５の
（Ｉ）はイネ−ブル制御信号Ｃ４であり、図５の（Ｊ）
は１６ビットデ−タバス６０から内容アドレサブルメモ
リ１００に記入される１６ビットデ−タストリ−ムであ
る。
アドレス情報判読装置のフォワ−ディング動作のタイミ
ング図である。図５の（Ａ）は１２．５MHz の第１クロ
ック信号ＢＣＬＫであり、図５の（Ｂ）は８ビットデ−
タバス５０に供給される受信されたパケットデ−タスト
リ−ムであり、図５の（Ｃ）は第１検出器７２で入力さ
れたスタ−トシンボルＪＫを検出した第１検出信号ＤＳ
１であり、図５の（Ｄ）は第２検出器７４で入力された
フレ−ム制御シンボルＦＣを検出した第２検出信号ＤＳ
２であり、図５の（Ｅ）は奇数ラッチ制御信号Ｃ１であ
り、図５の（Ｆ）は偶数ラッチ制御信号Ｃ２であり、図
５の（Ｇ）は出力ラッチイネ−ブル制御信号Ｃ３であ
り、図５の（Ｈ）は記入制御信号Ｃ５であり、図５の
（Ｉ）はイネ−ブル制御信号Ｃ４であり、図５の（Ｊ）
は１６ビットデ−タバス６０から内容アドレサブルメモ
リ１００に記入される１６ビットデ−タストリ−ムであ
る。
【００１７】本発明の動作を図３乃至図５の（Ａ）〜
（Ｊ）を参照して説明すると次の通りである。
（Ｊ）を参照して説明すると次の通りである。
【００１８】ＦＤＤＩネットワ−クから図５の（Ｂ）の
ようにパケットデ−タが受信されると、８ビットデ−タ
バス５０を通じて第１検出器７２に入力され、第１検出
器７２ではパケットのスタ−トを知らせるスタ−トシン
ボルＪＫを検出して図５の（Ｃ）の第１検出信号ＤＳ１
を発生して状態マシン７６に印加する。パケットデ−タ
の次のシンボルであるフレ−ム制御シンボルＦＣ（ 100
1 XXXX )は第２検出器７４に入力され、第２検出器７４
ではこのシンボルデ−タを解析して図５Ｄに示した第２
検出信号ＤＳ２を発生して状態マシン７６に印加する。
ようにパケットデ−タが受信されると、８ビットデ−タ
バス５０を通じて第１検出器７２に入力され、第１検出
器７２ではパケットのスタ−トを知らせるスタ−トシン
ボルＪＫを検出して図５の（Ｃ）の第１検出信号ＤＳ１
を発生して状態マシン７６に印加する。パケットデ−タ
の次のシンボルであるフレ−ム制御シンボルＦＣ（ 100
1 XXXX )は第２検出器７４に入力され、第２検出器７４
ではこのシンボルデ−タを解析して図５Ｄに示した第２
検出信号ＤＳ２を発生して状態マシン７６に印加する。
【００１９】状態マシン７６は第１クロック信号ＢＣＬ
Ｋに同期されて第１および第２検出信号ＤＳ１，ＤＳ２
が入力されると、ＦＤＤＩネットワ−クからパケットデ
−タが受信されていることを判断し、フォワ−ディング
動作を遂行するために図５の（Ａ）の目的地アドレスＤ
１〜Ｄ６部分をＣＡＭ１００に１６ビットデ−タとして
記入するための制御信号Ｃ１，Ｃ２，Ｃ３，ＳＭ１〜Ｓ
Ｍ４を発生する。
Ｋに同期されて第１および第２検出信号ＤＳ１，ＤＳ２
が入力されると、ＦＤＤＩネットワ−クからパケットデ
−タが受信されていることを判断し、フォワ−ディング
動作を遂行するために図５の（Ａ）の目的地アドレスＤ
１〜Ｄ６部分をＣＡＭ１００に１６ビットデ−タとして
記入するための制御信号Ｃ１，Ｃ２，Ｃ３，ＳＭ１〜Ｓ
Ｍ４を発生する。
【００２０】目的地アドレス情報は６バイトより構成さ
れていて１６ビットずつ３回ＣＡＭ１００に記入するよ
うになる。第１ラッチ８２は図５の（Ｅ）の奇数ラッチ
制御信号Ｃ１の上昇エッジ１０２でＤ１をラッチし、第
２ラッチ８４は図５の（Ｆ）の偶数ラッチ制御信号Ｃ２
の上昇エッジ１０４でＤ２をラッチする。このような方
式で入力ラッチ８０は奇数番目アドレスシンボルと偶数
番目アドレス情報を交互に第１および第２ラッチに順次
にラッチする。出力ラッチ９０は図５の（Ｇ）の出力ラ
ッチイネ−ブル制御信号Ｃ３がＤ１およびＤ２が入力ラ
ッチ８０にラッチされた直後に‘ロ−’状態に遷移する
図５の（Ｇ）の出力ラッチイネ−ブル制御信号Ｃ３によ
りイネ−ブルされ、第３ラッチ９２は奇数ラッチ制御信
号Ｃ１の二番目の上昇エッジ１０６で第１ラッチの出力
であるＤ１をラッチして第４ラッチ９４は偶数ラッチ制
御信号Ｃ２の二番目の上昇エッジ１０８で第２ラッチの
出力であるＤ２をラッチする。このような方法で入力ラ
ッチ８０と出力ラッチ９０は８ビットデ−タシンボルを
８ビットデ−タバス５０から交互にラッチして１６ビッ
トデ−タバスに出力する。
れていて１６ビットずつ３回ＣＡＭ１００に記入するよ
うになる。第１ラッチ８２は図５の（Ｅ）の奇数ラッチ
制御信号Ｃ１の上昇エッジ１０２でＤ１をラッチし、第
２ラッチ８４は図５の（Ｆ）の偶数ラッチ制御信号Ｃ２
の上昇エッジ１０４でＤ２をラッチする。このような方
式で入力ラッチ８０は奇数番目アドレスシンボルと偶数
番目アドレス情報を交互に第１および第２ラッチに順次
にラッチする。出力ラッチ９０は図５の（Ｇ）の出力ラ
ッチイネ−ブル制御信号Ｃ３がＤ１およびＤ２が入力ラ
ッチ８０にラッチされた直後に‘ロ−’状態に遷移する
図５の（Ｇ）の出力ラッチイネ−ブル制御信号Ｃ３によ
りイネ−ブルされ、第３ラッチ９２は奇数ラッチ制御信
号Ｃ１の二番目の上昇エッジ１０６で第１ラッチの出力
であるＤ１をラッチして第４ラッチ９４は偶数ラッチ制
御信号Ｃ２の二番目の上昇エッジ１０８で第２ラッチの
出力であるＤ２をラッチする。このような方法で入力ラ
ッチ８０と出力ラッチ９０は８ビットデ−タシンボルを
８ビットデ−タバス５０から交互にラッチして１６ビッ
トデ−タバスに出力する。
【００２１】一方、状態マシン７６から発生される状態
制御信号ＳＭ１〜ＳＭ４はメモリ制御マシン７８に提供
され、メモリ制御マシン７８では状態制御信号ＳＭ１〜
ＳＭ４をデコ−ディングしてシステムから提供される２
５MHz のシステムクロック信号に同期されて図５の
（Ｉ）に示したイネ−ブル制御信号Ｃ４と図５の（Ｈ）
に示した記入制御信号を発生する。その故、内容アドレ
サブルメモリ１００はイネ−ブル制御信号Ｃ４により入
力ラッチ８０に一対のアドレスシンボルがラッチされた
後にイネ−ブルされ、出力ラッチ９０に一対のアドレス
シンボルがラッチされた直後に記入制御信号Ｃ５により
一対のアドレスシンボルが内容アドレサブルメモリ１０
０に記入される。
制御信号ＳＭ１〜ＳＭ４はメモリ制御マシン７８に提供
され、メモリ制御マシン７８では状態制御信号ＳＭ１〜
ＳＭ４をデコ−ディングしてシステムから提供される２
５MHz のシステムクロック信号に同期されて図５の
（Ｉ）に示したイネ−ブル制御信号Ｃ４と図５の（Ｈ）
に示した記入制御信号を発生する。その故、内容アドレ
サブルメモリ１００はイネ−ブル制御信号Ｃ４により入
力ラッチ８０に一対のアドレスシンボルがラッチされた
後にイネ−ブルされ、出力ラッチ９０に一対のアドレス
シンボルがラッチされた直後に記入制御信号Ｃ５により
一対のアドレスシンボルが内容アドレサブルメモリ１０
０に記入される。
【００２２】以上のような動作を３回反復して目的地ア
ドレスがＣＡＭ１００に記入が完了されるとＣＡＭ１０
０ではアドレス情報のマッチングの可否に従い判読信号
を発生してシステムのＣＰＵに提供する。前記実施例で
は目的地アドレスシンボルを記入してマッチングするか
否かを判断することなので、フォワ−ディングするか否
かを決定する情報となる。即ち、マッチングされて判読
信号が発生されるとフォワ−ディング動作を遂行し、そ
うでないとフォワ−ディングを遂行しない。もし、発信
地アドレスシンボルを記入してマッチングするか否かを
判断すると、この時にはストリッピング動作の遂行可否
を判断するようになる。
ドレスがＣＡＭ１００に記入が完了されるとＣＡＭ１０
０ではアドレス情報のマッチングの可否に従い判読信号
を発生してシステムのＣＰＵに提供する。前記実施例で
は目的地アドレスシンボルを記入してマッチングするか
否かを判断することなので、フォワ−ディングするか否
かを決定する情報となる。即ち、マッチングされて判読
信号が発生されるとフォワ−ディング動作を遂行し、そ
うでないとフォワ−ディングを遂行しない。もし、発信
地アドレスシンボルを記入してマッチングするか否かを
判断すると、この時にはストリッピング動作の遂行可否
を判断するようになる。
【００２３】
【発明の効果】前述したように、本発明はＦＤＤＩネッ
トワ−クから受信されるパケットのデ−タストリ−ムを
１６ビットデ−タフォ−マットに変換してＣＡＭに記録
して判読することにより、フォワ−ディングとストリッ
ピングをハ−ドウェア方式で具現できる。その故、ソフ
トウェア処理負担の高いシステムのＣＰＵの負荷を軽減
させ得るようになりシステムの性能を向上さることがで
き、他のネットワ−クシテスムとも互換応用し得る。
トワ−クから受信されるパケットのデ−タストリ−ムを
１６ビットデ−タフォ−マットに変換してＣＡＭに記録
して判読することにより、フォワ−ディングとストリッ
ピングをハ−ドウェア方式で具現できる。その故、ソフ
トウェア処理負担の高いシステムのＣＰＵの負荷を軽減
させ得るようになりシステムの性能を向上さることがで
き、他のネットワ−クシテスムとも互換応用し得る。
【図１】従来のＦＤＤＩネットワ−クの概念を説明する
ための図である。
ための図である。
【図２】従来のＦＤＤＩステ−ションブロック図であ
る。
る。
【図３】本発明のよるＦＤＤＩステ−ションのアドレス
情報判読装置のブロック図である。
情報判読装置のブロック図である。
【図４】ＦＤＤＩパケットのデ−タフォ−マットを説明
するための図である。
するための図である。
【図５】（Ａ）〜（Ｊ）は図３のアドレス情報判読装置
の動作タイミング図である。
の動作タイミング図である。
５０，６０ ビットデータバス
７０ 制御信号発生回路
７２ 第１検出器
７４ 第２検出器
７６ 状態マシン
７８ メモリ制御マシン
８０ 入力ラッチ
８２ 第１ラッチ
８４ 第２ラッチ
９０ 出力ラッチ
９２ 第３ラッチ
９４ 第４ラッチ
１００ アドレサブルメモリ
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５ 制御信号
ＤＳ１ 第１検出信号
ＤＳ２ 第２検出信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−252955（ＪＰ，Ａ)
特開 平４−207650（ＪＰ，Ａ)
特開 平１−314022（ＪＰ，Ａ)
特開 平２−287855（ＪＰ，Ａ)
特開 平２−140853（ＪＰ，Ａ)
特開 昭64−55665（ＪＰ，Ａ)
特開 昭63−29870（ＪＰ，Ａ)
特表 平５−501191（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/28
G06F 13/00 353
H03M 9/00
Claims (4)
- 【請求項１】 複数のｍ- ビットシンボルより構成され
たパケットを伝送するＦＤＤＩネットワ−クシステムの
アドレス情報判読装置において、 ｍ- ビットデ−タバスと、 ｎｍ- ビットデ−タバスと、 前記ｍ- ビットデ−タバスを通じて受信された複数のｍ
ビットシンボル中でスタ−トおよび制御シンボルを検出
して制御信号を発生する制御信号発生手段と、 前記制御信号発生手段の制御信号に応答して前記複数の
シンボル中で奇数番目アドレスシンボルと偶数番目アド
レスシンボルを順次に交互にラッチする入力ラッチ手段
と、 前記制御信号発生手段の制御信号に応答して前記入力ラ
ッチ手段から一対のアドレスシンボルをラッチして前記
ｎｍ- ビットデ−タバスに出力する出力ラッチ手段と、 前記制御信号発生手段の制御信号に応答して前記ｎｍ-
ビットデ−タバスからアドレスシンボルを入力して予め
設定されたアドレス情報とマッチングするか否かを判断
し、マッチング時には判読信号を発生する内容アドレサ
ブルメモリ手段とを具備することを特徴とするアドレス
判読装置。 - 【請求項２】 前記制御発生手段は、 前記スタ−トとおよび制御シンボルのうち、スタ−トシ
ンボルを検出して第１検出信号を発生する第１検出器
と、 前記スタ−トおよび制御シンボル中で制御シンボルを検
出して第２検出信号を発生する第２検出器と、 前記第１および第２検出信号に応答して第１クロック信
号に同期された奇数ラッチ制御信号、偶数ラッチ制御信
号、出力ラッチイネ−ブル制御信号および状態制御信号
を発生する状態マシン手段と、 前記状態制御信号に応答して第２クロック信号に同期さ
れた前記内容アドレサブルメモリ手段のイネ−ブル制御
信号と記入制御信号を発生するメモリ制御マシン手段と
を具備したことを特徴とする請求項１記載のアドレス情
報判読装置。 - 【請求項３】前記入力ラッチ手段は、 前記ｍ- ビットデ−タバスに連結され、前記奇数ラッチ
制御信号に応答して奇数番目アドレスシンボルをラッチ
する第１ラッチ手段と、 前記ｍ- ビットデ−タバスに連結され、前記偶数ラッチ
制御信号に応答して偶数番目アドレスシンボルをラッチ
する第２ラッチ手段とを具備したことを特徴とする請求
項１記載のアドレス情報判読装置。 - 【請求項４】 前記出力ラッチ手段は、 前記第１ラッチ手段に連結され、前記出力ラッチイネ−
ブル制御信号によりイネ−ブルされて前記奇数ラッチ制
御信号に応答して前記第１ラッチ手段の出力をラッチす
る第３ラッチ手段と、 前記第２ラッチ手段に連結され、前記出力ラッチイネ−
ブル制御信号によりイネ−ブルされて前記偶数ラッチ制
御信号に応答して前記第２ラッチ手段の出力をラッチす
る第４ラッチ手段とを具備することを特徴とする請求項
１記載のアドレス情報判読装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR880/1994 | 1994-01-18 | ||
| KR1019940000880A KR970007249B1 (ko) | 1994-01-18 | 1994-01-18 | 데이타버스폭 변환장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221771A JPH07221771A (ja) | 1995-08-18 |
| JP3516998B2 true JP3516998B2 (ja) | 2004-04-05 |
Family
ID=19375882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25252294A Expired - Fee Related JP3516998B2 (ja) | 1994-01-18 | 1994-10-18 | アドレス情報判読装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5504749A (ja) |
| JP (1) | JP3516998B2 (ja) |
| KR (1) | KR970007249B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617544A (en) * | 1994-12-23 | 1997-04-01 | United Technologies Corporation | Interface having receive and transmit message label memories for providing communication between a host computer and a bus |
| KR0146762B1 (ko) * | 1995-07-24 | 1998-08-17 | 양승택 | 병렬 공통 버스형 고속 패킷 교환 시스템에 중재 교환 장치 및 그 방법 |
| WO2018227337A1 (en) * | 2017-06-12 | 2018-12-20 | Qualcomm Incorporated | Techniques and apparatuses for signaling regarding bandwidth dependent control size |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235593A (en) * | 1989-12-01 | 1993-08-10 | National Semiconductor Corporation | Ring latency timer |
-
1994
- 1994-01-18 KR KR1019940000880A patent/KR970007249B1/ko not_active IP Right Cessation
- 1994-10-18 JP JP25252294A patent/JP3516998B2/ja not_active Expired - Fee Related
- 1994-11-03 US US08/334,389 patent/US5504749A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950024079A (ko) | 1995-08-21 |
| KR970007249B1 (ko) | 1997-05-07 |
| JPH07221771A (ja) | 1995-08-18 |
| US5504749A (en) | 1996-04-02 |
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