KR100305268B1 - 스위칭메카니즘에서의등시(等時)데이타의국부루프백 - Google Patents

Abstract

국부 통신망 또는 광역 통신망과 같은 데이타 통신 시스템은 등시 (等時) 데이타를 송신할 수 있는 능력을 구비하고 있다. 상기 시스템은 4 비트 니블(nibble) 을 기초로 복귀 프레임 구조로 데이타를 시간 멀티플렉싱함으로써 등시 데이타 및 비등시 데이타를 이동시킨다. 도달 데이타는, 적절한 하드웨어에 의해 분리 스트림을 조정을 위해 디멀티플렉싱된다.

데이타는 계층적으로 소스로부터 노드를 통해 허브로 이동된다. 허브는, 다른 종착 허브, 노드나 싱크 컴비네이션으로의 분배를 위한 고대역 버스상으로 스위칭하기 위해 내부 접속 메모리내에 데이타를 배치시킨다. 소스 노드 및 종착 노드가 동일 허브에 부착되는 상황에서, 허브는 종착 노드에 직접 국부 루프백을 제공하여 우선적으로 버스상에 송신된 데이타를 배치시킬 필요성을 없앤다. 이러한 능력은 다른 등시나 비등시 데이타 교통량을 위해 고대역폭 버스상에 고대역폭의 여유(room)를 유지한다.

Description

스위칭 메카니즘에서의 등시(等時) 데이타의 국부 루프백

제1(a)도는 등시 데이타 프레임 송신에 대한 타이밍 차트.

제1(b)도는 패킷 (packet) 화된 데이타 송신에 대한 타이밍 차트.

제1(c)도는 토큰 링 (token ring) 데이타 송신에 대한 타이밍 차트.

제2(a)도는 본 발명의 한 실시예에 따른 성형 (star) 및 링형 (ring) 통신시스템에 대한 도면.

제2(b)도는 단일의 허브 (hub) 내에 다수의 등시 회로를 갖는 성형 및 링형 통신 시스템에 대한 도면.

제2(c)도는 본 발명의 한 실시예에 따른 트리형 (tree) 통신 시스템에 대한 도면.

제3도는 본 발명의 한 실시예에 따라 구성된 통신 시스템에 대한 도면.

제4도는 본 발명의 한 실시예에 따른 노드(node) 회로에 대한 블록다이어그램.

제5도는 본 발명의 한 실시예에 따른 허브 수신기회로에 대한 블록다이어그램.

제6도는 본 발명의 한 실시예에 따른 비등시 데이타용 수신 인터페이스에 대한 블록다이어그램.

제7도는 본 발명의 한 실시예에 따른 등시 데이타용 수신 인터페이스 및 그에 해당하는 허브 회로에 대한 도면.

제8도는 본 발명의 한 실시예에 따른 비등시 데이타용 허브 송신 인터페이스에 대한 블록다이어그램.

제9도는 본 발명의 한 실시예에 따른 비등시 데이타용 허브송신기 인터페이스에 대한 블록다이어그램.

제10도는 본 발명의 한 실시예에 따른 좌표 데이타 송신에 대한 타이밍 차트.

제11도는 본 발명의 한 실시예에 따라 지연회로를 갖는 노드회로에 대한 블록다이어그램.

제12도는 본 발명의 한 실시예에 따라 국부 루프백 능력을 갖는 등시 데이타용 수신 인터페이스에 대한 도면.

[발명의 분야]

본 발명은 국부 통신망 (local area network) 또는 광역 통신망 (wide area network) 과 같은 데이타 통신망에 관한 것으로 특히, 등시 (等時) 데이타를 송신하는 회로망에 관한 것이다.

[발명의 배경]

등시 데이타는 일반적으로, 패킷화되어 있지않은 데이타로서 미결상태이고 잠재적으로 계속적인 지속기간을 이루는 데이타로 설명될 수 있다. 등시 데이타 소스의 예는, 이미지 및 그에 관련된 음성을 나타내는 실질적으로 계속적인 데이타 스트림을 출력시키는 비디오 카메라, 및 실질적으로 계속적인 음성 데이타 스트림을 출력시키는 전화를 포함한다. 등시 데이타 싱크의 일례는 실질적으로 계속적인 디스플레이용 비디오 데이타 스트림을 수신하는 비디오 모니터이다.

제1(a)도는 등시 데이타 송신을 개략적으로 도시한 것이다. 데이타 송신 또는 “접속”은 우선, 예를들면 전화 대화를 개시하거나 비디오 카메라 송신 (12)을 개시함으로써 개시된다. 데이타 송신을 개시한 후에는, 전화 대화나 비디오 송신 (14)이 마무리될때까지 데이타 송신 또는 보조관리 정보 (종착, 소스, 오디오 또는 비디오 타이밍등) 를 수반하는 데이타 송신은 미결상태의 시간주기동안 실질적으로 계속 제공된다. 송신되는 모든 비트는 반드시 데이타 비트를 나타낼 필요성이 없다. 종착 및 비디오 타이밍을 제어하는 “보조관리(housekeeping)” 비트도 역시 송신될 수 있다. 더군다나, 송신되는 데이타는 공백 비디오 이미지 송신이나 전화 대화시 침묵 (silence) 과 같은 “널 (null)”데이타를 포함할 수 있다. 등시 데이타 송신의 한 형태는, 예를들면 1991년 3월 25일자 FDDI Hybrid Multiplexer, Revision 2.4에 기재된 바와같은 섬유분배형 데이타 인터페이스 -II (Fiber Distributed Data Interface -II : FDDI - II) 이다.

비등시 데이타 소스 및 싱크이외에도 등시 데이타 소스 및 싱크를 포함하는 멀티미디어 컴퓨터 및 워크 스테이션에 대한 증가하는 이용가능성은 통신망 환경에서의 등시 데이타의 송신에 대한 증가되는 관심사이다. 현존하는 여러 통신망은 통신망상의 스테이션간의 비등시 데이타 통신을 사용한다. 통상적으로 사용되는 데이타 송신 프로토콜은 패킷 송신 시스템 및 토큰링 시스템을 포함한다.

패킷화된 데이타 송신의 일례는 통상적으로 사용되는 이더넷 (ethernet) 시스템이다. 10BASE - T 로서 알려져 있는 한 구현은 1989년 11월 15일자 draft Nine supplement to IEEE standard 802.3 에 기재되어 있다. 제1(b)도는 패킷 송신 (22) 을 도시한 것이다.

토큰 링 시스템에서, 노드는 전자 토큰을 수신한 경우에만 데이타를 송신한다. 통상적으로 사용되는 한 토큰 링 시스템은 IEEE standard 802.5 에 기재되어 있다. 제1(c)도는 토큰 링 시스템에서의 데이타 송신 (23) 을 도시한 것이다.

현존하는 이들 데이타 통신망상에 등시 데이타를 수용하려는 이전의 여러가지 시도는 불리한 동작 특성을 초래시킨다. 어떤 시스템에서는, 주어진 등시 데이타 소스나 싱크에 사용될 수 있는 대역폭은 통신망상에서 송수신하는 총체적인 등시 데이타 소스 및 싱크에 정비례하여 열화(劣化)한다. 더군다나, 등시 데이타 소스 및 싱크의 존재는 또한 비등시 대역폭을 열화시킨다.

그 이외에도, 현존하는 등시 시스템은 또한 이전의 통신망과의 거의 또는 어떠한 양립성도 제공하지 못한다. 이러한 불양립성은 등시 및 비등시 교통량을 수용하기 위해 하드웨어나 소프트웨어의 대규모 교체를 필요로 한다. 따라서, 이더넷 능력을 갖는 멀티미디어 PC 및 비디오 카메라는 등시 및 비등시 데이타 소스/싱크를 동시에 사용할 수 없다.

[발명의 요약]

발명의 명칭이 “등시 능력을 갖는 데이타 통신용 통신망 (Network for Data Communication with Isochronous Capability)”이며 본원과 동일자 출원되었고 참고로 기재한 미국 특허출원 제07/969,916호에는 등시 데이타 소스 및 싱크를 전후한 데이타의 통신을 제공하는 시스템이 기재되어 있다. 등시 데이타 소스/싱크에 사용될 수 있는 대역폭은 통신망상에서의 비등시 요구의 변화와는 독립적이고, 그 반대의 경우도 동일하다. 더군다나, 각각의 데이타 소스/싱크는 통신망상에서의 소오스/싱크 대역폭 요구의 변화에 무관한 등시 대역폭에 의해 보장된다. 또한, 등시 통신 시스템은, 종종 적절한 이전의 시스템과의 고도의 양립성을 유지함으로써, 단지 최소한의 하드웨어/소프트웨어의 교체만을 필요로 한다. 예를 들면, 등시 데이타의 실효 데이타 속도는 비등시 데이타의 대역폭이나 교통량의 변화나 비등시 데이타의 방해 (예컨대, 이더넷 데이타에 있어서의 데이타 충돌이나 토큰링 데이타의 경우에 있어서의 토큰 손실) 에 의해 변화되지 않는다.

상기 시스템은, 데이타 소스를 중앙 허브에 송신하며 이는 다시 데이타 싱크에 상기 데이타를 송신하는 성형 통신망으로서 구현되는 것이 바람직하다. 그러한 몇가지 성형 시스템은, 예를들면 링 구조나 트리 구조에 있어서의 허브와 고대역폭버스, 예컨대 시간 슬롯 상호변화(TSI) 버스간 상호접속에 의해 접속될 수 있다. 허브에 도달하는 멀티플렉싱된 데이타는 디멀티플렉싱 (demultiplexing)되어 등시 - 소스 데이타, 비등시 - 소스 데이타 및 D 채널 및 M 채널 정보를 분리시킨다.

비등시 -소스 데이타는 비등시 데이타 스트림을 조정하기 위해 세분화된 허브 회로에 제공될 수 있다. 바람직스럽게는, 허브 회로는 분리된 비등시 데이타 스트림을 이전의 비등시 통신망상에서 사용될 수 있는 형태와 거의 유사한 형태로 변환시킨다. 예를 들면, 비등시 -데이타가 이더넷 MAC로부터 발생되는 경우에, 허브는 분리된 비등시 데이타를 표준 이더넷 허브 중계기 회로에 의해 조정된 형태로 변환시킨다.

마찬가지로, 등시 소스 데이타는 등시 데이타 스트림을 조정하기 위해 세분화된 허브 회로에 제공될 것이다. 본 발명의 한 실시예에 의하면, 허브 등시 데이타 회로는 국부 루프백 (local loopback) 능력을 포함한다. 소스 노드 및 종착 노드가 동일한 허브 회로에 연결되어 있는 상황에서, 국부 루프백 능력에 의해 허브는, 우선 허브와 상호접속된 TSI 버스상에 데이타를 배치시키지 않고서도 노드간의 데이타 송신을 가능하게 한다. 그리하여, TSI 버스 대역폭은 내부 송신에 영향을 받지 않는다. 따라서, 서로 다른 허브상의 노드를 상호접속시킬 수 있는 시스템의 능력은 동일한 허브에 접속된 노드간의 송신에 의해 영향을 받지않는다.

본 발명의 다른 실시예에 의하면, 국부 루프백은 소스 노드 및 종착 노드가 동일한 허브에 접속되어 있으며 허브가 고대역폭 버스를 통해 서로 접속되어 있는 통신망 구조에 사용될 수 있다. 따라서, 본 발명은 버스 외부 대역폭에 영향을 주지 않고서도 그러한 송신을 이루는 시스템을 제공한다.

[본 발명의 바람직한 실시예에 대한 상세한 설명]

본 발명의 상세한 설명은 비등시 및 등시 통신을 지원하는 데이타 송신 시스템의 문맥으로 제공된다. 그러므로, 이하에 제공되는 설명은 본 발명의 설명을,

1) 동일한 허브에 접속된 비등시 데이타 싱크 및 비등시 데이타 소스사이의 송신, 및

2) 동일한 허브에 접속된 등시 데이타 싱크 및 등시 데이타 소스사이의 송신에 사용되는 것으로 가능하게 한다. 그러므로, 상기 설명은 본 발명이 사용될 수 있는 보다 통상적인 상황중 몇가지를 예시한다. 그러나, 본 발명은, 기술되는 특정의 등시/비등시 데이타 송신 시스템과 관련하여서만 사용되는 것에 국한하지 않으며 노드간의 통신이 허브를 통해 생기는 데이타 송신 시스템내에 용이하게 합체될 수 있다.

[시스템 동작에 대한 총괄적인 개요]

발명의 명칭이 “등시 능력을 갖는 데이타 통신용 통신망 (Network for Data Communication with Isochronous Capability)”이며 본원과 동일자로 출원되었고 여기에 참고로 기재된 미국특허출원 제07/969,916호에는 성형으로 구성될 수 있으며 링이나 트리 (tree) 형태로 상호접속될 수 있는 등시 데이타용 데이타 통신 시스템이 기재되어 있다. 그러한 시스템은 제2(a)도, 제2(b)도 또는 제2(c)도에 도시되어 있다. 제2(a)도에 도시된 구성에서는, 허브가 링형태로 접속되어 있는데, 제 1 허브 (44a)는 제 2 허브 (44b)에 데이타를 보내며, 제 2 허브 (44b)는 제 3 허브 (44c)에 데이타를 보내고, 제 3 허브 (44c)는 순환 (cycle) 발생기 및 대기시간 조정회로를 통해 제 1 허브 (44a)에 다시 데이타를 보낸다. 시간 슬롯 상호변화 (TSI)링 (58f)을 통해 허브간 접속이 이행되어 있다. 한 실시 예에서는, FDDI - II 시스템은 TSI 링 (58f)으로서 사용될 수 있다. 제2(b)도는 단일 허브내에 다수의 등시 회로를 지니는 성형 및 링형으로 배치된 허브 (44a, 44b, 44c)를 도시한 것이다. 제2(c)도는 트리 형태의 통신 시스템을 도시한 것이다. 페어런트(parent) 허브 (44a)는 고대역폭의 백본 (backbone)에 접속한다. 허브 (44b)는 페어런트 허브 (44a)의 챠일드 (child)허브로서 동작하며 허브 (44a)의 포트 (2)에 부착되어 있다. 차일드 허브 (44c)는 차일드 허브 (44b)로부터 종속 연결되어 있다.

성형 및 링형은, 고대역폭 버스상에서 동작하는 단일의 허브에 부착된 복수개의 노드 (42a, 42b, 42c) 를 포함한다. 정확한 노드의 갯수는 시스템의 데이타 송신 요구 및 대상에 의존하여 변화한다. 노드 (42a - 42c) 각각은 엄밀하게는 등시 데이타 소스 및 싱크, 엄밀하게는 비등시 데이타 소스/싱크 또는 등시 및 비등시 데이타 소스 및 싱크와 같은 여러 형태의 소스 및 싱크를 포함할 수 있다.

일방의 연선쌍 와이어 (46a - 46r)와 같이 물리적 데이타 송신 미디어를 포함하는 데이타 링크는 각각의 노드를 허브 (44a - 44c) 중 하나에 연결시킨다.

제3도는 허브 (44a) 및 그와 관련된 노드 (42a - 42c) 를 보다 상세하게 도시한 것이다. 제3도 자체는 완전한 성형 시스템을 형성할 수 있다. 각각의 노드 (42a, 42b, 42c) 는 회로 (50a, 50b, 50c) 를 포함한다. 회로 (50a -50c)는 물리적 미디어 (46a, 46c, 46e)상에 송신하기에 적절한 형태로 변화시키기 위해 데이타를 수신하며, 데이타 싱크에 의해 사용되기에 적합한 형태로 변환시키기 위해 물리적 미디어 (46b, 46d, 46f) 로 부터 신호를 수신한다.

허브 (44a) 는 물리적 미디어 (46a, 46c, 46e) 로 부터 데이타를 수신하고, 비등시 소스 데이타 및 D 채널 및 M 채널 데이타와 등시 소스 데이타를 분리시키며, 분리된 데이타를 다운스트림 허브회로 (56) 에 의한 조정에 적합한 형태로 변환시키기 위한 회로 (54a, 54b, 54c) 를 포함한다. 도시된 실시예에서는, 분리된 등시 소스데이타는 TSI 버스상에 데이타를 배치시키기 위한 시간 슬롯 상호변화 제어기 (58)와 같은 등시 스위칭 회로에 제공됨으로써, 다른 허브와 여러 종착 노드 (42b -42f) 와의 송신을 위해 허브에 내재하는 다른 등가회로 (54b, 54c) 에 이동되어 다른 등가 회로 (54b, 54c)에 의해 검색될 수 있다. 분리된 비등시 데이타는, 종착 노드 (42a, 42b, 42c)에 송신하기 위해 비등시 데이타를 이동시키도록 구성된 회로 (60) 에 제공된다. 비등시 소스 데이타가 이더넷 데이타를 포함하는 한 실시예에서는, 허브 회로 (60)가 표준 이더넷 중계기 프로세서일 수 있다. 이러한 방식으로, 상기 시스템은 이전의 어더넷 허브 시스템과 적어도 부분적으로는 소급 양립성 (backwards - compatibility) 이 있을 수 있다.

D 채널 및 유지 데이타는 신호 프로세서 (62) 에 제공된다. 신호 프로세서 (62)는 에러 상태를 사용자에게 식별시켜 경고하여 주며, 예컨대 데이타 경로 (64) 를 통해 등시 및 비등시 제어기 (58, 60) 와 통신함으로써 요구된 접촉, 즉 소스/종착 경로를 제공하여 주는 것과 같은 여러 유지 및 제어 기능을 이행한다.

상기에 기재된 구성요소의 동작은 비디오 카메라, 등시 데이타 소스 (48d) 로 부터 등시 데이타 싱크 (48b)로의 데이타의 송신 및 이더넷 Mac, 비등시 데이타 싱크 (48c)로부터 비등시 데이타 싱크 (48g)로의 데이타의 송신을 설명함으로써 이해될 수 있다. 등시 디바이스 (48d) 로부터 보내진 데이타는, 예를 들면 1.544MbPS의 American “Tl” standard 와 동일한 속도를 갖는 디지탈화된 데이타의 연속 스트림이다. 이더넷 MAC (48c) 로 부터 출력된 데이타는 10Mb/sec 의 표준 10 BASE - T 이더넷 속도로 제공되어 있다. D 채널 정보는 MAC나 상기 시스템을 이루는 회로에 포함되어 있는 것이 바람직한 D채널 데이타 스트림 소스로 부터나, 예를 들면, 대략 64 kb/sec를 초과하지 않는 속도와 같은 가변 데이타 속도로 가상 키 패드(48f) 로부터 제공되어 있다.

라인 (66a, 66b, 66c) 은 소스 (48d, 48c) 로 부터 노드 회로(50b) 로 데이타 스트림을 이동시킨다. 제4도는 회로 (50b)를 더 상세하게 도시한 것이다. 노드 회로 (50b) 는 데이타 소스 및 종착사이의 효과적이며 양립성있는 송신을 가능하게 하도록 착신 데이타 스트림상에서 동작하는 하드웨어를 포함한다. 멀티플렉서 (70) 는 일련의 중계 프레임이나 템플릿 (template) 을 사용하여 4 비트를 기초로 착신 데이타를 멀티플렉싱시킨다. 이러한 실시예에서는, 상기 프레임이 매 125마이크로 초마다 중계된다.

표 1은 본 발명의 한 실시예에 따라 다양한 데이타 스트림, 부가적인 데이타 및 제어 바이트를 시분할 멀티플렉싱하는 방법을 도표로 나타낸 것이다. 표 1에 기재된 각각의 심벌 (symbol)은 4비트 데이타를 나타낸 것이므로 2개의 심벌로 구성된 모든 그룹은 한 8 비트 바이트 데이타를 나타낸다. 표 1에서, E는 이더넷 스트림 (66a) 으로부터 유도된 4 비트 데이타를 나타내고, B 는 등시 스트림(66b) 으로 부터 유도된 4 비트 데이타를 나타내며, D 는 D 채널 스트림 (66c)으로부터 유도된 4 비트 데이타를 나타낸다. M 은 M 채널 데이타를 나타내는데, 이는 회로 (50b)에 의해 제공되는 것이 바람직스럽다. 그이외에도, 특정의 바이트 길이 패턴이 제공된다. JK는 프레임 동기 패턴을 나타내고 EM (표 1에서 블록 3 중 첫번째 2 바이트) 은 이더넷 “패드 (pad)”다음에 오는 유지 바이트를 나타낸다.

표 1에서 알 수 있는 바와같이, 각각의 프레임은 256바이트를 수용하고 있는데, 이는 8 바이트로 각각 구성된 32 그룹이나 64 바이트로 각각 구성된 4 블록으로 간주될 수 있다. 등시 데이타 소스 (48d) 로 부터 출력되는 데이타 속도에 대하여는 1.54Mb/sec이다. 기술한 바 있는 프레임 구조는 6.144Mb/sec의 등시 대역폭 능력을 제공한다. 따라서, 본 실시예에서와 단일 등시 데이타 소스 (48b) 는 프레임당 192 개의 “B” 심벌중 48 개만을 사용하여 전적으로 수용될 수 있다. 기본 속도의 ISDN 채널은 등시 채널내에서 3 개의 64 Kb/s 슬롯을 사용함으로써 지원될 수 있다. 따라서, 다양한 등시 데이타 소스는 사용가능한 등시 대역폭사이에 할당될 수 있다. 프레임 구조는 발명의 명칭이 “프레임 구조로 등시 소스 데이타를 송신하는 통신망 (Network for Transmitting Isochronous - Source Data with a Frame Structure”로서 본원과 동일자 출원되었으며 본원에 참고로 기재한 공동으로 양도된 미국특허출원 제07/969,911호에 더 상세하게 기재되어 있다.

상기에 기술한 것과는 다른 프레임 구조는 특정한 목적에 맞는 대역폭의 할당을 제공하는데 사용될 수 있다.

그후, 시간 멀티플렉싱된 데이타는 엔코더 (72)에 의해 엔코딩되어, 2진 제로 (zero) 의 연장 스트링에 의해 잠재적으로 전복될 수 있는 케이블의 AC 밸런스를 유지한다. 도시된 실시예에서, 엔코더는 4/5엔코딩을 이행한다. ANSIIX3T9.5 표준과 부분적으로 일치하는 4/5 엔코딩중 한 특수한 형태는 본 발명의 한 실시예에 따른 4/5 엔코딩 형태를 도표로 나타낸 표 II로 설명된다. 이들 패턴은, 적절하게 결합될 경우, 어떠한 전이도 없으면서 최대 3비트 시간을 갖는다. 표 2에 도시된 엔코딩 형태는 발명의 명칭이 “프레임을 기초로한 데이타의 송신 (Frame - Based Transmission of Data)”로서 본원과 동일자 출원되었으며 본원에 참고가 된 공동 양도된 미국특허출원 제07/970,379호 (미국특허 제5,361,261호) 에 보다 상세하게 기재되어 있다.

그후, 4/5 엔코딩의 결과는, 비제로 복귀반전 (NRZI) 방식을 사용하는 제4도의 엔코더 (74) 에 의해 부가적으로 엔코딩된다. 4/5 - NRZI 엔코딩은, 비등시 소스가 10BASE - T 이더넷 소스인 통신망에 특히 유용한데, 그 이유는 상기 엔코딩이 이더넷 MAC 에 의해 제공 및 기대되는 데이타 속도와 실질적으로 양립할 수 있는 신호 속도로의 전송을 제공하기 때문이다. 그러나, 다른 형태의 옌코딩 또는 데코딩도 역시 8 비트를 10 비트로 엔코딩하는 형태와 같이 사용될 수 있다.

엔코딩한 후에는, 데이타는 프리엠퍼시스 회로 (76) 및 송신기 또는 구동기 (78b) 에 보내진다. 프리엠퍼시스 회로 (76) 는 지터 (jitter) 를 감소시키도록 물리적 매체상에서 송신되는 신호를 보상한다. 그후, 상기 신호는 물리적 매체 (46c) 를 통해 연선쌍, 동축 또는 광섬유 케이블을 포함할 수 있는 허브 (44a) 에 송신된다.

허브 (44a) 는 제3도에 도시된 바와같이 복수개의 회로 디바이스 (54a, 54b, 54c)를 포함하며, 각각의 회로 디바이스는 물리적 미디어 (46)에 의해 노드 (42a, 42b, 42c)증 하나에 연결되어 있다. 제5도에 도시된 바와같이, 물리적 미디어 (46)를 통해 송신되는 데이타는 비직렬 변환기/데코더 (80)에 직렬로 도달한다. 비직렬 변환기/데코더 (80)는, 기능면에서는 상기에 기술한 멀티플렉싱/엔코딩 회로의 반대이며 4/5 NRZl 엔코딩을 데코딩시키고 등시 및 비등시 소스 데이타를 분리시키도록 동작하는 회로를 포함한다. 또한, 비직렬변환기/데코더 (80)는 프레임 타이밍 발생기 (98) 에 의해 사용되도록 JK 프레임 동기 심벌 (96) 로부터 유도되는 동기신호를 출력시킨다. 링크 검출 회로 (82)는 또한, 발명의 명칭이 “통신망 링크 종점 능력 검출 (Network Link Endpoint Capability Detection)”로서 동일자 출원되었으며 본원에 참고로 기재한 공동으로 양도된 미국특허출원 제07/971,018호에 보다 상세하게 기재된 바와같이, 노드가 (예컨대, 10BASE - 7, 등시 이더넷 또는 등시로) 동작하여 모드 선택신호를 출력시키는 모드의 검출을 위해 물리적 미디어 (40) 로부터 데이타를 수신한다.

비등시 소스 데이타 (94b) 및 등시 소오스 데이타 (94a)는, 종착 노드로의 송신을 위해 필요에 따라 여러 허브회로 구성요소 (54a, 54b, 54c) 에 사용될 수 있다. 한 실시예에서, 분리된 등시 데이타 (94a) 및 비등시 데이타 (94b)는 각각의 인터페이스(58, 59)에 의해 재구성되어, 종착 노드로의 송신에 적합한 형태로 등시 출력 (102) 및 비등시 출력 (104) 을 제공한다. 한 실시예에서는 비등시 데이타 (94b) 가 E인터페이스 (59)에 의해 구성됨으로써 출력 데이타 (104)는 허브 회로 (54)로의 제공 및 종착 노드로의 결과적인 송신을 위해 중계기 디바이스에 의해 처리될 수 있다. 비등시 데이타용 중계기를 사용하는 변형 예로서, 패킷 접속은 미디어 액세스 제어층 브리지를 통해 링크 (link) 될 수 있다.

제6도는 비등시 데이타 (94b)를 수신하며 이전에 사용가능한 중계기 회로 (60) 에 의해 처리될 수 있는 형태의 출력 (106, 108) 을 제공하는 형태의 E 인터페이스 (59)의 한 구현예를 도시한 것이다. 비등시 데이타는 데이타 속도를 고르게 하도록 선임선출 (FIFO) 버퍼 (112)에서 수신된다. 회로 (114)는 캐리어 검출 신호를 출력시키기 위해 로직 회로 또는 상태 기계 (116)에 의해 사용되는 이더넷 데이타 패킷을 모방하도록 제공되는 “무 캐리어 (no carrier)” 심벌을 검출한다. FIFO (112) 로 부터 발생된 출력은 데이타 출력 (106) 을 발생시키도록 멀티플렉서 (120) 및 비 직렬 변환기 (122) 에 제공된다. 멀티플렉서 (120) 는 출력 데이타 (106) 내에 적절한 프리앰블 (preamble) 비트로 제공하도록 프리앰블 스트림 (124)을 수신할 수 있다. 또한, FIFO (112) 로부터 발생된 출력 (118) 은 데코드 회로 (128)에 제공되어, 데이타 충돌 및 정렬 에러 심벌을 인식하고 상태기계 (116)에 적절한 신호 (130, 132) 를 출력시킨다. 수신 인터페이스 (59) 의 동작 및 구성요소는 발명의 명칭이 “프레임을 기초로한 데이타의 송신 (Frame - Based Transmission of Data)”인 미국특허출원 제07/970,329호에 보다 상세하게 기재되어 있다.

본 실시예의 목적을 위해, 등시 소스 (48d) (제7도 참조) 로 부터 발생된 데이타는 표 1의 블록 0에 있는 “B” 심벌(즉, 프레임 구조에 내재하는 첫번째의 48개 “B” 심벌)로 나타낸 첫번째 24등시 바이트와 각각의 프레임으로 송신된다고 가정하기로 한다. 제5도는 본 발명의 한 실시예에 따른 B인터페이스 (58) 를 도시한 것이다. 제 7도의 실시예에서는, 분리된 등시 데이타 (94a) 가 2 개의 버퍼 (132a, 132b) 중 하나에 저장되어 있다. 상기 버퍼 (132a, 132b) 의 저장 타이밍은 125 마이크로초 프레임 송신 타이밍과 동등함으로써, 첫번째 프레임으로 부터 유도된 데이타 (94a)는 125마이크로초의 제 1시간주기동안 제 1 버퍼 (132a) 에 저장되고, 다음 125 마이크로초의 시간주기동안 다음 프레임으로 부터 유도된 등시 데이타 (94a)가 제 2버퍼 (132b)에 저장된다. 한 실시예에서, 데이타는 이 데이타가 수신되는 것과 동일한 순서로 버퍼 (132) 에 저장될 수 있기 때문에, 표 1에 기재된 첫번째 2 개의 “B” 심벌로 나타낸 8 비트는 버퍼 (132a) 의 제 1 저장 위치에 저장되고 표 1에 기재된 두번째 2개의 “B” 심벌에 해당하는 것은 버퍼(132a) 의 제 2 저장위치에 저장되고 이하 마찬가지로 저장된다. 표 1 에 도시된 프레임 구조가 프레임당 96바이트의 등시 데이타를 수용하기 때문에, 버퍼 (132a, 132b) 각각은 지원된 노드당 96바이트의 데이타를 저장할 수 있는 능력을 지닌다. 첫번째 프레임으로부터 도출된 등시 데이타가 버퍼 (132)내에 저장된 후에는, 다음 125 마이크로초 시간주기동안 (다음 프레임으로부터 도출된 데이타가 제 2 버퍼 (132b) 내에 저장되지만) 첫번째 버퍼 (132a) 내에 저장되어진 데이타는 고대역 폭 버스 (134) 상에 송신될 수 있다. 버퍼 (132) 의 로딩 및 순서는 허브 (44a) 에 의해 지원되는 노드의 갯수에 의존한다. 버스 (134) 는 허브 (44a) 에 접속되는 복수개의 노드로 부터 출력되는 등시 데이타를 이동시키기에 충분한 대역폭을 지닌다. 허브 (44a)가 16개의 노드에 접속되어 있는 한 실시예에서는, 버스 (134)의 대역폭은 매 125마이크로초 (즉, 매 프레임) 마다 1536바이트의 데이타 (즉, 16개의 노드 x 노드당 96바이트)를 수신하기에 충분하여야 한다. 이는 대략 98304 Kb/sec 의 대역폭에 해당한다.

허브에 부착되는 노드의 갯수 및 등시 데이타에 전용되는 대역폭과 같은 시스템 구성의 실시 태양에 의존하여, 본 발명의 다른 실시예는 TSI 버스 (134) 대신에 다른 대역폭을 구비할 수 있다. 그러나, 98304 Kb/sec의 대역폭은, FBDI -II 에 사용되는 대역폭과 거의 정합하여, TSI 링 (58) 이 FDDI 시스템인 구성을 이루는 TSI 링 (58) (제3도 참조)에 TSI 버스 (134)상의 데이타를 이동시키는 것을 매우 용이하게 하기 때문에 매우 유용하다.

한 실시예에 의하면, 데이타는 시간 슬롯 상호변화 방식으로 버퍼 (132) 로부터 버스 (134) 상의 시간 슬롯으로 이동된다. TSI 버스 (134) 상에 이동된 데이타는, 대략 0.08138 마이크로초의 지속기간을 각각 갖는 1536 시간 슬롯으로 분할되는 125 마이크로초 시간 프레임으로 송신된다. 각각의 시간 슬롯은 데이타 및 그와 관련된 제어 및 패리티를 지닌다. 따라서, 한 바이트는 10비트의 시간 슬롯 정보를 나타낼 수 있다. 따라서, 버퍼 (132a)로부터 발생된 데이타는 125 마이크로초 프레임의 1536 시간 슬롯중 적합한 시간 슬롯으로 TSI 버스 (134) 상의 도면번호 (132a) 에 저장된 1536 바이트중 주어진 바이트를 송신함으로써 TSI 버스 (134)상에 배치될 수 있다. 시간 슬롯중 어느 것이 적합한지는 데이타로 형성될 용도, 특히 D채널을 통해 설정된 접속으로 미리 결정된 바와같은 데이타의 종착에 의존한다.

도시된 실시예에서, 데이타의 종착은 D채널 정보를 사용하여 미리 설정되었다. D채널 정보는 신호 프로세서 (138)에 보내진다. 소스, 종착 및 필요한 다른 정보를 포함하는 D 채널 정보는 바람직하게는 스위치 테이블 (140) 에 여러값을 저장하는데 사용된다. 한 실시예에서, 스위치 테이블 (140)은 이러한 실시예의 허브 회로 (58) 와 관련된 16 개의 노드에 해당하는 16 개의 섹션 (142a - l42p) 으로 분할된다. 각각의 섹션 (142) 은 TSI 버스 시간 프레임을 이루는 1536 시간 슬롯에 해당하는 1536 비트를 수용한다. 이들 비트는 멀티플렉서 (146) 의 제어 (114) 로서 사용될 수 있다.

본 실시예에서는, 125 마이크로초 프레임당 도면번호 (48d) 로부터 도출된 24바이트의 데이타가 각각의 도면번호 (48d) 프레임의 첫번째 24개의 B슬롯으로 이동된다. 따라서, 소스 (48d)로부터 도출된 데이타는 등시 데이타 버퍼 (132)에 저장된다. 이러한 실시예의 등시 데이타의 종착은 모니터 (48b)이다. 따라서, 24개의 B 슬롯 데이타는 데이타 버퍼 (154a) 에 송신된 다음에, 다음 프레임상에서 해당하는 첫번째 24 개의 B슬롯을 이루어 도면번호 (48b) 에 송신된다.

24 개의 B 슬롯은 TSI 버스에 종착되었는데, 이러한 경우에, 도면번호 (132) 에 있는 24개의 B 슬롯은 TSI 버스상에서 스위칭되었다. 스위치 테이블의 일부내용은 매 TSI 시간 슬롯에 대한 1 비트 (즉, 매 0.08138 마이크로초마다 1 비트) 의 속도로 멀티플렉서 (146) 를 제어하도록 라인 (150) 을 제어하였다. TSI 버스의 첫번째 10 개의 시간 슬롯이 또다른 허브에 부착된 한개 노드에 종착되는 B 데이타를 수신하지 못한다고 가정하면, 첫번째 TSI 시간 슬롯동안, 멀티플렉서 제어(114) 는 “0”이 되고 어떠한 데이타도 버퍼 (132) 로 부터 버스 (134) 상에 출력되지 않는다. 멀티플렉서 (146)는 데이타가 첫번째 시간 슬롯을 이루어 TSI 버스상에 이미 있었던지 간에 TSI 버스 (134) 를 따라서만 이동되게 한다. 이는, TSI 버스의 11번째 시간 슬롯까지 계속되는데, 이러한 시간에서 또다른 허브에 부착된 한 노드에 종착되는 B데이타는 TSI 버스상에 출력되기 시작한다. 다음 24개 각각의 TSI 버스 시간 슬롯동안, 멀티플렉서 (146) 의 제어신호는 “1” 이 되고 버퍼 (132) 의 적합한 데이타 위치에 저장된 한 바이트는 멀티플렉서 (146) 를 통해 버스 (134) 상에 출력된다. 버퍼 (132) 의 어느 데이타 위치가 적합한지는 스위치 테이블에 수록된 판독 포인터에 의해 결정될 수 있다. 바람직하게는, 버퍼 (132)는 랜덤 액세스 메모리 (RAM) 이며 판독 포인터는, TSI 슬롯 시간을 나타낼경우, 스위치 테이블 내용에 따라 결정된다. TSI 버스상으로의 24바이트의 이동을 완료한 후에는, 버스 (134)의 이러한 특정한TSI 프레임의 후속하는 시간 슬롯동안 버퍼(132a)로부터의 출력이 없는데, 그 이유는 이러한 실시예에서 다른 어떤 접속도 설정되어 있지 않았기 때문이다. 이러한 방식으로, TSI 버스상의 프레임용 시간 슬롯 (11 내지 34) 은 버퍼 (132a) 에 저장된 데이타, 즉 등시 소스 (48d) 에 의해 출력된 24 바이트의 데이타로 충전된다.

제7도는 또한 TSI 버스 (134) 로부터 종착 노드까지 검색된 등시 데이타의 송신을 도시한 것이다. 본 실시예는 송신 프레임의 첫번째 24의 짝수 시간 슬롯에 저장된 24 바이트의 데이타를 검색하기 위해 허브 (44a) 를 필요로한다. TSI링으로 부터 유도된 데이타는 싱크 (48b)와 관련된 B 인터페이스 (58)에 의해 검색된다.

TSI 링으로 부터의 검색은, 멀티플렉서 (146)의 제어에 대해 기술한 것과 유사한 방식으로 표 (162)에 의존하여 신호 프로세서 (138)로 부터 라인 (160)을 통해 출력된 제어 신호 (158) 에 의해 제어되는 멀티플렉서 (156) 에 의해 달성된다.

허브 (44a) 의 E 인터페이스 (60) 는 비등시 싱크 (48g) 로 지정된 중계기 (60)로 부터 도출된 비등시 데이타 (소스 (48c)) 를 검색한다. 제8도에는 E 송신 인터페이스 (168)의 일례가 도시되어 있다. 제8도에 도시된 송신 인터페이스는 일반적으로 제6도에 도시된 E 수신 인터페이스 (60) 의 기능과 반대이다. 데이타 (166)는 비직렬로 변환된 다음에, 멀티플렉서 (174)에서 어느 필요한 정렬 에러 비트 (172)와 결합되고, 상기 멀티플렉서 (174)의 출력은 FIFO (176)로 이동된다. 병렬 인터페이스는 또한, MAC의 경우 FIFO를 필요로 하지 않고서도 제공될 수 있다. 동기 검출 회로 (178)는 상태기계 (180)로의 이동을 위해 중계기 출력 (166)로부터 동기 정보를 추출시킨다. 상태기계 (180)는 또한 캐리어 검출 정보 (184)를 수신하여 계수기 정보 (186)를 형성하고, 제어신호 (188)를 FIFO (176)에 제공한다. FIFO (176)로 부터 출력된 데이타는 멀티플렉서 (196)에 의해 프리앰블 비트 (190), 및 널 캐리어 (null carrier) 비트 (194) 와 멀티플렉싱된다. E 송신 인터페이스의 동작은 발명의 명칭이 “프레임을 기초로한 데이타 송신 (Frame -Based Transmission of Data)”인 미국특허출원 제07/970,329호에 보다 상세하게 기재되어 있다.

E 송신 인터페이스 (168)로 부터 출력된 데이타 (198)는 제9도에 도시된 바와 같이, 등시 데이타 출력 (164) 및 M 채널 및 D 채널 데이타 (170)와 함께 엔코더 직렬변환기 회로 (202)에 제공된다. 엔코더/직렬 변환기 (202) 는 제4도에 도시된 엔코딩 회로와 거의 동일하게 구성되어 있다. 특히, 엔코더/직렬 변환기 (202)는 3개의 데이타 스트림 (198, 170, 164)을 결합시키기 위한 멀티플렉서, 4/5 엔코더, NRZI 엔코더, 및 프리엠퍼시스 회로를 제공한다. 송신 타이밍은 송신 타이밍 회로 (204) 에 의해 제어된다. 엔코더/직렬변환기로 부터 도출된 출력 (206)은, 미국 특허출원 제07/971,018호에 보다 상세하게 기재된 바와같이, 링크 종점 검출의 목적으로 멀티플렉서 (210)에 의해 링크 비트 발생기 (208)로 부터 도출된 링크 비트 (link beat) 와 선택적으로 결합된다.

허브 (44a)로부터 노드 (42)로 보내진 등시 및 비등시 데이타는, 상기에 기술한 바와같이 노드 (48)로 부터 허브 (44a)로 보내진 데이타에 사용되는 프레임 포맷과 거의 동일한 것이 바람직한 프레임 포맷으로 보내진다. 노드 (42) 에서, 회로 (50)는, 허브에서 데코딩 및 디멀티플렉싱 기능을 이행하기 위해 기술한 것과 마찬가지로, 데이타를 데코딩 및 디멀티플렉싱하기 위한 디바이스, 주로 위상 동기 데코드 (86), 및 NRZI 데코드 (88), 4/5 데코드 (90), 및 디멀티플렉서 (92)를 포함한다. 그후, 데코딩되고 디멀티플렉싱된 데이타는 노드 (42)의 여러 데이타 싱크에 보내진다.

제10도는 지연 및 지터를 감소시켜 필요한 버퍼링 메모리량을 최소화시키는 타이밍 형태를 도시한 것이다. 제10도에 도시된 바와같이, 타이밍은 매 125 마이크로초마다 상승 클록에지를 제공하는 125 마이크로초의 기준 클록 신호 (214)와 동기될 수 있다. 기준신호는 다수의 소스중 어느 하나에 의해 제공됨으로써, 광역 통신망으로 부터나 FDDI - II링으로 부터 도출된 기준신호와 같은 외부 클록 기준과 동기될 수 있다. 순환개시에서, 허브 (44)는 타이밍 라인 (216)상에 타이밍 마크로 나타낸 바와같이, 한 프레임을 노드에 송신하기 시작한다. 물리적 미디어에서의 라인 지연 때문에 노드가 허브에 의해 송신된 프레임을 수신하는 시간은, 타이밍 라인 (218)으로 도시한 바와같이 프레임이 허브로부터 보내졌을 경우의 시간보다 뒤진다. 그러므로, 지연 (220) 은 노드가 허브 (222) 로의 다음 프레임 송신을 개시하기전에 도입된다. 지연 (220) 은, 허브가 클록신호 (214) 의 상승구간과 거의 일치하는 시간에 송신된 프레임을 수신하기 시작하기때문에 물리적 미디어 (46) 를 통한 송신에 의해 도입되는 대기시간으로 간주한다.

지연 (220)은 수신 회로 (78a, 78b)와 노드 (42a, 42b) 및 송신회로 (228a, 228b) 사이에 지연회로 (226a, 226b) 를 삽입시킴으로써 도입될 수 있다. 제11도를 참조하기 바란다. 물리적 미디어의 대기시간이 링크 길이에 의존하여 노드와 노드사이에서 변화하기 때문에, 회로 (226a)에 의해 삽입된 지연길이도 또한 적절하게 변화한다. 계산된 최적의 지연도 적절하게 회로 (228a, 228b) 내로 프로그래밍될 수 있다. 지연 특징은, 발명의 명칭이 “등시 링크 프로토콜(Isochronous Link Protocol)”로서 본원과 동일자 출원되었으며 본원에 참고로 기재한 공동으로 양도된 미국 특허출원 제 07/970,313 호 ( 미국특허 제5,406,559호 ) 에 보다 상세하게 기재되어 있다.

상기에 기술한 타이밍 형태는, 노드로부터 수신된 순환이 허브로부터 송신되는 다음 순환보다 약간 빠르게 도달한다는 것을 보장한다. 소형 FIFO 는, 순환의 도달을 정확하게 정렬시키도록 허브의 수신 데이타내로 삽입될 수 있다. 유사한 FIFO 구조는 노드에서, 이것이 송신될 때까지 수신된 순환 기준과 함께 동기된 데이타에 사용될 수 있다. 이들 FIFO의 제공은 발명의 명칭이 “등시 FIFO 기능을 사용하여 케이블 길이 지연을 수용하는 방법 및 장치 (Apparatus and Method for Accommodating Cable Length Delays Using Isochronous FIFOing)” 로서 본원과 동일자 출원되었으며 본원에 참고로 기재한 공동으로 양도된 미국특허출원 제 07/969,917 호에 더 상세하게 기재되어 있다.

[국부 루프백]

상기에 기술한 일반화된 시스템에서는, 노드간의 데이타 송신은, 소스 노드로 부터 허브로 데이타를 중계시키고, 허브와 상호접속하는 TSI링상에 데이타를 배치시키며, 종착 허브에서 TSI 링으로부터 유도된 데이타를 검색하고, 종착 허브로부터 종착 노드로 데이타를 경로선택함으로써 생긴다. 이러한 과정은 TSI 대역폭을 저하시키며 소스 및 종착 노드 모두가 동일 허브에 접속될 경우에 시스템지연을 도입시킨다.

본 발명에 의하면, 회로 (58) 는 또한 국부 루프백 능력을 구비할 수 있다. 국부 루프백 능력에 의하여 회로 (58) 는 TSI 링 (134) 상에 데이타를 배치시키지 않고서도 수신 버퍼 (132) 로 부터 송신 버퍼 (154) 로 데이타를 직접 송신할 수 있음으로써, 사용할 다른 허브에 TSI 버스 대역폭에 구애받지 않는다 (제2(a)도 및 제2(b)도 참조). 멀티플렉서 (156) 는 루프백을 제어하는데 사용될 수 있다.

국부 루프백 능력은, 예를들면 등시 소스 및 등시 싱크 모두가 동일 허브에 접속될 경우에 유용하다. 예를들면, 앞서 기술한 실시 예에서, 비디오 카메라 등시 소스 (48d) 및 비디오 모니터 등시 싱크 (48b) 모두는 동일 허브 (44a) 와 접속되어 있다. 국부 루프백은, TSI 버스 (134)상에 데이타를 배치시키지 않고서도 실질적으로 “실 시간 (read time)”에 비디오 카메라 (48d) 에 의해 수신된 이미지를 디스플레이하기 위해 데이타를 모니터 (48b) 에 제공하는데 사용될 수 있다.

비등시 루프백은, 미합중국, 캘리포니아, 산타 클라라에 소재하는 National Semiconductor 에 의해 제조된 DP83950 Repeater Interface Controller (RIC) 와 같은 비등시 중계기 디바이스 (60) 에 의해 달성된다.

제12도는 등시 국부 루프백을 구현하기 위한 구조를 도시한 것이다. 데이타 라인 (494) 는, 대개는 TSI 링 (134) 상에 배치되는 버퍼 (132) 로부터 송신된 데이타를 수신하도록 연결되어 있다. 데이타 라인 (494) 은, 도면번호 (134) 상의 데이타가 버퍼 (154) 내로 입력되지 못하게하는 내부 루프백용 멀티플렉서 (156) 에 입력된다. 멀티플렉서 (156) 는 라인 (160) 을 통해 도면번호 (138) 인 스위치 테이블 중 하나에 의해 제어된다. 제어 데이타는 D 채널을 통해 신호 프로세서에 제공되는 종착 정보에 따라 출력 테이블 (162)에 저장된다. 그러나, 테이블(162)은 현재 TSI 및 루프백 (156) 멀티플렉서 입력 모두를 제어하기에 충분한 제어 비트를 저장할 정도로 충분히 넓어야 한다. 내부 루프백이 개시될 경우에, 도면번호 (132a) 로부터 유도된 데이타는, 시간 슬롯대신에, 도면번호 (154) 에 송신된다. 따라서, 내부 루프백이 특정의 시간 슬롯에서 개시될 경우, 관련 TSI 데이타는 도면번호 (154a) 로 로드되지 않는다. 멀티플렉서 (156) 는 내부 루프백을 나타내는 제어라인 (158) 과 함께 사용된다. 제어라인 (158) 의 제어는 신호 프로세서, 한 실시 예에서는 조사표 (look up table) 에 의해 이행된다.

2개의 버퍼 (154a, 154b)는 검색 데이타를 저장하고 앞서 기술한 방식으로 제어된다. 첫번째 시간 프레임동안, 버퍼 (154a) 는 라인 (494) 또는 TSI 버스 (134)로부터 데이타를 수신하지만, 버퍼 (154b)는, 물리적 미디어 (46b)를 통한 종착 노드 (42a) 로의 송신을 위해 이전의 시간 프레임동안 저장된 데이타를 회로 (58)의 라인 (164)에 출력시킨다. 다음 시간 프레임동안, 이들 버퍼의 역활은 반전되어, 라인 (494)으로부터 검색된 데이타는 버퍼 (156b)에 저장되고 이전의 프레임 동안 도면번호 (154a) 에 저장된 데이타는 종착 노드 (42a) 로의 송신을 위해 출력된다.

본 발명의 루프백 제공의 또다른 이점은, 독립 허브가 구현되는 경우 TSI링 (134)의 가능한 제거이다. 데이타 통신망이 단일 허브로 이루어져 있는경우, 데이타 라인 (494) 만이 허브 수신 및 송신 버퍼와 접속할 필요성이 있다. 멀티플렉서 (156)는 앞서 기술한 방식으로 동작하여 도면번호 (132)로부터 버퍼 (152)내에 데이타를 배치시킨다. 그러므로, 분리된 TSI 버스로의 접속은 더이상 필요하지 않지만, 선택적으로 제공될 수 있다.

지금까지 바람직한 실시예 및 특정의 변형 및 수정예를 통해 본 발명을 기술하였지만, 다른 변형 및 수정예도 사용될 수 있으므로 첨부된 특허청구의 범위로 본 발명을 한정한다.

[표 1]

[표 2]

Claims (22)

1. 복수개의 데이타 소스 (source) 및 싱크 (sink) 사이로 데이타를 통신하는 장치로서, 복수개의 노드 및 복수개의 허브를 포함하며, 각각의 노드에는 상기 소스들 및 싱크들 중 최소한 하나가 연결되고, 각각의 허브에는 상기 노드들 중 최소한 하나가 연결되며, 상기 소스들중 하나는 데이타를 등시성으로 송신하도록 구성되어 있고, 상기 소스들중 하나는 데이타를 비-등시성으로 송신하도록 구성되어 있으며, 상기 싱크들중 하나는 데이타를 등시성으로 수신하도록 구성되어 있고,상기 싱크들 중 하나는 데이타를 비-등시성으로 수신하도록 구성되어 있는 장치에 있어서, 각각의 노드는, (a) 노드 송신기 ; (b) 노드 수신기 ; (c) 등시성 및 비-등시성 소스로부터 제 1 데이타 링크를 통해 데이타를 송신하도록 상기 노드 송신기에 연결된 멀티플렉서로서, 최소한 하나의 프레임이 등시성 소스로부터 발생하여 등시성 싱크로 전달되는 등시성 데이타 및 비-등시성 소스로부터 발생하여 비-등시성 싱크로 전달되는 비-등시성 데이타를 포함하는 복수개의 데이타 프레임으로서 송신되는 데이타 스트림을 제공하는 멀티플렉서를 지니고, 최소한 하나의 노드에 연결된 각각의 허브는, (a) 상기 노드로부터 상기 제 1 데이타 링크를 통해 송신되는 데이타를 수신하도록 최소한 하나의 노드의 상기송신기에 연결된 허브 수신기 ; (b) 상기 노드에 데이타를 송신하도록 상기 최소한 하나의 노드의 상기 수신기에 연결된 허브 송신기 ; (c) 상기 허브 수신기를 상기 허브 송신기에 연결시키는 제 2데이타 링크 ; (d) 상기 복수개의 허브중 다른 하나의 허브에 상기 허브 수신기를 연결시키는 제 3 데이타 링크 ; 및 (e) 상기 허브 수신기 및 상기 허브 송신기 사이의 제 2 데이타 링크상에 배치되어 있으며 제어 신호에 연결되어 있는 스위치로서, 상기 제어 신호가 제 1상태에 있는 경우 데이타가 상기 허브 수신기로부터 상기 제 2데이타 링크를 통해 상기 허브 송신기로 전달되고, 상기 제어 신호가 제2상태에 있는 경우 데이타가 상기 허브 수신기로부터 상기 제 3 데이타 링크를 통해 상기 복수개의 허브중 다른 하나의 허브로 전달되는 스위치를 지니는 상기 장치.
2. 제1항에 있어서, 제 2 노드에 연결된 제 2 허브 ; 및 상기 제 1 허브 및 상기 제 2 허브사이로 데이타를 전달하도록 상기 제 1 허브의 허브 수신기 및 허브송신기중 최소한 하나에 및 상기 제 2 허브에 연결된 버스를 부가적으로 포함하는 상기 장치.
3. 제1항에 있어서, 상기 최소한 하나의 노드는 2개의 노드를 포함하는 상기 장치.
4. 제1항에 있어서, 상기 스위치는 멀티플렉서를 포함하는 상기 장치.
5. 제1항에 있어서, 상기 허브 수신기는 상기 노드로부터 수신된 데이타를 저장하는 버퍼를 부가적으로 포함하는 상기 장치.
6. 제1항에 있어서, 상기 허브 송신기는 상기 노드로의 송신을 위해 데이타를 저장하는 버퍼를 부가적으로 포함하는 상기 장치.
7. 제1항에 있어서, 상기 허브는 상기 제어 신호를 저장하는 메모리 디바이스를 부가적으로 포함하는 상기 장치.
8. 제1항에 있어서, 상기 제 2데이타 링크는 등시성 데이타를 전달하는 상기 장치.
9. 제1항에 있어서, 상기 데이타 스트림은 제어 데이타 채널을 부가적으로 포함하는 상기 장치.
10. 제1항에 있어서, 상기 데이타의 수신지의 함수로서 상기 제어 신호를 발생시키는 신호 프로세서를 부가적으로 포함하는 상기 장치.
11. 제10항에 있어서, 상기 신호 프로세서는 상기 제어 신호를 포함하는 스위치 테이블 (table) 을 포함하는 상기 장치.
12. 제 1노드에서 제 1세트의 등시성 데이타 및 제 2세트의 비-등시성 데이타를 수신하는 단계 ; 멀티플렉싱된 데이타 세트를 형성하도록 상기 제 1 세트 및 상기 제 2 세트의 데이타를 멀티플렉싱하는 단계 ; 제 1 데이타 링크를 통해 제 1 허브로, 비-등시성 데이타 및 등시성 데이타를 지니는 복수개의 데이타 프레임으로서 상기 멀티플렉싱된 데이타 세트를 송신하는 단계로서, 상기 데이타 프레임중 최소한 하나는 제 1 수신 디바이스로 전달되는 데이타 및 상기 제 1 수신 디바이스와는 상이한 제 2 수신 디바이스로 전달되는 데이타를 지니는 단계 ; 등시성 데이타 부분 및 비-등시성 데이타 부분을 얻도록 허브 수신기에서 상기 멀티플렉싱된 데이타 세트를 디멀티플렉싱하는 단계 ; 제 1 제어 신호가 표명되는 경우 상기 허브 수신기로부터 제 2 데이타 링크를 통해 허브 송신기로 상기 등시성 데이타 부분을 전달하는 단계 ; 및 제 2제어 신호가 표명되는 경우 상기 허브 수신기로부터 버스로 상기 등시성 데이타 부분을 전달하고 상기 제 1 허브로부터 상기 버스를 통해 제 2 허브로 상기 등시성 데이타 부분을 전달하는 단계를 포함하는 데이타 통신 방법.
13. 제12항에 있어서, 상기 허브 송신기로 부터 상기 제 1허브에 연결된 복수개의 노드중 하나의 노드로 상기 등시성 데이타 부분을 송신하는 단계를 부가적으로 포함하는 데이타 통신 방법.
14. 제12항에 있어서, 중계기 디바이스를 사용하여 상기 비-등시성 데이타 부분을 중계하는 단계를 부가적으로 포함하는 데이타 통신 방법.
15. 제12항에 있어서, 상기 데이타 프레임으로 제어 데이타의 개별 채널을 송신하는 단계를 부가적으로 포함하는 데이타 통신 방법.
16. 제12항에 있어서, 상기 데이타의 수신지의 함수로서 상기 제 1 및 제 2 제어 신호를 발생시키는 단계를 부가적으로 포함하는 데이타 통신 방법.
17. 제16항에 있어서, 상기 제 1 및 제 2 제어 신호를 발생시키는 단계는, 상기 데이타에 대한 최소한 수신지 정보를 스위치 테이블에 저장하는 단계, 및 상기 스위치 테이블에 저장된 수신지 정보의 함수로서 상기 제어 신호를 발생시키는 단계를 포함하는 데이타 통신 방법.
18. 복수개의 노드사이로 데이타를 교환하도록 연결된 복수개의 허브를 지니는 통신 시스템에 있어서, 등시성 및 비-등시성 데이타를 지니는 데이타 프레임을 상기 노드로부터 수신하는 수신 회로 ; 상기 데이타 프레임을 상기 노드로 송신하는 송신 회로로서, 상기 데이타 프레임은 제 1 수신지를 지니는 데이타 및 상기 제 1수신지와는 상이한 제 2 수신지를 지니는 데이타를 포함하는 송신 회로 ; 상기 수신회로를 상기 송신회로에 연결시키는 제 1 데이타 링크 ; 상기 제 1 데이타 링크상에 배치되어 있으며 제어 신호에 연결되어 있는 스위치로서, 제 1제어 신호가 표명되는 경우 상기 등시성 데이타가 상기 수신회로로부터 상기 송신 회로로 전달되는 스위치, 및 제 2 제어 신호가 표명되는 경우 상기 복수개의 허브 중 다른 하나의 허브와 데이타를 교환하도록 상기 수신 회로 및 상기 송신회로중 하나에 및 상기 복수개의 허브중 다른 하나의 허브에 연결된 제 2 데이타 링크를 포함하는 허브 장치.
19. 제18항에 있어서, 상기 수신 회로로 부터 상기 송신 회로로 상기 비-등시성 데이타를 송신하도록 상기 수신회로에 연결된 중계기 회로를 부가적으로 포함하는 허브 장치.
20. 제18항에 있어서, 상기 데이타 프레임은 제어 정보용 채널을 부가적으로 포함하는 허브 장치.
21. 제18항에 있어서, 상기 데이타의 수신지의 함수로서 상기 제 1 및 제 2 제어 신호를 발생시키는 신호 프로세서를 부가적으로 포함하는 허브 장치.
22. 제21항에 있어서, 상기 신호 프로세서는 상기 제 1 및 제 2 제어 신호를 포함하는 스위치 테이블을 포함하는 허브 장치.