KR100291244B1

KR100291244B1 - 등시링크프로토콜

Info

Publication number: KR100291244B1
Application number: KR1019930022993A
Authority: KR
Inventors: 브리안씨.에뎀; 미카엘에스.에반스; 데브라제이.워슬리
Original assignee: 아담 씨. 스트리겔; 버티컬 네트웍스 인코포레이티드
Priority date: 1992-11-02
Filing date: 1993-11-01
Publication date: 2001-09-17
Also published as: JP2003304283A; JP3819012B2; US5406559A; JP3448921B2; JPH06284143A; JP4220533B2; US5440556A; TW253091B; JP2005057800A; EP0596649A1; JP2006295953A; JP3636456B2

Abstract

본 발명은, 등시데이타를 송신하는 능력이 제공되는 국부통신망과 같은 데이타 통신 시스템에 관한 것이다. 그 시스템은, 등시데이타 및 비등시데이타 모두를 4 비트 니블을 기초로하여 순환프레임 구조로 타임 멀티플렉싱시켜 전송한다.

허브에 도착된 데이타는, 그 허브에서 적절한 하드웨어에 의해 분리스트림을 처리하기 위한 분리채널로 디멀티플렉싱 된다. 지연회로는 허브로 하여금 프레임 정렬을 제어하게 할 수 있어 다양한 노드-허브 케이블 길이에 의해 발생된 순환지연을 보상한다.

Description

등시 링크 프로토콜

제 1A 도는 등시 데이터 프레임 송신에 대한 타이밍 챠트.

제 1B 도는 패킷(packet)화된 데이터 송신에 대한 타이밍 챠트.

제 1C 도는 토큰 링(token ring) 데이터 송신에 대한 타이밍 챠트.

제 2A 도는 본 발명의 한 실시예에 따른 성형(star) 및 링형(ring) 통신 시스템에 대한 도면.

제 2B 도는 본 발명의 한 실시예에 따라 단일 허브 (hub) 내에 다수의 등시회로를 갖는 성형 및 링형 통신 시스템에 대한 도면.

제 2C 도는 본 발명의 한 실시예에 따른 타어형 (tier) 통신 시스템에 대한 도면.

제 3 도는 본 발명의 한 실시예에 따라 구성된 통신 시스템에 대한 도면.

제 4 도는 본 발명의 한 실시예에 따른 노드 (node) 회로에 대한 블록다이어그램.

제 5 도는 본 발명의 한 실시예에 따른 허브 수신기회로에 대한 블록다이어그램.

제 6 도는 본 발명의 한 실시예에 따른 비등시 데이터용 수신 인터페이스에 대한 블록다이어그램.

제 7 도는 본 발명의 한 실시예에 따른 등시 데이터용 수신 인터페이스 및 그에 해당하는 허브 회로에 대한 도면.

제 8 도는 본 발명의 한 실시예에 따른 비등시 데이터용 허브 송신 인터페이스에 대한 블록다이어그램.

제 9 도는 본 발명의 한 실시예에 따른 비등시 데이터용 허브 송신기 인터페이스에 대한 블록다이어그램.

제 10 도는 본 발명의 한 실시예에 따른 좌표 데이터 송신에 대한 타이밍 챠트.

제 11 도는 본 발명의 한 실시예에 따라 지연회로를 갖는 노드 회로에 대한 블록다이어그램.

[발명의 분야]

본 발명은 국부 통신망(local area network) 또는 광역 통신망(wide area network)과 같은 데이터 통신망에 관한 것으로 특히, 등시(等時) 데이터를 송신하는 회로망에 관한 것이다.

[발명의 배경]

등시 데이터는 일반적으로, 패킷화되어 있지않은 데이터로서 미결상태이고 잠재적으로 계속적인 지속기간을 이루는 데이터로 설명될 수 있다. 등시 데이터 소스의 예는, 이미지 및 그에 관련된 음성을 나타내는 실질적으로 계속적인 데이터 스트림을 출력시키는 비디오 카메라, 및 실질적으로 계속적인 음성 데이터 스트림을 출력시키는 전화를 포함한다. 등시 데이터 싱크의 일례는 실질적으로 계속적인 디스플레이용 비디오 데이터 스트림을 수신하는 비디오 모니터이다.

제 1A 도는 등시 데이터 송신을 개략적으로 도시한 것이다. 테이터 송신은 우선, 예를들면 전화 대화를 개시하거나 비디오 카메라 송신(12)을 개시함으로써 개시된다. 데이터 송신을 개시한 후에는, 전화 대화나 비디오 송신(14)이 마무리될때까지 데이터 송신은 미결상태의 시간주기동안 실질적으로 계속 제공된다. 송신되는 모든 비트는 반드시 데이터 비트를 나타낼 필요성이 없다. 종착 및 타이밍을 제어하는 "보조관리 (housekeeping)" 비트도 역시 송신될 수 있다. 더군다나, 송신되는 데이터는 공백 비디오 이미지 송신이나 전화 대화시 침묵(silence)과 같은 "널(null)" 데이터를 포함할 수 있다. 등시 데이터 송신의 한 형태는, 예를들면 1991년 3월 25일자 FDDI Hybrid Multiplexer에 기재된 바와 같은 섬유분배형 데이터 인터페이스 - II (Fiber Distributed Data Interface - II ; FDI - II)이다.

비등시 데이터 소스 및 싱크이외에도 등시 데이터 소스 및 싱크를 포함하는 멀티미디어 컴퓨터 및 워크 스테이션에 대한 증가하는 이용가능성은 통신망 환경에서의 등시 데이터의 송신에 대한 증가되는 관심사이다. 현존하는 여러 통신망은 통신망상의 스테이션간의 비등시 데이터 통신을 사용한다. 통상적으로 사용되는 데이터 송신 프로토콜은 패킷 송신 시스템 및 토큰 링 시스템을 포함한다.

패킷화된 데이터 송신의 일례는 통상적으로 사용되는 이더넷(ethernet) 시스템이다. 10BASE - T로서 알려져 있는 한 구현은 1989년 11월 15일자 draft Nine supplement to IEEE standard 802.3에 기재되어 있다. 제 1B도는 패킷송신(22)을 도시한 것이다.

토큰 링 시스템에서, 노드는 전자 토큰을 수신한 경우에만 데이터를 송신한다. 통상적으로 사용되는 한 토큰 링 시스템은 IEE standard 802.5에 기재되어 있다. 제 1C도는 토큰 링 시스템에서의 데이터 송신(23)을 도시한 것이다.

현존하는 이들 데이터 통신망상에 등시 데이터를 수용하려는 이전의 여러가지 시도는 불리한 동작 특성을 초래시킨다. 어떤 시스템에서는, 주어진 등시 데이터 소스나 싱크에 사용될 수 있는 대역폭은 통신망상에서 송수신하는 총체적인 등시 데이터 소스 및 싱크에 정비례하여 열화(劣化)한다. 또한 등시소스 및 싱크의 존재는 비등시성 대역폭을 열화시킨다. 더우기, 양방향 링크를 사용하는 어떠한 등시 시스템에 있어서, 링크 케이블 길이는 노드로부터 허브까지 전송된 데이터와 허브에 의해 노드로부터 수신된 데이터 사이의 스큐를 초래한다. 이같은 지연들은 바람직하지 못한 지터(jitter)를 유발시켜 비디오 및 전화 데이터 사용자를 당황케 한다.

그 이외에도, 현존하는 등시 시스템은 또한 이전의 통신망과의 거의 또는 어떠한 양립성도 제공하지 못한다. 이러한 불양립성은 등시 및 비등시 교통량을 수용하기 위해 하드웨어나 소프트웨어의 대규모 교체를 필요로 한다. 따라서, 이더넷 능력을 갖는 멀티미디어 PC 및 비디오 카메라는 등시 및 비등시 데이터 소스/싱크를 동시에 사용할 수 없다.

[발명의 요약]

발명의 명칭이 "등시 능력을 갖는 데이터 통신용 통신망(Network for Data Communication with Isochronous Capability)"이며 본원과 동일자 출원되었고 참고로 기재한 대리인 도킷 번호 제 8332 - 34/NS - 2023호인 계류중인 출원 제_______호에는 등시 데이터 소스 및 싱크를 전후한 데이터의 통신을 제공하는 시스템이 기재되어 있다. 등시 데이터 소스/싱크에 사용될 수 있는 대역폭은 통신망상에서의 비등시 요구의 변화에 무관하다. 더군다나, 각각의 데이터 소스/싱크는 통신망상에서의 소오스/싱크 대역폭 요구의 변화에 무관한 등시 대역폭에 의해 보장된다. 또한, 등시 통신 시스템은, 종종 적절한 이전의 시스템과의 고도의 양립성을 유지함으로써, 단지 최소한의 하드웨어/소프트웨어의 교체만을 필요로 한다.

상기 시스템은, 데이터 소스를 중앙 허브에 송신하며 이는 다시 데이터 싱크에 상기 데이터를 송신하는 성형 통신망으로서 구현된다. 그러한 몇가지 성형 시스템은, 예를들면 링 구조에 있어서의 허브간 접속에 의해 접속될 수 있다. 허브에 도달하는 멀티플렉싱된 데이터는 디멀티플렉싱(demultiplexing) 되어 등시 - 소스 데이터, 비등시 - 소스 데이터 및 D 채널 및 M 채널 정보를 분리시킨다. 비등시 - 소스 데이터는 비등시 데이터 스트림을 조정하기 위해 세분화된 허브 회로에 제공될 수 있다. 바람직스럽게는, 허브 회로는 분리된 비등시 데이터 스트림을 이전의 비등시 통신망상에서 사용될 수 있는 형태와 거의 유사한 형태로 변환시킨다. 예를들면, 비등시 - 데이터가 이더넷 MAC로부터 발생되는 경우에, 허브는 분리된 비등시 데이터를 표준 이더넷 허브 중계기 회로에 의해 조정된 형태로 변환시킨다.

본 발명의 한 실시예에 따르면, 허브 - 노드 시스템은 시스템 케이블링에 의해 초래된 순환의 오정렬 (misalignment) 을 보상하도록 지연회로를 포함한다. 이 지연 시스템은 필요한 데이터 버러링의 량을 최소화하도록 작동한다. 본 발명의 지연 시스템에 있어서, 허브는 순환 개시의 송신과 수신된 순환 개시의 도착 사이의 지연을 타이밍한다. 따라서, 허브는 노드의 순환에 필요한 조절을 감지하여 제어신호를 노드에 출력시킨다. 노드에서, 지연회로는 지연값을 저장하여 노드 송신기에 제공된 순환기준의 출발을 지연시킨다. 따라서 노드 송신기는 순환 개시에 일치하게 허브에 도착하는 순환을 출력시켜 데이터 스큐를 최소한 한다.

본 발명의 또다른 실시예에 따르면, 노드 지연 회로는 허브에 의해 조절된 랫치를 포함한다. 랫치는, 순환기준이 노드 송신기에 제공될때 트리거되어 원하는대로 전송된 프레임들을 정렬시킨다.

본 발명의 바람직한 실시예에 대한 상세한 설명

본 발명의 상세한 설명은 비등시 및 등시 통신을 지지하는 데이터 송신 시스템의 문맥으로 제공된다. 그러므로, 이하에 제공되는 설명은 본 발명의 설명을,

1) 동일한 허브에 접속된 비등시 데이터 싱크 및 비등시 데이터 소스사이의 송신, 및

2) 동일한 허부에 접속된 등시 데이터 싱크 및 등시 데이터 소스사이의 송신에 사용되는 통신망 시스템으로 가능하게 한다. 그러므로, 상기 설명은 본 발명이 사용될 수 있는 보다 통상적인 상황중 몇가지를 예시한다.

시스템 동작에 대한 총괄적인 개요

발명의 명칭이 "등시 능력을 갖는 데이터 통신용 통신망(Network for Data Communication with Isochronous Capability)"이며 본원과 동일자 출원되었고 참고로 기재한 대리인 도킷번호 제 8332 - 314/NS - 2023 호인 계류중인 출원 제______호에는 성형으로 구성될 수 있으며 링이나 트리(tree) 형태로 상호접속될 수 있는 등시 데이터용 데이터 통신 시스템이 기재되어 있다. 그러한 시스템은 제 2A도, 제 2B도 또는 제 2C도에 도시되어 있다. 제 2A 도에 도시된 구성에서는, 허브가 링형태로 접속되어 있는데, 제 1 허브(44a)는 제 2 허브(44b)에 데이터를 보내며, 제 2 허브(44b)는 제 3 허브(44c)에 데이터를 보내고, 제 3 허브(44c)는 순환 발생기 및 잠재 조절 회로를 거쳐 제 1 허브(44a)에 다시 데이터를 보낸다. 시간 슬롯 상호변화 (TSI) 링 (58f)상에서는 허브간 접속이 이행되어 있다. 한 실시예에서는, FDDI- II 시스템은 TSI 링 (58f)으로서 사용될 수 있다.

제 2B도는 단일 허브내에 다수의 등시 회로를 지니는 성형 및 링형으로 배치된 허브(44a, 44b, 44c)를 도시한 것이다. 제 2C도는 트리형태의 통신 시스템을 도시한 것이다. 페어런트(parent) 허브(44a)는 높은 대역폭 백본(backbone)에 접속한다. 허브(44b)는 페어런트 허브(44a)의 챠일드(child) 허브로서 동작하며 허브(44a)의 포트(2)에 부착되어 있다. 챠일드 허브(44a)는 챠일드 허브(44b)로부터 종속 연결되어 있다.

성형 및 링형은, 고대역 버스상에서 동작하는 단일의 허브에 부착된 복수개의 노드 (42a, 42b, 42c)를 포함한다. 정확한 노드의 갯수는 시스템의 데이터 송신 요구 및 대상에 의존하여 변화한다. 노드 (42a - 42c) 각각은 엄밀하게는 등시 데이터 소스 및 싱크, 엄밀하게는 비등시 데이터 소스/싱크 또는 등시 및 비등시 데이터 소스 및 싱크와 같은 여러 형태의 소스 및 싱크를 포함할 수 있다.

일방의 연선쌍 와이어(46a - 46r)와 같이 물리적 데이터 송신 미디어를 포함하는 데이터 링크는 각각의 노드를 허브(44a - 44c)중 하나에 연결시킨다.

제 3도는 허브 (44a) 및 그와 관련된 노드 (42a - 42c)를 보다 상세하게 도시한 것이다. 제 3도 자체는 완전한 성형 시스템을 형성할 수 있다. 각각의 노드 (42a, 42b, 42c)는 회로 (50a, 50b, 50c)를 포함한다. 회로 (50a - 50c)는 물리적 미디어 (46a, 46c, 46e) 상에 송신하기에 적절한 형태로 변화시키기 위해 테이터를 수신하며, 데어터 싱크에 의해 사용되기에 적합한 형태로 변환시키기 위해 물리적 미디어 (46b, 46d, 46f)로 부터 신호를 수신한다.

허브 (44a)는 물리적 미디어 (46a, 46c, 46e)로 부터 데이터를 수신하고, 비등시 소스 데이터 및 D 채널 및 유지 채널 데이터와 등시 소스 데이터를 분리시키며, 분리된 데이터를 다운스트림 허브회로(56)에 의한 조정에 적합한 형태로 변환시키기 위한 회로 (54a, 54b, 54c)를 포함한다. 도시된 실시예에서는, 분리된 등시 소스 데이터는 TSI 버스상에 데이터를 배치시키기 위한 시간 슬롯 상호변화 제어기(58)와 같은 등시 스위칭 회로에 제공됨으로써, 다른 허브와 여러 종착 노드(42a - 42c)와의 송신을 위해 허브에 내재하는 다른 등가회로(54a, 54c)에 이동되어 다른 등가 회로 (54a, 54c)에 의해 검색될 수 있다. 분리된 비등시 데이터는, 종착 노드 (42a, 42b, 42c)에 송신하기 위해 비등시 데이터를 이동시키도록 구성된 회로(60)에 제공된다. 비등시 소스 데이터가 이더넷 데이터를 포함하는 한 실시예에서는, 허브 회로(60)가 표준 이더넷 중계기 프로세서일 수 있다. 이러한 방식으로, 상기 시스템은 이전의 이더넷 허브 시스템과 적어도 부분적으로는 소급 양립성(backwards - compatibility)이 있을 수 있다.

D 채널 및 유지 데이터는 신호 프로세서(62)에 제공된다. 신호 프로세서(62)는 에러 상태를 사용자에게 식별시켜 경고하여 주며, 예컨대 데이터 경로(64)를 통해 등시 및 비등시 제어기(58, 60)와 통신함으로써 요구된 호출, 즉 소스/종착 경로를 제공하여주는 것과 같은 여러 유지 및 제어 기능을 이행한다.

상기에 기재된 구성요소의 동작은 비디오 카메라, 등시 데이터 소스(48d)로부터 등시 데이터 싱크(48b)로의 데이터의 송신 및 이더넷 Mac, 비등시 데이터 싱크(48c)로부터 비등시 데이터 싱크(48g)로의 데이터의 송신을 설명함으로써 이해될 수 있다. 등시 디바이스(48d)로부터 보내진 데이터는, 예를들면 1.544M6PS의 American "TI" standard와 동일한 속도를 갖는 디지탈화된 데이터의 연속 스트림이다. 이더넷 MAC(48c)로부터 출력된 데이터는 10Mb/sec의 표준 10BASE - T 이더넷 속도로 제공되어 있다. D 채널 데이터는 시스템내의 MAC 또는 다른 회로에 바람직하게 포함된 D 채널 데이터 스트림 소스로부터 또는 예를들면, 대략 64kb/sec를 초과하지 않는 속도와 같은 데이터 속도로 가상 키 패드(48f)로부터의 출력부분으로서 제공되어 있다.

라인(66a, 66b, 66c)은 소스(48d, 48c)로 부터 노드 회로(50b)로 데이터 스트림을 이동시킨다. 제 4도는 회로(50b)를 더 상세하게 도시한 것이다. 노드 회로(50b)는 데이터 소스 및 종착사이의 효과적이며 양립성있는 송신을 가능하게 하도록 착신 데이터 스트림상에서 하드웨어를 포함한다. 멀티플렉서(70)는 일련의 중계 프레임이나 템플릿(template)을 사용하여 4 비트를 기초로 착신 데이터를 멀티플렉싱시킨다. 이러한 실시예에서는, 상기 프레임이 매 125마이크로 초마다 중계된다.

표 I은 본 발명의 한 실시예에 따라 다양한 데이터 스트림, 부가적인 데이터 및 제어 바이트를 시분할 멀티플렉싱하는 방법을 도표로 나타낸 것이다. 표 I에 기재된 각각의 심벌(symbol)은 4 비트 데이터를 나타낸 것이므로 2개의 심벌로 구성된 모든 그룹은 한 8 비트 바이트 데이터를 나타낸다. 표 I에서, E는 이더넷 스트림(66a)으로부터 유도된 4 비트 데이터를 나타내고, B는 등시 스트림(66b)으로부터 유도된 4 비트 데이터를 나타내며, D는 D 채널 스트림(66c)으로부터 유도된 4 비트 데이터를 나타낸다. M은 M 채널 데이터를 나타내는데, 이는 회로(50b)에 의해 제공되는 것이 바람직스럽다. 그 이외에도, 특정의 바이트 길이 패턴이 제공된다. JK는 프레임 동기 패턴을 나타내고 EM (표 I에서 블록 3 중 첫번째 2 바이트)은 이더넷 "패트(pad)" 다음에 오는 유지 바이트를 나타낸다.

표 I에서 알 수 있는 바와같이, 각각의 프레임은 256 바이트를 수용하고 있는데, 이는 8 바이트로 각각 구성된 32 그룹이나 64 바이트로 각각 구성된 4 블록으로 간주될 수 있다. 등시 데이터 소스(48d)로 부터 출력되는 데이터 속도에 대하여는 1.54Mb/sec이다. 기술한 바 있는 프레임 구조는 6.144Mb/sec의 등시 대역폭 능력을 제공한다. 따라서, 본 실시예에서의 단일 등시 데이터 소스(48b)는 프레임당 192개의 "B" 심벌중 48개만을 사용하여 전적으로 수용될 수 있다. 기본 속도의 ISDN 채널은 등시 채널내에서 3개의 64 Kb/s 슬롯을 사용함으로써 지원될 수 있다. 따라서, 다양한 등시 데이터 소스는 사용가능한 등시 대역폭사이에 할당될 수 있다. 프레임 구조는 발명의 명칭이 "프레임 구조로 등시 소스 데이터를 송신하는 통신망(Network for Transmitting Isochronous-Source Data with a Frame Structure"로서 본원과 동일자 출원되었으며 본원에 참고로 기재한 공동으로 양도된 출원 제_______호 (대리인 도킷 번호 제 8332 - 315/NS - 2024 호)에 더 상세하게 기재되어 있다. 상기에 기술한 것과는 다른 프레임 구조는 특정한 목적에 맞는 대역폭의 할당을 제공하는데 사용될 수 있다.

그후, 시간 멀티플렉싱된 데이터는 엔코더(72)에 의해 엔코딩되어, 2 진 제로(zero)의 연장 스트링에 의해 잠재적으로 전복될 수 있는 케이블의 AC 밸런스를 유지한다. 도시된 실시예에서, 엔코더는 4/5 엔코딩을 이행한다. ANSIIX3T9.5 표준과 부분적으로 일치하는 4/5 엔코딩 중 한 특수한 형태는 본 발명의 한 실시예에 따른 4/5 엔코딩 형태를 도표로 나타낸 표 II 로 설명된다. 이들 패턴은, 적절하게 결합될 경우, 어떠한 전이도 없으면서 최대 3 비트 시간을 갖는다. 표 II에 도시된 엔코딩 형태는 발명의 명칭이 "프레임을 기초로한 데이터의 송신(Frame - Based Transmission of Data)"로서 본원과 동일자 출원되었으며 본원에 참고가된 공동으로 양도된 출원 제_______호 (대리인 도킷 번호 제 8332 - 316/NS - 2002)에 보다 상세하게 기재되어 있다.

그후, 4/5 엔코딩의 결과는, 비제로 복귀반전(NRZI) 방식을 사용하는 제 4도의 엔코더(74)에 의해 부가적으로 엔코딩된다. 4/5 - NRZI 엔코딩은, 비등시 소스가 10BASE - T 이더넷 소스인 통신망에 특히 유용한데, 그 이유는 상기 엔코딩이 이더넷 MAC에 의해 제공 및 기대되는 데이터 속도와 실질적으로 양립할 수 있는 신호 속도로의 전송을 제공하기 때문이다. 그러나, 8비트를 10비트로 엔코딩하는 형태와 같은 다른 형태의 엔코딩 또는 데코딩도 역시 사용될 수 있다.

엔코딩한 후에는, 데이터는 프리엠퍼시스 회로(76) 및 송신기 또는 구동기(78b)에 보내진다. 프리엠퍼시스 회로(76)는 지터(jitter)를 감소시키도록 물리적 매체상에서 송신되는 신호를 보상한다. 그후, 상기 신호는 물리적 매체 (46c)를 통해 연선쌍, 동축 또는 광섬유 케이블을 포함할 수 있는 허브(44a)에 송신된다.

허브(44a)는 제 3도에 도시된 바와같이 복수개의 회로 디바이스(54a, 54b, 54c)를 포함하며, 각각의 회로 디바이스는 물리적 미디어(46)에 의해 노드(42a, 42b, 42c)중 하나에 연결되어 있다. 제 5도에 도시된 바와 같이, 물리적 미디어 (46)를 통해 송신되는 데이터는 비직렬 변환기/데코더(80)에 직렬로 도달한다. 비직렬 변환기/데코더(80)는, 기능면에서는 상기에 기술한 멀티플레싱/엔코딩 회로의 반대이며 4/5 NRZI 엔코딩을 데코딩시키고 등시 및 비등시 소스 데이터를 분리시키도록 동작하는 회로를 포함한다. 또한, 비직렬변환기/데코더(80)는 프레임 타이밍 발생기(98)에 의해 사용되도록 JK 프레임 동기 심벌(96)로부터 유도되는 동기신호를 출력시킨다. 링크 검출 회로(82)는 또한, 발명의 명칭이 "통신망 링크 종점 능력 검출(Network Link Endpoint Capability Detcetion)"로서 동일자 출원되었으며 본원에 참고로 기재한 공동으로 양도된 출원 제_______호 (대리인 파일번호 제 8332 - 319/NS - 2027 호)에 보다 상세하게 기재된 바와같이, 노드가 (예컨대, 10BASE - T, 등시 이더넷 또는 등시로) 동작하여 모드 선택신호를 출력시키는 모드의 검출을 위해 물리적 미디어(46)로부터 데이터를 수신한다.

비등시 소스 데이터(94b) 및 등시 소오스 데이터(94a)는, 종착 노드로의 송신을 위해 필요에 따라 여러 허브회로 구성요소(54a, 54b, 54c)에 사용될 수 있다. 한 실시예에서, 분리된 등시 데이터(94a) 및 비등시 데이터(94b)는 각각의 인터페이스(58, 60)에 의해 재구성되어, 종착 노드로의 송신에 적합한 형태로 등시출력 (102) 및 비등시 출력(104)을 제공한다. 한 실시예에서는 비등시 데이터(94b)가 E 인터페이스(60)에 의해 구성됨으로써 출력 데이터(104)는 허브 회로(54)로의 제공 및 종착 노드로의 결과적인 송신을 위해 중계기 디바이스에 의해 처리될 수 있다. 비등시 데이터용 중계기를 사용하는 변형예로서, 패킷 접속은 미디어 액세스 제어층 브리지를 통해 링크(link)될 수 있다.

제 6도는 비등시 데이터(94b)를 수신하며 이전에 사용가능한 중계기 회로(690)에 의해 처리될 수 있는 형태의 출력(106, 108, 110)을 제공하는 형태의 E 인터페이스(59)의 한 구현예를 도시한 것이다. 비등시 데이터는 데이터 속도를 고르게 하도록 선입선출(FIFO) 버퍼(112)에서 수신된다. 회로(114)는 캐리어 검출 신호를 출력시키기 위해 로직 회로 또는 상태 기계(116)에 의해 사용되는 이더넷 데이터 패킷을 모방하도록 제공되는 "무 캐리어(no carrier)" 심벌을 검출한다. FIFO(112)로 부터 발생된 출력은 데이터 출력(106)을 발생시키도록 멀티플렉서 (120) 및 비 직렬 변환기(122)에 제공된다. 멀티플렉서(120)는 출력 데이터(106)내에 적절한 프리앰블(preamble) 비트로 제공하도록 프리앰블 스트림(124)을 수신할 수 있따. 또한, FIFO(112)로부터 발생된 출력(118)은 데코드 회로(128)에 제공되어, 데이터 충돌 및 정렬 에러 심벌을 인식하고 상태기계(116)에 적절한 신호(130, 132)를 출력시킨다. 수신 인터페이스(59)의 동작 및 구성요소는 발명의 명칭이 "프레임을 기초로한 데이터의 송신(Frame - Based Transmission of Data)"인 출원 제_______호 (대리인 파일번호 제 8332 - 316/NS - 2022)에 보다 상세하게 기재되어 있다.

본 실시예의 목적을 위해, 등시 소스(48d) (제 7도 참조)로 부터 발생된 데이터는 표 I의 블록 0에 있는 "B" 심벌(즉, 프레임 구조에 내재하는 첫번째의 48개 "B" 심벌)로 나타낸 첫번째 24 등시 바이트의 각각의 프레임으로 송신된다고 가정하기로 한다. 제 5도는 본 발명의 한 실시예에 따른 B 인터페이스(58)를 도시한 것이다. 제 5도의 실시예에서는, 분리된 등시 데이터(94a)가 2개의 버퍼(132a, 132b)중 하나에 저장되어 있다. 상기 버퍼(132a, 132b)의 저장 타이밍은 125 마이크로초 프레임 송신 타이밍과 동등함으로써, 첫번째 프레임으로부터 유도된 데이터(94a)는 125 마이크로초의 제 1시간주기동안 제 1버퍼(132a)에 저장되고, 다음 125 마이크로초의 시간주기동안 다음 프레임으로 부터 유도된 등시 데이터(94a)가 제 2버퍼(132b)에 저장된다. 한 실시예에서, 데이터는 이 데이터가 수신되는 것과 동일한 순서로 버퍼(132)에 저장될 수 있기때문에, 표 I에 기재된 첫번째 2개의 "B" 심벌로 나타낸 8비트는 버퍼(132a)의 제 1저장 위치에 저장되고 표 I에 기재된 2개의 "B" 심벌에 해당하는 것은 버퍼(132a)의 제 2저장위치에 저장되고 이하 마찬가지로 저장된다. 표 I에 도시된 프레임 구조가 프레임당 96 바이트의 등시 데이터를 수용하기 때문에, 버퍼(132a, 132b) 각각은 지원된 노드당 96 바이트의 데이터를 저장할 수 있는 능력을 지닌다. 첫번째 프레임으로부터 도출된 등시 데이터가 버퍼 (132)내에 저장된 후에는, 다음 125 마이크로초 시간주기동안(다음 프레임으로부터 도출된 데이터가 제 2 버퍼(132b)내에 저장되지만) 첫번째 버퍼(132a)내에 저장되어진 데이터는 고대역폭 버스(134)상에 송신된다. 버퍼(132)는 허브(44a)에 접속되는 복수개의 노드로부터 출력되는 등시 데이터를 이동시키기에 충분한 대역폭을 지닌다. 허브(44a)가 16개의 노드에 접속되어 있는 한 실시예에서는, 버스(134)의 대역폭은 매 125 마이크로초(즉, 매 프레임)마다 1536 바이트의 데이터(즉, 16개의 노드 x 노드당 96바이트)를 수신하기에 충분하여야 한다. 이는 대략 98304 Kb/sec의 대역폭에 해당한다.

허브에 부착되는 노드의 갯수 및 등시 데이터에 전용되는 대역폭과 같은 시스템 구성의 실시 태양에 의존하여, 본 발명의 다른 실시예는 TSI 버스(134)에 대한 다른 대역폭을 구비할 수 있다. 그러나, 98304 Kb/sec의 대역폭은, FDDI - II에 사용되는 대역폭과 거의 정합하여, TSI 링(58)이 FDDI 시스템인 구성을 이루는 TSI 링(58) (제 3도 참조)에 TSI 버스(134)상의 데이터를 이동시키는 것을 매우 용이하게 하기때문에 매우 유용하다.

한 실시예에 의하면, 데이터는 시간 슬롯 상호변화 방식으로 버퍼(132)로부터 버스(134)상의 시간 슬롯으로 이동된다. TSI 버스(134)상에 이동된 데이터는, 대략 0.08138 마이크로초의 지속기간을 각각 갖는 1536 시간 슬롯으로 분할되는 125 마이크로초 시간 프레임으로 송신된다. 각각의 시간 슬롯은 데이터 및 관련된 제어 패리티를 지닌다. 따라서, 한 바이트는 10 비트의 시간 슬롯 정보를 나타낼 수 있다. 따라서, 버퍼(132a)로부터 발생된 데이터는 125 마이크로초 프레임의 1536 시간 슬롯 중 적합한 시간 슬롯으로 TSI 버스(134)상의 도면번호(132a)에 저장된 1536 바이트중 주어진 바이트를 송신함으로써 TSI 버스(134)상에 배치될 수 있다. 시간 슬롯중어느 것이 적합한 자는 데이터로 형성될 용도, 특히 D 채널을 거쳐 설정된 접속으로 미리 결정된 바와같은 데이터의 종착에 의존한다.

도시된 실시예에서, 데이터으 종착은 D 채널 정보를 사용하여 미리 설정되었다. D 채널 정보는 신호 프로세서(138)에 보내진다. 소스, 종착 및 필요한 채널 데이터를 포함하는 D 채널 정보는 바람직하게는 조사표(140) 는 이러한 실시예의 허브 회로(58)와 관련된 16개의 노드에 해당하는 16개의 섹션(142a - 142p)으로 분할된다. 각각의 섹션(142)은 TSI 버스 시간 프레임을 이루는 1536 시간 슬롯에 해당하는 1536 비트를 수용한다. 이들 비트는 멀티플렉서(146)의 제어(144)로서 사용될 수 있다.

본 실시예에서는, 125 마이크로초 프레임당 도면번호(48d)로부터 도출된 24 바이트의 데이터는 각각의 도면번호(48d) 프레임의 첫번째 24개의 B 슬롯으로 이동된다. 따라서, 소스(48d)로부터 도출된 데이터는 등시 데이터 버퍼(132)에 저장된다. 이러한 실시예의 등시 데이터의 종착은 모니터(48b)이다. 따라서, 24개의 B 슬롯 데이터는 데이터 버퍼(154a)에 송신된 다음에, 다음 프레임상에서 해당하는 첫번째 24개의 B 슬롯을 이루어 도면번호(48b)에 송신된다.

24개의 B 슬롯은 TSI 버스에 종착되었는데, 이러한 경우에, 도면번호(132)에 있는 24개의 B 슬롯은 TSI 버스상에서 스위칭되었다. 스위치 테이블의 일부 내용은 매 TSI 시간 슬롯에 대한 1 비트(즉, 매 0.08138 마이크로초마다 1비트)의 속도로 멀티플렉서(146)를 제어하도록 라인(150)을 제어하였다. TSI 버스의 첫번째 10개의 시간 슬롯이 또다른 허브에 부착된 9개 노드에 종착되는 B 데이터를 수신하지 못한다고 가정하면, 첫번째 TSI 시간 슬롯동안, 멀티플렉서 제어(144)는 "0"이 되고 어떠한 데이터도 버퍼(132)로 부터 버스(134) 상에 출력되지 않는다. 멀티플렉서(146)는 데이터가 첫번째 시간 슬롯을 이루어 TSI 버스상에 이미 있었던지 간에 TSI 버스(134)를 따라서만 이동되게 한다. 이는, TSI 버스의 11번째 시간 슬롯까지 계속되는데, 이러한 시간에서 또다른 허브에 부착된 한 노드에 종착되는 B 데이터는 TSI 버스상에 출력되기 시작한다. 다음 24개 각각의 TSI 버스 시간 슬롯동안, 멀티플렉서(146)의 제어신호는 "1"이 디고 버퍼(132)의 적합한 데이터 위치에 저장된 한 바이트는 멀티플렉서(146)를 통해 버스(134)상에 출력된다. 버퍼(132)의 어느 데이터 위치가 적합한지는 스위치 테이블에 수록된 판독 포인터에 의해 결정될 수 있다. 바람직하게는, 버퍼(132)는 판독접근 기억장치(RAM)이며 판독 포인터는, TSI 슬롯 시간을 나타낼경우, 스위치 테이블 국부내용에 따락 결정된다. TSI 버스상으로의 24 바이트의 이동을 완료한 후에는, 본 실시예에서 다른 접속드리 전혀 설정되지 않기 때문에, 이러한 TSI 프레임의 차후 시간 슬롯동안 버퍼(132a)로부터 전혀 출력되지 않는다. 이러한 방식으로, TSI 버스상의 프레임용 시간 슬롯(11 내지 35)은 버퍼(132a)에 저장된 데이터, 즉 등시 소스(48d)에 의해 출력된 24 바이트의 데이터로 충전된다.

제 7도는 또한 TSI 버스(134)로부터 종착 노드까지 검색된 등시 데이터의 송신을 도시한 것이다. 본 실시예는 송신 프레임의 첫번째 24의 짝수 시간 슬롯에 저장된 24 바이트의 데이터를 검색하기 위해 허브(44a)를 필요로 한다. TSI 링으로 부터 유도된 데이터는 싱크(48b)와 관련된 B 인터페이스(58)에 의해 검색된다.

TSI 링으로 부터의 검색은, 멀티플렉서(146)의 제어에 대해 기술한 것과 유사한 방식으로 표(162)에 의존하여 신호 프로세서(138)로 부터 라인(160)을 통해 출력된 제어 신호(158)에 의해 제어되는 멀티플렉서(156)에 의해 달성된다.

허브(44a)의 E 인터페이스(60)는 비등시 싱크(48g)로 지정된 중계기(60)로 부터 도출된 비등시 데이터 (소스(48c))를 검색한다. 제 8도는 E 송신 인터페이스 (168)의 일례가 도시되어 있다. 제 8도에 도시된 송신 인터페이스는 일반적으로 제 6도에 도시된 E 수신 인터페이스(60)의 기능과 반대이다. 데이터(166)는 비직력로 변환된 다음에, 멀티플렉서(174)에서 어느 필요한 정렬 에러 비트(172)와 결합되고, 상기 멀티플렉서(174)의 출력은 FIFO(176)로 이동된다. 병렬 인터페이스는 또한, MAC의 경우 FIFO를 필요로 하지않고서도 제공될 수 있다. 동기 검출 회로(178)는 상태기계(180)로의 이동을 위해 중계기 출력(166)로부터 동기 정보를 추출시킨다. 상태기계(180)는 또한 캐리어 검출 정보(184)를 수신하여 계수기 정보(186)를 형성하고, 제어신호(188)를 FIFO(176)에 제공한다. FIFO(176)로 부터 출력된 데이터는 멀티플렉서(196)에 의해 프리앰블 비트(190), 및 콰이어트(quiet ; 널 캐리어(null carrier))비트(194)와 멀티플렉싱된다. E 송신 인터페이스의 동작은 발명의 명칭이 "프레임을 기초로한 데이터 송신(Frame - Based Transmission of Data)"인 출원 제___________호 (대리인 파일번호 제 8332 - 316/NS - 2022호)에 보다 상세하게 기재되어 있다.

E 송신 인터페이스(168)로 부터 출력된 데이터(198)는 제 9도에 도시된 바와 같이, 등시 데이터출력(164) 및 유지 및 D 채널 데이터(170)와 함께 엔코더 직렬변환기 회로(202)에 제공된다. 엔코더/직렬 변환기(202)는 제 4도에 도시된 엔코딩 회로와 거의 동일하게 구성되어 있다. 특히, 엔코더/직렬변환기(202)는 3개의 데이터 스트림(198, 170, 164)을 결합시키기 위한 멀티플렉서, 4/5 엔코더, NRZI 엔코더, 및 프리엠퍼시스 회로를 제공한다. 송신 타이밍은 송신 타이밍 회로(204)에 의해 제어된다. 엔코더/직렬변환기로부터 도출된 출력(206)는, 출원 제________호 (대리인 파일번호 제8332 - 319/NS - 2027호)에 보다 상세하게 기재된 바와같이, 링크 종점 검출의 목적으로 멀티플렉서(210)에 의해 링크 비트 발생기(208)로 부터 도출된 링크 비트(link beat)와 선택적으로 결합된다.

허브(44a)로부터 노드(42)로 보내진 등시 및 비등시 데이터는, 상기에 기술한 바와같이 노드(48)로 부터 허브(44a)로 보내진 데이터에 사용되는 프레임 포맷과 거의 동일한 것이 바람직한 프레임 포맷으로 보내진다. 노드(42)에서, 회로(50)는, 허브에서 데코딩 및 디멀티플렉싱 기능을 이행하기 위해 기술한 것과 마찬가지로, 데이터를 데코딩 및 디멀티플렉싱하기 위한 디바이스, 주로 위상 동기데코드(86), 및 NRZI 데코드(88), 4/5 데코드(90), 및 디멀티플렉서(92)를 포함한다. 그후, 데코딩되고 디멀티플렉싱된 데이터는 노드(42)의 여러 데이터 싱크에 보내진다.

등시 링크 프로토콜

제 10도는 상기 문맥에 기술한 버퍼링 동작을 가능하게 하고 지연 및 지터를 감소시키는 타이밍 형태를 상세하게 도시한 것이다. 제 10도에 도시된 바와같이, 타이밍은 매 125 마이크로초마다 상승 클록에지를 제공하는 125 마이크로초의 기준 클록 신호(214)와 동기될 수 있다. 기준신호는 다수의 소스중 어느 하나에 의해 제공됨으로써, 광역 통신망으로 부터 또는 지방전화 회사에 제공된 T1(1.544 Mb/s)링크와 같은 FDDI - II 링 또는 전화 소스로의 기준신호와 같은 외부 클록 기준과 동기될 수 있다. 순환개시에서, 허브(44)는 타이밍 라인(216)상에 타이밍 마크로 나타낸 바와같이, 한 프레임을 노드에 송신하기 시작한다. 물리적 미디어에서의 라인 지연때문에, 노드가 허브에 의해 송신된 프레임을 수신하는 시간은, 타이밍 라인(218)으로 도시한 바와같이 프레임이 허브로부터 보내졌을 경우 시간보다 뒤진다. 그러므로, 지연(220)은 노드가 허브(222)로의 다음 프레임 송신을 개시하기전에 도입된다. 지연(220)은 허브가 클록신호(214)의 상승구간과 거의 일치하는 시간에 송신된 프레임을 수신하기 시작하기때문에 물리적 미디어(46)를 통한 송신에 의해 도입되는 대기시간과 허브 및 노드에 의해 도입된 엔코딩 지연들로 간주한다.

허브는 형성될 조절량의 측정치를 노드 순환 지연으로 만든다. 이는 순환개시의 전송과 수신된 순환 개시의 도착 사이의 지연을 타이밍하므로써 취해질 수 있다. 이후 이같은 조절은 비트 시리얼 스트림으로써 노드에 전달될 수 있다. 도착값은 전류 값에 더해져 수정된 값이 순환지연으로 사용된다.

지연 조절을 위한 또다른 방식은, 순환지연이 증가되는 것을 나타내는 노드에 신호를 전송하는 방식이다. 순환지연이 매개변수를 증가시키는 모든 순환이 수신되어, 노드가 순환지연을 증가시킨다. 장점은 순환지연 값을 유지하도록 계수기를 사용하는데 있지만 스큐를 수정하도록 다중순환을 필요로하는 것이다.

제 11도는 라인지연을 보상하도록 송신 및 수신된 데이터를 정렬시키는데 유용한 지연회로에 대한 블록 다이어그램이다. 제 11도의 지연 회로는 데이터 제어회로(226)를 포함한다. 제어 회로(226)는 유한 상태 기계 및 가산기 및/또는 레지스터 회로를 포함할 수 있다. 회로(226)는 허브(44)에 연결된 노드 각각에 대한 공지되어 있으며 고정된 지연의 초기값을 저장할 수 있다. 래치(236)는 또한 공지된 시간지연으로 초기화될 수 있다. 100미터이하의 짧은 케이블 길이에 대해서는 이것과 더작은 FIFO 가 적절함을 제공한다. 조정가능한 지연은 광섬유에 직면하는 경우 보다 긴 길이를 수용한다.

조정가능한 지연값은 제어 비트 스트림으로서 순환 기준 프레임과 함께 송신기(228)에 의해 물리적 미디어(146)를 통해 노드 수신기(230)에 출력된다. 순환 기준 프레임은 상기에 기술한 바와같이 다수의 가능한 소스중 어느 하나에 의해 공급될 수 있다.

노드 수신기(230)에서, 순환 기준은 추출되어 노드 지연회로(232)에 제공된다. 지연 제어 비트는 노드 데이터 제어 회로(234)에 제공된다. 노드 데이터 제어회로(234)는 또한 상태기계, 및 레지스터, 및/또는 계수기 회로를 포함할 수 있다.

노드 제어 회로(234)의 출력은 회로(236)를 제어한다. 본 발명의 한 실시예에 의하면, 회로(236)는 현재 지연값을 저장하고 이러한 값을 지연회로(232)에 출력시키는 메모리 또는 계수기 디바이스이다. 그후, 지연회로(232)는, 수신된 순환기준의 수신으로부터 노드 송신기 회로(238)에 순환 기준 프레임을 송신하기전에 회로(236)의 출력에 의해 제공된 바와 같이 시간주기(t)를 대기시킨다. 송신기 (238)로부터 도출된 데이터는 순환 기준 프레임과 동상(同相)으로 송신된다.

노드 송신기(238)에 의해 송신된 데이터는 물리적 미디어(46)를 통해 허브 수신기(240)에 의해 수신된다. 허브 수신기(240)는 송신된 순환 기준을 추출하고 이러한 데이터를 지연 측정 회로(244)에 출력시킨다. 지연 측정 회로(244)는 오프셋 값(246)을 얻기위해 노드로부터 수신된 순환기준을 외부순환 기준과 비교한다.

오프셋 값(246)은 허브 데이터 제어 회로(226)에 제공된다. 오프셋 값(246)은 수신 및 송신된 데이터를 정렬시키는데 필요한 지연을 나타낸다. 오프셋 값이 제로인 경우, 수신 및 송신된 프레임은 동상이다. 오프셋 값은,회로(226)에 저장된 개시 지연값을 증분시키고, 회로(226)에 저장된 현재 지연값에 부가하거나, 회로(226)에 저장된 현재 지연값을 중복기록하여 노드로의 출력을 위한 새로운 지연값을 얻는데 사용될 수 있다.

본 발명의 지연 회로는 지연의 순환 기준 길이에 이르는 모든 케이블 길이를 수용한다. 다른 지연들은, 지연의 합이 프레임 순환의 정수인 이상 수용될 수 있다. 데이터가 멀티플렉싱되기 때문에, 본 발명의 지연 회로는 또한 노드에 연결된 여러 개별적인 등시 소스의 지연을 수용하는 이점을 지닌다.

상기에 기술한 타이밍 형태는, 노드로부터 수신된 순환이 허브로부터 송신되는 다음 순환보다 약간 빠르게 도달한다는 것을 보장한다. 소형 FIFO 는, 순환의 도달을 정확하게 정렬시키도록 허브의 수신 데이터내로 삽입될 수 있다. 유사한 FIFO 구조는 노드에서, 이것이 송신될 때까지 수신된 순환 기준과 함께 동기된 데이터에 사용될 수 있다. 이같은 FIFO는 "등시 선입 선출 방식을 사용하여 케이블 길이 지연을 수용하는 장치 및 방법" 이라는 명칭으로 공동으로 양도된 특허출원 제____________호에 상세히 개시되어 있는바, 그 출원은 본원과 함께 출원되었으며 참조를 위해 본원에 합체되어 있다.

지금까지 바람직한 실시예 및 특정의 변형 및 수정예를 통해 본 발명을 기술하였지만, 다른 변형 및 수정예도 사용될 수 있으며, 본 발명은 첨부된 특허청구의 범위로 한정된다.

Claims

제 1 송수신기 및 제 2 송수신기를 지니는 등시 데이터 통신 시스템에서, 상기 제 1 송수신기로부터 제 2 송수신기로 순환 기준 및 순환지연 신호를 송신하는 수단; 상기 2 송수신기에서 상기 순환기준을 수신하고 나서 주어진 시간 주기후 제 2 송수신기로부터 상기 제 1 송수신기로 상기 순환기준 신호를 전송하는 수단으로서, 상기 주어진 시간 주기는 상기 순환 지연 신호의 값에 따라 변화하는 수단; 및 상기 제 1 송수신기에 연결되며,상기 순환지연 신호의 값을 갱신하기 위해 상기 제 1 송수신기에 수신된 상기 순환기준과 외측 순환기준 사이의 위상차(phase difference)를 측정하는 수단; 을 포함하는 데이터 송신 지연보상 시스템.
제 1항에 있어서, 상기 순환기준을 송신하는 수단은 상기 외측 순환기준을 수신하도록 연결되는 송신 지연 보상 회로.
다수의 데이터 소스 및 싱크 가운데 데이터를 전송하는 장치로서, 적어도 제 1의 상기 소스 및 싱크는 등시적으로 데이터를 수신 및 송신하도록 구성되고 제 2의 상기 소스 및 싱크는 비등시적으로 데이터를 송신하도록 구성되는 장치에 있어서, 적어도 제 1 및 제 2 노드로서, 상기 제 1 노드는 상기 제 1 및 제 2 의 소스 및 싱크에 연결된 제 1 및 제 2 노드 ; 순환 기준 및 순환 지연 신호를 적어도 상기 제 1 노드로 송신하는 허브 송신기; 적어도 제 1 및 제 2 데이터 링크로서, 상기 제 1 링크는 상기 제 1 노드를 상기 허브와 연결시키고, 상기 제 2 링크는 상기 제 2 노드를 상기 허브와 연결시키는 제 1 및 제 2 데이터 링크; 상기 순환 기준 순환 지연 신호를 수신하는 상기 제 1 노드내의 수신기; 상기 순환 지연 신호의 값에 따라 상기 순환 기준을 수신하고 나서 주어진 시간 주기후 상기 허브 수신기 및 상기 순환 기준으로 데이터를 송신하는 상기 제 2 노드내의 송신기; 상기 제 1 및 제 2 소스 및 싱크로부터 상기 제 2 링크를 넘어 데이터를 송신하도록 상기 송시기에 연결된 상기 제 1 노드내의 멀티플렉서로서, 적어도 상기 제 1의 소스 및 싱크를 포함하는 등시 소스로부터 발생되는 데이터에 제 1의 전용 대역폭을 제공하는 멀티플렉서; 상기 허브 수신기와 상기 허브 송신기를 연결시키는 상기 허브내의 데이터 링크로서, 상기 허브 수신기에 의해 수신된 데이터는 적어도 상기 제 2 노드로 송신하는 상기 허브 송신기에 제공되는 데이터 링크 ; 및 상기 순환 지연 신호의 값을 갱신하기 위해 상기 제 1 송수신기에서 수신된 순환 기준과 외측 순환 기준간의 위상차를 측정하는, 상기 허브내의 수단을 포함하는 데이터 전송 장치.
다수의 노드 사이에 데이터를 교환하도록 연결된 다수의 허브를 지니는 전송 시스템에서, 순환 기준, 순환 지연 신호 및 등시 데이터를 상기 노즈중 적어도 한 노드로 송신하는, 외측 순환 기준을 수신하도록 연결된 허브 송신기; 상기 순환 기준, 상기 순환 지연 신호, 및 상기 등시 데이터를 수신하는, 상기 허브 송신기에 연결된 노드 수신기; 상기 노드 수신기로부터 상기 순환 지연 신호를 수신하는; 상기 노드 수신기에 연결된 노드 제어회로; 상기 노드 수신기 및 출력으로부터 상기 순환 기준을 수신하도록 연결된 입력을 지니는 노드 지연 회로; 상기 노드 제어 회로에 연결된 입력 및 상기 지연 회로에서의 상기 순환기준의 수신과 상기 지연 회로에 의한 상기 순환 기준의 출력간의 지연 시간을 제어하는 상기 노드 지연 회로에 연결된 출력을 지니는 오프셋 회로; 상기 순환 기준을 상기 허브의 허브 수신기로 송신하는, 상기 노드 지연 회로의 출력으로부터 상기 순환 기준을 수신하도록 연결된 노드 송신기; 상기 허브 수신기로부터 상기 순환 기준을 수신하도록 상기 허브 수신기에 연결되고, 상기 외측 순환 기준과 상기 허브 수신기로부터 출력된 순환 기준 간의 시간차를 비교하고 오프셋 값을 출력하도록 상기 외측 순환 기준에 연결된 지연 측정 회로; 및 상기 오프셋 값을 수신하여 상기 순환 지연 신호를 상기 허브 송신기로 출력하도록 연결된 허브 제어 회로.

를 데이터 송신 지연 보상 시스템.
제4항에 있어서, 상기 오프셋 회로는 래치를 포함하는 시스템.
제4항에 있어서, 상기 오프셋 회로는 계수기를 포함하는 시스템.
제4항에 있어서, 상기 노드 제어 회로는 상태 기계를 포함하는 시스템.
제4항에 있어서, 상기 허브 제어 회로는 상태 기계를 포함하는 시스템.
제 1과 제 2데이터 송수신기 간의 등시 데이터 송신 사이에 스큐를 감소시키는 방법에 있어서, 상기 제 1 송수신기로부터 상기 제 2송수신기로 순환 기준 및 순환 지연 신호를 송신하는 단계; 상기 제 2 송수신기의 수신기로부터 상기 제 2 송수신기의 지연 회로로 상기 순환 기준을 전송하는 단계; 및 상기 순환 지연 신호의 값에 따라 주어진 양 만큼 상기 지연 회로로부터 상기 제 2 송수신기의 송신기 부분으로 상기 순환 기준의 송신을 지연시키는 단계

를 포함하는 스큐 감소 방법.
제 1과 제 2데이터 송수신기 간의 등시 데이터 송신 사이에 스큐를 감소시키는 방법에 있어서, 상기 제 1 송수신기로부터 상기 제 2송수신기로 순환 기준 및 순환 지연 신호를 송신하는 단계; 상기 제 2 송수신기의 수신기로부터 상기 제 2 송수신기의 지연 회로로 상기 순환 기준을 전송하는 단계; 및 상기 순환 지연 신호의 값에 따라 주어진 양 만큼 상기 지연 회로로부터 상기 제 2 송수신기의 송신기 부분으로 상기 순환 기준의 송신을 지연시키는 단계 ; 상기 제 2 송수신기로부터 상기 제 1 송수신기로 상기 순환 기준을 송신하는 단계; 및 상기 순환 지연 신호의 전류값을 계산하도록 상기 제 2 송수신기로부터 수신된 상기 순환 기준과 상기 외측 순환 지연간의 위상 관계를 상기 제 1 송수신기에서 비교하는 단계

를 포함하는 스큐 감소 방법.