JPH0683172B2 - フレームアライメント方式 - Google Patents
フレームアライメント方式Info
- Publication number
- JPH0683172B2 JPH0683172B2 JP63243682A JP24368288A JPH0683172B2 JP H0683172 B2 JPH0683172 B2 JP H0683172B2 JP 63243682 A JP63243682 A JP 63243682A JP 24368288 A JP24368288 A JP 24368288A JP H0683172 B2 JPH0683172 B2 JP H0683172B2
- Authority
- JP
- Japan
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- signal
- frame
- upstream
- unit
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル伝送システムに利用され、特に高
速大容量の同期端局装置等のフレームアライメント方式
に関する。
速大容量の同期端局装置等のフレームアライメント方式
に関する。
本発明は、親ユニットと子ユニットとを備えたディジタ
ル伝送システムにおけるフレームアライメント方式にお
いて、 前記親ユニット内にユニット間伝送遅延吸収用のエラス
ティックストアを設け、前記子ユニット内にフレームア
ライナを設け、ユニット間で双方向にフレームパルス信
号を伝送することにより、 高速大容量の同期端局装置等にも容易に適用できるよう
にしたものである。
ル伝送システムにおけるフレームアライメント方式にお
いて、 前記親ユニット内にユニット間伝送遅延吸収用のエラス
ティックストアを設け、前記子ユニット内にフレームア
ライナを設け、ユニット間で双方向にフレームパルス信
号を伝送することにより、 高速大容量の同期端局装置等にも容易に適用できるよう
にしたものである。
従来、この種のフレームアライメントは、一つの閉じた
ユニット内で行うか、フレームアライナが別ユニットに
別れる場合には１ビット以内の遅延でデータの受渡しを
行う方式となっていた。
ユニット内で行うか、フレームアライナが別ユニットに
別れる場合には１ビット以内の遅延でデータの受渡しを
行う方式となっていた。
前述した従来のフレームアライメント方式は、フレーム
アライメントを一つの閉じたユニット内でとるか、フレ
ームアライナが別ユニットに分かれる場合には１ビット
以内の遅延でデータの受渡しを行う方式となっているた
め、非常に多数のフレームアライナを搭載し、かつその
インタフェース速度が高速であるような、高速大容量の
同期端局装置等への適用が困難である欠点がある。
アライメントを一つの閉じたユニット内でとるか、フレ
ームアライナが別ユニットに分かれる場合には１ビット
以内の遅延でデータの受渡しを行う方式となっているた
め、非常に多数のフレームアライナを搭載し、かつその
インタフェース速度が高速であるような、高速大容量の
同期端局装置等への適用が困難である欠点がある。
本発明の目的は、前記欠点を除去することにより、高速
大容量の同期端局装置等へも容易に適用可能なフレーム
アライメント方式を提供することにある。
大容量の同期端局装置等へも容易に適用可能なフレーム
アライメント方式を提供することにある。
本発明は、親ユニットと子ユニットとを備えたディジタ
ル伝送システムにおけるフレームアライメント方式にお
いて、前記親ユニットは、前記子ユニットからの上りデ
ータ信号を前記子ユニットからの上りクロック信号およ
び上りフレームパルス信号に基づいて取り込み出力デー
タ信号を読出クロック信号および読出フレームパルス信
号に基づいて出力するエラスティックストアと、前記子
ユニットに対してフレームアライメントの基準となる下
りクロック信号および下りフレームパルス信号ならびに
前記エラスティックストアに対して前記読出フレームパ
ルス信号および前記読出クロック信号を発生送出する信
号発生手段とを含み、前記子ユニットは、入力データ信
号のビット位相を前記下りクロック信号に基づいて同期
させ、入力データ信号のフレーム位相を前記下りフレー
ムパルス信号に同期させて前記上りデータ信号を生成送
出するフレームアライナと、前記上りデータ信号のビッ
ト位相を伝達する上りクロック信号を送出する手段と、
前記上りデータ信号のフレーム位相を伝達する上りフレ
ームパルス信号を前記下りフレームパルス信号に基づい
て生成して前記親ユニットの前記エラスティックストア
に対して送出する信号生成手段とを含むことを特徴とす
る。
ル伝送システムにおけるフレームアライメント方式にお
いて、前記親ユニットは、前記子ユニットからの上りデ
ータ信号を前記子ユニットからの上りクロック信号およ
び上りフレームパルス信号に基づいて取り込み出力デー
タ信号を読出クロック信号および読出フレームパルス信
号に基づいて出力するエラスティックストアと、前記子
ユニットに対してフレームアライメントの基準となる下
りクロック信号および下りフレームパルス信号ならびに
前記エラスティックストアに対して前記読出フレームパ
ルス信号および前記読出クロック信号を発生送出する信
号発生手段とを含み、前記子ユニットは、入力データ信
号のビット位相を前記下りクロック信号に基づいて同期
させ、入力データ信号のフレーム位相を前記下りフレー
ムパルス信号に同期させて前記上りデータ信号を生成送
出するフレームアライナと、前記上りデータ信号のビッ
ト位相を伝達する上りクロック信号を送出する手段と、
前記上りデータ信号のフレーム位相を伝達する上りフレ
ームパルス信号を前記下りフレームパルス信号に基づい
て生成して前記親ユニットの前記エラスティックストア
に対して送出する信号生成手段とを含むことを特徴とす
る。
〔作用〕 子ユニットに設けられたフレームアライナは、入力デー
タ信号を親ユニットからの下りクロック信号および下り
フレームパルス信号に基づき同期をとり、装置内クロッ
ク系に位相合わせし、上りデータ信号として前記親ユニ
ットへ送出するとともに、信号生成手段により、例え
ば、前記下りクロック信号を上りクロック信号として前
記親ユニットへ返送、および前記下りフレームパルス信
号に所定の遅延を与え上りフレームパルス信号として親
ユニットへ送出する。
タ信号を親ユニットからの下りクロック信号および下り
フレームパルス信号に基づき同期をとり、装置内クロッ
ク系に位相合わせし、上りデータ信号として前記親ユニ
ットへ送出するとともに、信号生成手段により、例え
ば、前記下りクロック信号を上りクロック信号として前
記親ユニットへ返送、および前記下りフレームパルス信
号に所定の遅延を与え上りフレームパルス信号として親
ユニットへ送出する。
親ユニットに設けられたエラスティックストアは、前記
子ユニットから入力される上りデータ信号を、同時に入
力される上りクロック信号および上りフレームパルス信
号と、信号発生手段から入力されるフレームパルス信号
および読出クロック信号とに基づいて、所定の基準位相
に取り込み出力する。
子ユニットから入力される上りデータ信号を、同時に入
力される上りクロック信号および上りフレームパルス信
号と、信号発生手段から入力されるフレームパルス信号
および読出クロック信号とに基づいて、所定の基準位相
に取り込み出力する。
従って、フレームアライナを別ユニットに分配配置し、
ユニット間伝送を高速で行うことができ、高速大容量の
同期端局装置等へも容易に適用することが可能となる。
さらに、前記エラスティックストア容量をユニット伝送
遅延量相当程度まで削減できる。
ユニット間伝送を高速で行うことができ、高速大容量の
同期端局装置等へも容易に適用することが可能となる。
さらに、前記エラスティックストア容量をユニット伝送
遅延量相当程度まで削減できる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック構成図であ
る。
る。
本実施例は、親ユニット１と子ユニット４とを備えたデ
ィジタル伝送システムにおけるフレームアライメント方
式において、 親ユニット１は、子ユニット４からの上りデータ信号10
を所定の基準位相に取り込み出力データ信号15を出力す
るエラスティックストア３と、子ユニット４に対してフ
レームアライメントの基準となる下りクロック信号８お
よび下りフレームパルス信号７ならびにエラスティック
ストア３に対して読出フレームパルス信号13および読出
クロック信号14を発生送出する信号発生手段としてのパ
ルス発生回路２とを含み、子ユニット４は、入力データ
信号９を下りクロック信号８および下りフレームパルス
信号７に基づき同期を取り上りデータ信号10を生成送出
するフレームアライナ５と、上りデータ信号９のビット
位相およびフレーム位相をそれぞれ伝達する上りクロッ
ク信号11および上りフレームパルス信号12を生成しエラ
スティックストア３に対して送出する信号生成手段とし
ての折返し信号線11aおよび遅延回路６を含んでいる。
ィジタル伝送システムにおけるフレームアライメント方
式において、 親ユニット１は、子ユニット４からの上りデータ信号10
を所定の基準位相に取り込み出力データ信号15を出力す
るエラスティックストア３と、子ユニット４に対してフ
レームアライメントの基準となる下りクロック信号８お
よび下りフレームパルス信号７ならびにエラスティック
ストア３に対して読出フレームパルス信号13および読出
クロック信号14を発生送出する信号発生手段としてのパ
ルス発生回路２とを含み、子ユニット４は、入力データ
信号９を下りクロック信号８および下りフレームパルス
信号７に基づき同期を取り上りデータ信号10を生成送出
するフレームアライナ５と、上りデータ信号９のビット
位相およびフレーム位相をそれぞれ伝達する上りクロッ
ク信号11および上りフレームパルス信号12を生成しエラ
スティックストア３に対して送出する信号生成手段とし
ての折返し信号線11aおよび遅延回路６を含んでいる。
なお、エラスティックストア３において、上りデータ信
号10は書込データ端子DI、上りクロック信号11は書込ク
ロック端子WCK、上りフレームパルス信号12は書込リセ
ット端子WRに、読出しフレームパルス信号13は読出リセ
ット端子RRに、読出クロック信号14は読出クロック端子
RCKにそれぞれ接続され出力データ信号15は読出データ
端子DOから出力される。
号10は書込データ端子DI、上りクロック信号11は書込ク
ロック端子WCK、上りフレームパルス信号12は書込リセ
ット端子WRに、読出しフレームパルス信号13は読出リセ
ット端子RRに、読出クロック信号14は読出クロック端子
RCKにそれぞれ接続され出力データ信号15は読出データ
端子DOから出力される。
本発明の特徴は、第１図において、親ユニット１内に、
信号発生手段としてのパルス発生回路２と、エラスティ
ックストア３を設け、子ユニット４内に、フレームアラ
イナ５と、信号生成手段としての遅延回路６および折返
し信号線11aとを設けたことにある。
信号発生手段としてのパルス発生回路２と、エラスティ
ックストア３を設け、子ユニット４内に、フレームアラ
イナ５と、信号生成手段としての遅延回路６および折返
し信号線11aとを設けたことにある。
次に、本実施例の動作について第２図（ａ）〜（ｈ）に
示すタイミングチャートを参照して説明する。
示すタイミングチャートを参照して説明する。
親ユニット１内のパルス発生回路２は、位相合わせの基
準となる下りフレームパルス信号７および下りクロック
信号８を子ユニット４に送出する。下りフレームパルス
信号７の送出位相を第２図（ａ）に示す。この下りフレ
ームパルス信号７と下りクロック信号８とはユニット間
伝送遅延を伴って子ユニット４に到達する。下りフレー
ムパルス信号７の受信位相を第２図（ｂ）に示す。子ユ
ニット４内のフレームアライナ５では、入力データ信号
９を下りクロック信号８に乗せ換えるとともに、下りフ
レームパルス信号７を基準にしてフレーム位相合わせを
行い、上りデータ信号10として送出する。上りデータ信
号10の出力位相例を第２図（ｃ）に示す。また子ユニッ
ト４内で遅延回路６は、下りフレームパルス信号７に遅
延をかけ、上りデータ信号10のフレーム位相を示すため
の上りフレームパルス信号12を作成する。上りフレーム
パルス信号12の出力位相例を第２図（ｄ）に示す。
準となる下りフレームパルス信号７および下りクロック
信号８を子ユニット４に送出する。下りフレームパルス
信号７の送出位相を第２図（ａ）に示す。この下りフレ
ームパルス信号７と下りクロック信号８とはユニット間
伝送遅延を伴って子ユニット４に到達する。下りフレー
ムパルス信号７の受信位相を第２図（ｂ）に示す。子ユ
ニット４内のフレームアライナ５では、入力データ信号
９を下りクロック信号８に乗せ換えるとともに、下りフ
レームパルス信号７を基準にしてフレーム位相合わせを
行い、上りデータ信号10として送出する。上りデータ信
号10の出力位相例を第２図（ｃ）に示す。また子ユニッ
ト４内で遅延回路６は、下りフレームパルス信号７に遅
延をかけ、上りデータ信号10のフレーム位相を示すため
の上りフレームパルス信号12を作成する。上りフレーム
パルス信号12の出力位相例を第２図（ｄ）に示す。
子ユニット４から送出された上りデータ信号10、上りク
ロック信号11および上りフレームパルス信号12は、再び
ユニット間伝送遅延を伴って親ユニット１に到達し、エ
ラスティックストア３に上りデータ信号10が書き込まれ
る。この位相を第２図（ｅ）および（ｆ）に示す。親ユ
ニット１内のパルス発生回路２で、第２図（ｇ）に示す
ように、上りフレームパルス信号12よりも遅れた位相で
読出フレームパルス信号13およびこれに付随した読出ク
ロック信号14を発生して、エラスティックストア３に与
えることにより、例えば第２図（ｈ）に示すように上り
データ信号10を所望の基準位相に取り込み出力データ信
号15を出力する。
ロック信号11および上りフレームパルス信号12は、再び
ユニット間伝送遅延を伴って親ユニット１に到達し、エ
ラスティックストア３に上りデータ信号10が書き込まれ
る。この位相を第２図（ｅ）および（ｆ）に示す。親ユ
ニット１内のパルス発生回路２で、第２図（ｇ）に示す
ように、上りフレームパルス信号12よりも遅れた位相で
読出フレームパルス信号13およびこれに付随した読出ク
ロック信号14を発生して、エラスティックストア３に与
えることにより、例えば第２図（ｈ）に示すように上り
データ信号10を所望の基準位相に取り込み出力データ信
号15を出力する。
なお、エラスティックストア３は親ユニット１の読出し
側から見ると完全なフレームアライナとして動作する
が、容量としてはユニット間往復伝送遅延より若干多い
程度のメモリ容量があればよい。
側から見ると完全なフレームアライナとして動作する
が、容量としてはユニット間往復伝送遅延より若干多い
程度のメモリ容量があればよい。
以上説明したように、本発明は、子ユニット内にフレー
ムアライナ、親ユニット内にユニット間伝送遅延吸収用
エラスティックストアを設け、ユニット間で双方向にフ
レームパルスを伝送することにより、高速大容量の同期
端局装置等でフレームアライナを別ユニットに分散配置
し、ユニット間伝送を高速で行うことを可能とし、か
つ、親ユニット内のエラスティックストア容量をユニッ
ト間伝送遅延量相当程度まで削減できる効果がある。
ムアライナ、親ユニット内にユニット間伝送遅延吸収用
エラスティックストアを設け、ユニット間で双方向にフ
レームパルスを伝送することにより、高速大容量の同期
端局装置等でフレームアライナを別ユニットに分散配置
し、ユニット間伝送を高速で行うことを可能とし、か
つ、親ユニット内のエラスティックストア容量をユニッ
ト間伝送遅延量相当程度まで削減できる効果がある。
第１図は本発明の一実施例を示すブロック構成図。 第２図はその動作を示すタイミングチャート。 １……親ユニット、２……パルス発生回路、３……エラ
スティックストア、４……子ユニット、５……フレーム
アライナ、６……遅延回路、７……下りフレームパルス
信号、８……下りクロック信号、９……入力データ信
号、10……上りデータ信号、11……上りクロック信号、
11a……折返し信号線、12……上りフレームパルス信
号、13……読出フレームパルス信号、14……読出クロッ
ク信号、15……出力データ信号。
スティックストア、４……子ユニット、５……フレーム
アライナ、６……遅延回路、７……下りフレームパルス
信号、８……下りクロック信号、９……入力データ信
号、10……上りデータ信号、11……上りクロック信号、
11a……折返し信号線、12……上りフレームパルス信
号、13……読出フレームパルス信号、14……読出クロッ
ク信号、15……出力データ信号。
Claims (1)
- 【請求項１】親ユニットと子ユニットとを備えたディジ
タル伝送システムにおけるフレームアライメント方式に
おいて、 前記親ユニットは、前記子ユニットからの上りデータ信
号を前記子ユニットからの上りクロック信号および上り
フレームパルス信号に基づいて取り込み出力データ信号
を読出クロック信号および読出フレームパルス信号に基
づいて出力するエラスティックストアと、前記子ユニッ
トに対してフレームアライメントの基準となる下りクロ
ック信号および下りフレームパルス信号ならびに前記エ
ラスティックストアに対して前記読出フレームパルス信
号および前記読出クロック信号を発生送出する信号発生
手段とを含み、 前記子ユニットは、入力データ信号のビット位相を前記
下りクロック信号に基づいて同期させ、入力データ信号
のフレーム位相を前記下りフレームパルス信号に同期さ
せて前記上りデータ信号を生成送出するフレームアライ
ナと、前記上りデータ信号のビット位相を伝達する上り
クロック信号を送出する手段と、前記上りデータ信号の
フレーム位相を伝達する上りフレームパルス信号を前記
下りフレームパルス信号に基づいて生成して前記親ユニ
ットの前記エラスティックストアに対して送出する信号
生成手段とを含む ことを特徴とするフレームアライメント方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243682A JPH0683172B2 (ja) | 1988-09-27 | 1988-09-27 | フレームアライメント方式 |
| US07/413,333 US4993026A (en) | 1988-09-27 | 1989-09-27 | Multiplexer apparatus with auxiliary synchronization for compensating for cable delays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243682A JPH0683172B2 (ja) | 1988-09-27 | 1988-09-27 | フレームアライメント方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290739A JPH0290739A (ja) | 1990-03-30 |
| JPH0683172B2 true JPH0683172B2 (ja) | 1994-10-19 |
Family
ID=17107420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243682A Expired - Lifetime JPH0683172B2 (ja) | 1988-09-27 | 1988-09-27 | フレームアライメント方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4993026A (ja) |
| JP (1) | JPH0683172B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689535A (en) * | 1992-08-25 | 1997-11-18 | Dsc Communications Corporation | Method and apparatus for processing multiple facility datalinks |
| USRE39395E1 (en) | 1992-11-02 | 2006-11-14 | Negotiated Data Solutions Llc | Data communication network with transfer port, cascade port and/or frame synchronizing signal |
| USRE39116E1 (en) | 1992-11-02 | 2006-06-06 | Negotiated Data Solutions Llc | Network link detection and generation |
| US5406559A (en) * | 1992-11-02 | 1995-04-11 | National Semiconductor Corporation | Isochronous link protocol |
| EP0596648A1 (en) | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network link endpoint capability detection |
| EP0596651A1 (en) | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network for data communication with isochronous capability |
| FI94811C (fi) * | 1993-05-31 | 1995-10-25 | Nokia Telecommunications Oy | Menetelmä ja laite synkronisessa digitaalisessa tietoliikennejärjestelmässä käytettävien signaalien kehysten kohdistamiseksi |
| FI106824B (fi) * | 1993-07-05 | 2001-04-12 | Nokia Networks Oy | Tukiasema |
| US5442636A (en) * | 1993-12-14 | 1995-08-15 | At&T Corp. | Circuit and method for alignment of digital information packets |
| US5440557A (en) * | 1993-12-21 | 1995-08-08 | National Semiconductor Corporation | Apparatus and methods for providing an interface between FDDI-II rings |
| US5533018A (en) | 1994-12-21 | 1996-07-02 | National Semiconductor Corporation | Multi-protocol packet framing over an isochronous network |
| KR100197421B1 (ko) * | 1996-05-31 | 1999-06-15 | 유기범 | 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기 |
| US5805597A (en) * | 1996-06-04 | 1998-09-08 | National Semiconductor Corporation | Method and apparatus for providing low power basic telephony type service over a twisted pair ethernet physical layer |
| JPH1174878A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | デジタルデータ伝送システム |
| US6654897B1 (en) * | 1999-03-05 | 2003-11-25 | International Business Machines Corporation | Dynamic wave-pipelined interface apparatus and methods therefor |
| US6766464B2 (en) | 2001-02-13 | 2004-07-20 | Sun Microsystems, Inc. | Method and apparatus for deskewing multiple incoming signals |
| KR100882725B1 (ko) * | 2002-05-20 | 2009-02-06 | 엘지전자 주식회사 | 동기 데이터 변환장치 |
| US7456696B2 (en) * | 2006-10-27 | 2008-11-25 | Aten International Co., Ltd. | Circuit and method of compensating for signal delay in a cable |
| JP2010263489A (ja) * | 2009-05-08 | 2010-11-18 | Sony Corp | 通信装置及び通信方法、コンピューター・プログラム、並びに通信システム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5760754A (en) * | 1980-09-27 | 1982-04-12 | Fujitsu Ltd | Synchronizing circuit |
| JPS6019337A (ja) * | 1983-07-13 | 1985-01-31 | Matsushita Electric Ind Co Ltd | デイジタル信号多重方法 |
| US4608684A (en) * | 1984-03-26 | 1986-08-26 | Itt Corporation | Digital switching systems employing multi-channel frame association apparatus |
| US4685106A (en) * | 1984-08-31 | 1987-08-04 | Sperry Corporation | High rate multiplexer |
| JPS62214739A (ja) * | 1986-03-15 | 1987-09-21 | Nec Corp | 同期制御方式 |
| JPS63236432A (ja) * | 1987-03-25 | 1988-10-03 | Fujitsu Ltd | Ｂｓｉ化ビツトインタリ−ブ多重方式 |
-
1988
- 1988-09-27 JP JP63243682A patent/JPH0683172B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-27 US US07/413,333 patent/US4993026A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4993026A (en) | 1991-02-12 |
| JPH0290739A (ja) | 1990-03-30 |
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