JP3564652B2 - 位相差吸収回路及び位相差吸収システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は位相差吸収回路及び位相差吸収システムに関し、特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）伝送装置のパッケージ折り返し試験時の入出力フレーム（セル）位相差吸収回路及び位相差吸収システムに関する。
【０００２】
【従来の技術】
例えば、ＡＴＭ伝送方式に基づいた伝送機能を有し、かつクロスコネクト機能や終端機能等を有するＡＴＭ伝送装置の構成パッケージ（ＰＫＧ）のような入出力のインタフェースが同一であるＰＫＧにおいて、例えば図５に示すような構成により、自ＰＫＧ入出力折り返し試験をする際には、入力側と出力側のフレーム位相に図６に示すような差が生じる。
【０００３】
すなわち、図５において、試験（しようとする）ＰＫＧ１０は、パッケージの機能を担うＬＳＩ（半導体集積回路）１〜３と、試験時の基準フレーム（パルス）位相ＦＰ１及び各ＬＳＩ２，３のフレーム位相ＦＰ２，ＦＰ３を発生するフレーム位相信号生成部４とにより構成される。各ＬＳＩ１〜３は、エラスティックストア（ＥＳ）１１，２１，３１と、試験セル検証部（ＴＥＳＴ ＣＨＫ）１６と、試験セル生成部（ＴＥＳＴ ＩＮＳ）１７等とにより構成される。
【０００４】
この場合、図６に示すように、各フレーム位相ＦＰ１〜ＦＰ３や、ＬＳＩ３出力ｃ間には位相差が存在する。折り返しデータを取り込むためにはこの位相差を吸収する必要がある。ＡＴＭ伝送の場合、データ（信号）は、例えば４３２ビットのセルを単位としている。一般にＰＫＧにおいては、データはｎビットの相（δ）にパラレル展開されている。すなわち、例えばｎ＝１６ビットにパラレル展開されているとすると、１セルは、４３２÷１６＝２７ビット（ｂ１〜ｂ２７）となり、２７クロックの（セル）周期を持つ。
【０００５】
ＡＴＭ伝送装置のＰＫＧにおいては、データはセルの（スタート）位相を基準にして処理される。従って、折り返しデータを取り込むためには、上述の位相差はセル周期の整数倍である必要がある。フレームパルス（ＦＰ）はセルのスタート位相に合致（同期）しており、１フレームは、例えば１０００〜２０００セルにより構成される。
【０００６】
特開平５−１６０８７８号公報には、図７に示すような折り返し試験方式が提案されている。すなわち、図７に示す折り返し試験回路（伝送装置）５０は、伝送装置５全体を制御する制御部５１と、制御部５１からの制御信号により遅延量を選択する遅延選択部５２と、他方（下り）の伝送路の伝送信号とエラスティックストア５３の出力信号とを選択して出力する選択部５４と、試験信号を格納するエラスティックストア５３とにより構成される。
【０００７】
一方（上り）の伝送路から入力した試験信号を制御部５１からの制御信号により所定量だけ遅延選択部５２にて遅延させて出力する。エラスティックストア５３では、遅延選択部５２より出力された試験信号を入力して記憶し、他方（下り）の伝送路から入力した試験信号の制御信号にて決まるタイミングでもって読み出す。
【０００８】
制御部５１では、遅延選択部５２にて所定量だけ遅延して、出力した試験信号のフレームパルス及び他方の伝送路から入力した試験信号の制御信号を比較し、その結果により遅延選択部５２にて試険信号を所定量だけ遅延して出力するための制御信号を出力する。選択部５４では、通常他方の伝送路から入力した信号を選択し、折り返し試験時には、エラスティックストア５３から読み出した試験信号を選択して出力する。
【０００９】
【発明が解決しようとする課題】
特開平５−１６０８７８号公報記載の提案では、対向する伝送装置より送出される試験信号を該伝送装置において、試験開始時及ぴ解除時に、回線異常警報を発出させることなく折り返すことを目的としている。そのため、伝送路上の信号からデータ、フレームパルス、試験データの有効範囲を示すイネーブルパルスの分離及び上り／下り方向のフレームパルスの比較等の制御を行っている。しかし、ＰＫＧ単体での折り返し試験を行うことができないという問題がある。
【００１０】
本発明の目的は、ＰＫＧ単体での折り返し試験可能な入出力フレーム（セル）位相差吸収回路及び位相差吸収システムを提供することである。
【００１１】
【課題を解決するための手段】
本発明による位相差吸収回路は、ＡＴＭ伝送装置のパッケージの入出力を直接接続して折り返し試験をなす場合における前記パッケージ内部のデータ信号のセル位相差を吸収する位相差吸収回路であって、前記折り返し試験時に、前記データ信号のトータル遅延量がＡＴＭセル周期の整数倍になるように前記データ信号を遅延させるセル位相差吸収手段を、前記パッケージに付加したことを特徴とする。
【００１２】
また、前記セル位相差吸収手段は、前記データ信号を一時格納するメモリーを有し、前記メモリーの書き込み及び読み出しアドレス信号間の位相差だけ前記データ信号を遅延させることを特徴とし、前記メモリーは、前記データ信号の最大遅延量に相当するデータ量が格納できるランダムアクセスメモリーであることを特徴とする。
【００１３】
本発明による位相差吸収システムは、ＡＴＭ伝送装置のパッケージの入出力を直接接続しての折り返し試験における前記パッケージ内部のデータ信号のセル位相差を吸収する位相差吸収システムであって、前記折り返し試験時に前記データ信号を一時格納するメモリーの読み出しアドレス信号に対し書き込みアドレス信号を遅延させることによって前記データ信号のトータル遅延量がＡＴＭセル周期の整数倍になるように前記データ信号を遅延させるようにしたことを特徴とする。
【００１４】
本発明の作用は次の通りである。ＰＫＧ内部で発生する位相差を吸収するために、ＬＳＩ内部に書き込みと読み出しとを同時に行えるメモリー及びＬＳＩ外部より設定された任意の遅延量を基に入力したフレーム位相を遅延可能な遅延生成部を設ける。メモリーでは、折り返した主信号データに同期したフレームパルス（ＦＰ）により書き込み、フレーム位相信号生成部からのＦＰを基に読み出すことによって、折り返し時の位相差の吸収を行う。遅延生成部では、フレーム位相生成部からのＦＰを折り返しデータのＦＰ位相と同相になるように制御後、そのＦＰをＥＳに与えることにより折り返して来たデータの取り込みを行う。
【００１５】
【発明の実施の形態】
以下に、本発明の実施例について図面を参照して説明する。
【００１６】
図１は本発明による位相差吸収回路の実施例の構成を示すブロック図であり、図５，７と同等部分は同一符号にて示している。図１においては、図５に示した試験ＰＫＧ１０のうちＬＳＩ１についてのみ示しており、他のＬＳＩ２，３についても同様の構成であるものとする。
【００１７】
図１を参照すると、ＬＳＩ１は、試験（さるべき）ＰＫＧ１０のＬＳＩ１の一部をなしかつ入力データの位相変動を吸収するランダムアクセスメモリー（ＲＡＭ）からなるエラスティックストア（ＥＳ）１１と、試験ＰＫＧ１０の主機能の一部を分担する主信号ブロック１２，１４と、試験ＰＫＧ内部で発生するフレーム（セル）位相差を吸収するフレーム位相差吸収部１３と、外部から任意に遅延量が設定できる遅延生成部１５とにより構成される。
【００１８】
図１の回路の動作を図２の位相関係図により説明する。フレーム位相差吸収部１３はメモリー（ＭＥＭ）を主体とし、このメモリーからの読み出しはフレーム位相信号生成部４（図５参照）より送出されたフレーム位相信号（ＦＰ１／ＢＵＦＦ ＲＦＰ）に同期して行われる。従って、フレーム位相差吸収部１３以降のフレーム位相は、このフレーム位相信号（ＦＰ１／ＢＵＦＦ ＲＦＰ）が基準位相となる。
【００１９】
このフレーム位相はフレーム位相差吸収部１３以降の各主信号ブロック１４にて順次遅延するため、次段のＬＳＩ２，３の入力位相は、フレーム位相信号ＦＰ１より遅れた位相となる。従って、フレーム位相信号生成部４からＬＳＩ２，３へ送出するフレーム位相信号ＦＰ２，ＦＰ３は、フレーム位相信号（ＦＰ１／ＢＵＦＦ ＲＦＰ）に対して各々一定量遅延した位相となる。
【００２０】
ただし、ＰＫＧの通常動作時のＦＰ１〜ＦＰ３の位相関係は折り返し試験時もそのまま保たれるので、ＰＫＧの通常動作時と折り返し試験時とにおいて切り替えの必要はない。
【００２１】
なお、フレーム位相信号生成部４は、試験ＰＫＧが搭載される装置から基準クロック信号及び基準フレーム信号を受信し、自ＰＫＧが必要とするクロック、フレーム位相信号ＦＰ１〜ＦＰ３の生成を行う。フレーム位相信号生成部４では、出力するフレーム位相信号をフレーム位相一周期分の範囲内で遅延できるため、各ＬＳＩ１〜３にて必要とする位相が生成可能である。
【００２２】
ＬＳＩ１〜３の入力部にあるＥＳ（エラスティックストア）１１，２１，３１はＲＡＭを主体としており、入力するデータのフレーム位相（ＥＳ ＷＦＰ）に（てＲＡＭに書き込み）、生じる数１０クロック（図２のｄ）の変動を吸収し、ＬＳＩ１〜３内部のフレーム位相（ＥＳ ＲＦＰ）に（て、ＲＡＭから読み出し）、乗せ換えるものである。そのため、ＥＳ１１，２１，３１の書き込みと、読み出し側のフレーム位相の差は上述の数１０クロックｄより小さくなければならない。
【００２３】
しかし、自ＰＫＧ内で折り返されてＬＳＩ１に入力されるデータｃのフレーム位相は、上述のＦＰ３の位相から、ＬＳＩ３の内部にてさらに遅延した位相となる。従って、フレーム位相信号生成部４より送出されたフレーム位相信号ＦＰ１では、位相差が大き過ぎる（セル周期の整数倍になっていない）ため、ＥＳ１１の読み出しフレーム位相としては使用することができない。
【００２４】
そこで、遅延生成部１５により入力するデータのフレーム位相（ＥＳ ＷＦＰ）とＥＳ１１の読み出しに使用されるフレーム位相（ＥＳ ＲＦＰ）との差が上述の数１０クロックｄ以内となるように、ＦＰ１を遅延させる。その際の遅延量ａはＬＳＩ１外部より任意の値を設定できるものとする。これにより、ＥＳ１１でのフレーム位相の乗せ換えを可能としている。なお、ＰＫＧの通常動作時は遅延量ａを０とする。
【００２５】
ＥＳ１１から読み出したフレーム位相（ＥＳ ＲＦＰ）がＥＳ１１からフレーム位相差吸収部１３までの基準フレーム位相となる。従って、フレーム位相差吸収部１３の書き込み側フレーム位相は、上述のＥＳ ＲＦＰにＥＳ１１からフレーム位相差吸収部１３までの主信号ブロック１２により発生する遅延（遅延量Ｘ）が加算されたフレーム位相（ＢＵＦＦ ＷＦＰ）となる。上述の各フレーム位相の位相関係を図２に示す。この場合の位相差τ＋ｄがセル周期の整数倍になる必要がある。
【００２６】
図３には、読み出しと書き込みが独立に行えるメモリーを用いたフレーム位相差吸収部１３の構成図を示し、図４にはそのタイミング図を示す。書き込みあるいは読み出しアドレス生成部４１，４３にて生成されるアドレス値の上限Ｙは、データのパラレル数ｎにより決定される。例えばｎ＝１６とすると、１ＡＴＭセル当たり４３２÷１６＝２７ビットとなり、アドレスは０から始まるため、上限Ｙは２７−１＝２６となる。なお、４３２は試験データを構成するＡＴＭセルのビット数である。
【００２７】
メモリー（例えばランダムアドレスメモリー；ＲＡＭ）（ＭＥＭ）４２に対して書き込みアドレス生成部４１の出力書き込みアドレスＷＡによって、データＤｉを書き込み、読み出しアドレス生成部４３の出力読み出しアドレスＲＡによって、データＤｏを読み出すと、書き込みアドレスＷＡと読み出しアドレスＲＡとの位相差に相当するだけ読み出しデータＤｏを遅延させることができる。
【００２８】
書き込みと読み出しのアドレス生成部４１，４３は、０〜Ｙまでのアドレスを上述のＢＵＦＦ ＷＦＰ，ＢＵＦＦ ＲＦＰの位相を基準として、繰り返し生成する。また、ＡＴＭセルはフレーム位相に対して一定周期にて間断なく、時分割多重されているため、ＡＴＭセルの書き込み位置と読み出し位置は図４に示すようになる。
【００２９】
上述の動作により、フレーム位相に対するＡＴＭセルの相対位置は、書き込み側と読み出し側とで変化するが、ＡＴＭセルはそのシーケンーシャルな順序さえ守られれば、フレーム内の位置は自由である。従って、上述のように、セル単位のフレーム位相の乗せ換えが可能となる。
【００３０】
ライン切り替え部（ＳＥＬ）４４は、ＰＫＧの通常動作時は、フレーム位相差吸収部１３の入力から分岐された信号を選択し、（同時に遅延生成部１５の遅延量ａを０とし、）折り返し試験時は、折り返し試験開始信号を基にメモリー４２から出力される信号を選択する。
【００３１】
【発明の効果】
以上説明したように本発明は、ＲＡＭの書き込み及び読み出しアドレス差によりデータに遅延を与えるフレーム位相差吸収部を設けることにより、ＰＫＧ折り返し時の入出力のフレーム（セル）周期差を吸収してＰＫＧの折り返し試験を可能とする効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のフレーム位相関係説明図である。
【図３】フレーム位相差吸収部のブロック図である。
【図４】フレーム位相差吸収部のフレーム位相関係説明図である。
【図５】本発明の関連するＰＫＧ入出力折り返し試験時のブロック図である。
【図６】本発明の関連するＰＫＧ入出力折り返し試験時のフレーム位相関係説明図である。
【図７】従来の伝送装置の折り返し試験時のブロック図である。
【符号の説明】
１ ＬＳＩ
１０ 試験ＰＫＧ
１１ エラスティックストア
１２，１４ 主信号ブロック
１３ フレーム位相差吸収部
１５ 遅延生成部

Claims (4)

1. ＡＴＭ伝送装置のパッケージの入出力を直接接続して折り返し試験をなす場合における前記パッケージ内部のデータ信号のセル位相差を吸収する位相差吸収回路であって、前記折り返し試験時に、前記データ信号のトータル遅延量がＡＴＭセル周期の整数倍になるように前記データ信号を遅延させるセル位相差吸収手段を、前記パッケージに付加したことを特徴とする位相差吸収回路。
2. 前記セル位相差吸収手段は、前記データ信号を一時格納するメモリーを有し、前記メモリーの書き込み及び読み出しアドレス信号間の位相差だけ前記データ信号を遅延させることを特徴とする請求項１記載の位相差吸収回路。
3. 前記メモリーは、前記データ信号の最大遅延量に相当するデータ量が格納できるランダムアクセスメモリーであることを特徴とする請求項２記載の位相差吸収回路。
4. ＡＴＭ伝送装置のパッケージの入出力を直接接続しての折り返し試験における前記パッケージ内部のデータ信号のセル位相差を吸収する位相差吸収システムであって、前記折り返し試験時に前記データ信号を一時格納するメモリーの読み出しアドレス信号に対し書き込みアドレス信号を遅延させることによって前記データ信号のトータル遅延量がＡＴＭセル周期の整数倍になるように前記データ信号を遅延させるようにしたことを特徴とする位相差吸収システム。

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