JP2849797B2 - Ａｔｍ伝送装置 - Google Patents
Ａｔｍ伝送装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ伝送装置の、特
にＡＴＭレイヤ処理の構成に関するものである。
にＡＴＭレイヤ処理の構成に関するものである。
【０００２】
【従来の技術】ＡＴＭ（Asynchronous Transfer Mode：
非同期転送モード）を用いた回線では、通常は、上りと
下りの双方向がペアで構成されている。そして、このよ
うな上りと下りには、それぞれ、ＡＴＭにおけるＡＴＭ
レイヤ処理を行うＡＴＭレイヤ処理回路がそれぞれ設け
られ、独立して処理を行っている。
非同期転送モード）を用いた回線では、通常は、上りと
下りの双方向がペアで構成されている。そして、このよ
うな上りと下りには、それぞれ、ＡＴＭにおけるＡＴＭ
レイヤ処理を行うＡＴＭレイヤ処理回路がそれぞれ設け
られ、独立して処理を行っている。
【０００３】例えば、このようなＡＴＭレイヤ処理とし
ては、ＡＴＭセルのヘッダ変換やＯＡＭ（Operation Ad
ministraion Monitoring：保守運用）セルの挿入、抽出
処理があり、これらの処理を行う場合に、ＡＴＭ処理回
路がメモリにアクセスして行っている。
ては、ＡＴＭセルのヘッダ変換やＯＡＭ（Operation Ad
ministraion Monitoring：保守運用）セルの挿入、抽出
処理があり、これらの処理を行う場合に、ＡＴＭ処理回
路がメモリにアクセスして行っている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ようなＡＴＭ伝送装置では、上りと下りのそれぞれで独
立してＡＴＭレイヤ処理を行っているため、ＡＴＭ処理
回路が用いるメモリも、上り、下り独立して設けられて
いる。従って、このような構成では、メモリが１回線に
対して２個以上必要となるため、実装面積が大きく、価
格も高くなってしまうものであった。
ようなＡＴＭ伝送装置では、上りと下りのそれぞれで独
立してＡＴＭレイヤ処理を行っているため、ＡＴＭ処理
回路が用いるメモリも、上り、下り独立して設けられて
いる。従って、このような構成では、メモリが１回線に
対して２個以上必要となるため、実装面積が大きく、価
格も高くなってしまうものであった。
【０００５】一方、このようなＡＴＭ伝送装置では、装
置全体の小型化や低コスト化への要求が高く、このよう
な点から、ＡＴＭレイヤ処理を行う部分の実装面積を小
さくすることができ、また、低価格化を図ることのでき
るＡＴＭ伝送装置の実現が望まれていた。
置全体の小型化や低コスト化への要求が高く、このよう
な点から、ＡＴＭレイヤ処理を行う部分の実装面積を小
さくすることができ、また、低価格化を図ることのでき
るＡＴＭ伝送装置の実現が望まれていた。
【０００６】
【課題を解決するための手段】本発明のＡＴＭ伝送装置
は、前述の課題を解決するために、上り方向のセル流に
対してＡＴＭレイヤ処理を行う上り方向ＡＴＭ処理回路
と、下り方向のセル流に対してＡＴＭレイヤ処理を行う
下り方向ＡＴＭ処理回路とを備えたものにおいて、上り
と下りのセル流に対して、その位相関係を固定させる位
相調整回路を設ける。また、これら上り方向ＡＴＭ処理
回路と下り方向ＡＴＭ処理回路がアクセスするメモリ
は、共通に設け、このメモリへのアクセスは、一方ずつ
の時分割アクセス制御を行う時分割制御回路によって制
御するようにしたものである。
は、前述の課題を解決するために、上り方向のセル流に
対してＡＴＭレイヤ処理を行う上り方向ＡＴＭ処理回路
と、下り方向のセル流に対してＡＴＭレイヤ処理を行う
下り方向ＡＴＭ処理回路とを備えたものにおいて、上り
と下りのセル流に対して、その位相関係を固定させる位
相調整回路を設ける。また、これら上り方向ＡＴＭ処理
回路と下り方向ＡＴＭ処理回路がアクセスするメモリ
は、共通に設け、このメモリへのアクセスは、一方ずつ
の時分割アクセス制御を行う時分割制御回路によって制
御するようにしたものである。
【０００７】
【作用】本発明のＡＴＭ伝送装置においては、時分割制
御回路が、上り方向ＡＴＭレイヤ処理回路と、下り方向
ＡＴＭレイヤ処理回路のメモリアクセスを時分割制御す
る。これにより、共通のメモリへのアクセスであって
も、アクセスが競合することがない。
御回路が、上り方向ＡＴＭレイヤ処理回路と、下り方向
ＡＴＭレイヤ処理回路のメモリアクセスを時分割制御す
る。これにより、共通のメモリへのアクセスであって
も、アクセスが競合することがない。
【０００８】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明のＡＴＭ伝送装置の実施例１を
示す構成図であるが、これに先立ち、ＡＴＭ伝送装置に
おける一般的なＡＴＭレイヤ処理に関する説明を行う。
説明する。図１は本発明のＡＴＭ伝送装置の実施例１を
示す構成図であるが、これに先立ち、ＡＴＭ伝送装置に
おける一般的なＡＴＭレイヤ処理に関する説明を行う。
【０００９】図２は、ＡＴＭ伝送装置におけるＡＴＭレ
イヤ処理に関する部分の構成図である。図において、
１、２は、それぞれ上り側回線と下り側回線に設けられ
たＡＴＭレイヤ処理回路である。また、これらＡＴＭレ
イヤ処理回路１、２には、それぞれメモリ３、４が接続
されている。ＡＴＭレイヤ処理回路１、２は、ＡＴＭ伝
送装置におけるＡＴＭレイヤ処理、即ち、セルの多重と
いったセルに関する処理を行うものである。また、メモ
リ３、４を必要とするＡＴＭレイヤ処理としては、ＡＴ
Ｍセルのヘッダ変換やＯＡＭセルの挿入および抽出処理
がある。
イヤ処理に関する部分の構成図である。図において、
１、２は、それぞれ上り側回線と下り側回線に設けられ
たＡＴＭレイヤ処理回路である。また、これらＡＴＭレ
イヤ処理回路１、２には、それぞれメモリ３、４が接続
されている。ＡＴＭレイヤ処理回路１、２は、ＡＴＭ伝
送装置におけるＡＴＭレイヤ処理、即ち、セルの多重と
いったセルに関する処理を行うものである。また、メモ
リ３、４を必要とするＡＴＭレイヤ処理としては、ＡＴ
Ｍセルのヘッダ変換やＯＡＭセルの挿入および抽出処理
がある。
【００１０】ここで、ＡＴＭセルのヘッダ変換とは、ヘ
ッダ内のＶＰ（バーチャルパス）やＶＣ（バーチャルチ
ャネル）の書き換え等の処理であり、この書き換え時に
メモリ３、４内に記憶されている書き換え用の変換テー
ブルを用いて行う。また、例えばＯＡＭセルの抽出処理
では、ＡＴＭレイヤ処理回路１、２がＯＡＭセルをセル
流から抽出し、これを分析・試験するための図示しない
試験手段が取出すまでの一時格納のためにメモリ３、４
を用いている。
ッダ内のＶＰ（バーチャルパス）やＶＣ（バーチャルチ
ャネル）の書き換え等の処理であり、この書き換え時に
メモリ３、４内に記憶されている書き換え用の変換テー
ブルを用いて行う。また、例えばＯＡＭセルの抽出処理
では、ＡＴＭレイヤ処理回路１、２がＯＡＭセルをセル
流から抽出し、これを分析・試験するための図示しない
試験手段が取出すまでの一時格納のためにメモリ３、４
を用いている。
【００１１】そして、上りセル流と下りセル流とは独立
して流れているため、これらのＡＴＭレイヤ処理も独立
して行われている。図３は、上りセル流と下りセル流の
タイミング説明図である。即ち、上りセル流と下りセル
流とは全く無関係であるため、その位相差は不定となっ
ている。従って、メモリ３、４へのアクセスも上り、下
りが無関係に行われることから、メモリ３、４も独立し
て設けられている。尚、図３中、上りセル流と下りセル
流の流れ方向は矢印方向である。
して流れているため、これらのＡＴＭレイヤ処理も独立
して行われている。図３は、上りセル流と下りセル流の
タイミング説明図である。即ち、上りセル流と下りセル
流とは全く無関係であるため、その位相差は不定となっ
ている。従って、メモリ３、４へのアクセスも上り、下
りが無関係に行われることから、メモリ３、４も独立し
て設けられている。尚、図３中、上りセル流と下りセル
流の流れ方向は矢印方向である。
【００１２】これに対して、メモリ３、４を上り、下り
で共通にすることのできるようにした実施例を次に図１
を用いて説明する。
で共通にすることのできるようにした実施例を次に図１
を用いて説明する。
【００１３】《実施例１》図１において、ＡＴＭレイヤ
処理回路１、２は、上述した図２のＡＴＭレイヤ処理回
路と同様の構成である。また、本実施例では、メモリ５
をこれらＡＴＭレイヤ処理回路１、２に対して共通に設
けると共に、位相調整回路６と時分割制御回路７を有し
ている。
処理回路１、２は、上述した図２のＡＴＭレイヤ処理回
路と同様の構成である。また、本実施例では、メモリ５
をこれらＡＴＭレイヤ処理回路１、２に対して共通に設
けると共に、位相調整回路６と時分割制御回路７を有し
ている。
【００１４】メモリ５は、ＲＡＭ等からなるメモリであ
り、ＡＴＭレイヤ処理において、セルヘッダ変換におけ
る変換テーブルの格納や、ＯＡＭセルの一時格納等を行
うものである。
り、ＡＴＭレイヤ処理において、セルヘッダ変換におけ
る変換テーブルの格納や、ＯＡＭセルの一時格納等を行
うものである。
【００１５】位相調整回路６は、上りと下りのセル流に
対して、これらの位相関係を固定とする機能を有してお
り、本実施例では、下り側のセル流に対して設けられて
いる。即ち、位相調整回路６は、上り側のセル同期信号
（ＳＹＮＣ信号）に基づき、任意のビットだけ位相をず
らした下り用ＳＹＮＣ信号を生成し、これをＡＴＭレイ
ヤ処理回路２と時分割制御回路７に出力するよう構成さ
れている。そして、下りセル流は、例えば、ＦＩＦＯ等
により、生成したＳＹＮＣ信号に同期させてＡＴＭレイ
ヤ処理回路２に出力するよう構成されている。
対して、これらの位相関係を固定とする機能を有してお
り、本実施例では、下り側のセル流に対して設けられて
いる。即ち、位相調整回路６は、上り側のセル同期信号
（ＳＹＮＣ信号）に基づき、任意のビットだけ位相をず
らした下り用ＳＹＮＣ信号を生成し、これをＡＴＭレイ
ヤ処理回路２と時分割制御回路７に出力するよう構成さ
れている。そして、下りセル流は、例えば、ＦＩＦＯ等
により、生成したＳＹＮＣ信号に同期させてＡＴＭレイ
ヤ処理回路２に出力するよう構成されている。
【００１６】時分割制御回路７は、上りＳＹＮＣ信号に
基づき、ＡＴＭレイヤ処理回路１、２のメモリ５へのア
クセスを時分割で行うよう制御するものである。
基づき、ＡＴＭレイヤ処理回路１、２のメモリ５へのア
クセスを時分割で行うよう制御するものである。
【００１７】図４は、セル流の位相とメモリ５へのアク
セス制御の説明図である。位相調整回路６は、上り側Ｓ
ＹＮＣ信号に基づき、上り側と下り側の位相差をＴビッ
トに固定し、下り側のＡＴＭレイヤ処理回路２に対し
て、Ｔビット分だけ遅れたタイミングでセルを流す。
セス制御の説明図である。位相調整回路６は、上り側Ｓ
ＹＮＣ信号に基づき、上り側と下り側の位相差をＴビッ
トに固定し、下り側のＡＴＭレイヤ処理回路２に対し
て、Ｔビット分だけ遅れたタイミングでセルを流す。
【００１８】また、時分割制御回路７は、上りセル流の
先頭から一定の時間後、図中ａに示すように、所定期
間、上り側のＡＴＭレイヤ処理回路１のアクセスとし、
次に、下りセル流の先頭から一定の時間後、ｂに示すよ
うに、所定期間、下り側のＡＴＭレイヤ処理回路２のア
クセスとする。そして、このような時分割のアクセスを
上り側、下り側の交互に行うものである。
先頭から一定の時間後、図中ａに示すように、所定期
間、上り側のＡＴＭレイヤ処理回路１のアクセスとし、
次に、下りセル流の先頭から一定の時間後、ｂに示すよ
うに、所定期間、下り側のＡＴＭレイヤ処理回路２のア
クセスとする。そして、このような時分割のアクセスを
上り側、下り側の交互に行うものである。
【００１９】従って、ＡＴＭレイヤ処理回路１、２が同
時にアクセスすることがないため、これらＡＴＭレイヤ
処理回路１、２に対して共通のメモリ５とすることがで
き、その結果、メモリの実装面積を１／２にすることが
できる。例えば、ＡＴＭ伝送装置では、通常、１回線分
の物理レイヤ処理が一つのＬＳＩ、ＡＴＭレイヤ処理が
一つのＬＳＩそしてメモリＩＣといった構成であるた
め、メモリＩＣの個数を削減することによって、基板へ
の実装面積の削減およびコスト低減化を図ることがで
き、特に、収容する回線数が多いものでは、非常に効果
が大きいものである。
時にアクセスすることがないため、これらＡＴＭレイヤ
処理回路１、２に対して共通のメモリ５とすることがで
き、その結果、メモリの実装面積を１／２にすることが
できる。例えば、ＡＴＭ伝送装置では、通常、１回線分
の物理レイヤ処理が一つのＬＳＩ、ＡＴＭレイヤ処理が
一つのＬＳＩそしてメモリＩＣといった構成であるた
め、メモリＩＣの個数を削減することによって、基板へ
の実装面積の削減およびコスト低減化を図ることがで
き、特に、収容する回線数が多いものでは、非常に効果
が大きいものである。
【００２０】尚、上記実施例１では、位相調整回路６が
上り側に対して下り側をＴビットずらすように制御した
が、位相が固定されていれば、これに限定されるもので
はなく、例えば、上り側と下り側の先頭が一致するよう
制御を行ってもよい。また、時分割制御回路７において
も、時分割にメモリ５へのアクセス制御を行うものであ
れば、特に交互でなくてもよい。更に、上記実施例１で
は、位相調整回路６を下り側に設けたが、上り側に設け
ても同様の効果を奏することができる。
上り側に対して下り側をＴビットずらすように制御した
が、位相が固定されていれば、これに限定されるもので
はなく、例えば、上り側と下り側の先頭が一致するよう
制御を行ってもよい。また、時分割制御回路７において
も、時分割にメモリ５へのアクセス制御を行うものであ
れば、特に交互でなくてもよい。更に、上記実施例１で
は、位相調整回路６を下り側に設けたが、上り側に設け
ても同様の効果を奏することができる。
【００２１】次に、位相調整回路を他の構成とした実施
例２を説明する。 《実施例２》図５は、実施例２のＡＴＭ伝送装置の構成
図である。図の装置は、ＡＴＭレイヤ処理回路８、９、
メモリ５、位相調整回路１０からなる。ＡＴＭレイヤ処
理回路８、９は、それぞれ上り側および下り側のＡＴＭ
レイヤ処理回路であり、ＡＴＭレイヤ処理を行うと共
に、それぞれセルが偶数ビットの場合に、メモリ５にア
クセスするよう構成されている。
例２を説明する。 《実施例２》図５は、実施例２のＡＴＭ伝送装置の構成
図である。図の装置は、ＡＴＭレイヤ処理回路８、９、
メモリ５、位相調整回路１０からなる。ＡＴＭレイヤ処
理回路８、９は、それぞれ上り側および下り側のＡＴＭ
レイヤ処理回路であり、ＡＴＭレイヤ処理を行うと共
に、それぞれセルが偶数ビットの場合に、メモリ５にア
クセスするよう構成されている。
【００２２】また、位相調整回路１０は、上り方向のＡ
ＴＭレイヤ処理回路８と、下り方向のＡＴＭレイヤ処理
回路９に供給されるセル同期信号であるＳＹＮＣ信号に
おける位相の偶数か奇数かを比較することによって二つ
のＳＹＮＣ信号の位相差を奇数ビットに固定する機能を
備えている。
ＴＭレイヤ処理回路８と、下り方向のＡＴＭレイヤ処理
回路９に供給されるセル同期信号であるＳＹＮＣ信号に
おける位相の偶数か奇数かを比較することによって二つ
のＳＹＮＣ信号の位相差を奇数ビットに固定する機能を
備えている。
【００２３】図６に、位相調整回路１０の内部構成を示
す。図の回路は、偶／奇位相比較器１１、フリップフロ
ップ（Ｆ／Ｆ）１２、セレクタ１３からなる。偶／奇位
相比較器１１は、上り側のＳＹＮＣ信号が入力された場
合、その入力がＳＹＮＣ信号（の基準タイミング）から
偶数ビットであるのか、奇数ビットであるのかを判定
し、一方、下り側のＳＹＮＣ信号からも同様の処理を行
って、その位相を比較し、その比較結果に基づいてセレ
クタ１３の制御を行う機能を有している。
す。図の回路は、偶／奇位相比較器１１、フリップフロ
ップ（Ｆ／Ｆ）１２、セレクタ１３からなる。偶／奇位
相比較器１１は、上り側のＳＹＮＣ信号が入力された場
合、その入力がＳＹＮＣ信号（の基準タイミング）から
偶数ビットであるのか、奇数ビットであるのかを判定
し、一方、下り側のＳＹＮＣ信号からも同様の処理を行
って、その位相を比較し、その比較結果に基づいてセレ
クタ１３の制御を行う機能を有している。
【００２４】フリップフロップ１２は、入力したＳＹＮ
Ｃ信号を１ビットだけシフトさせるもので、その出力を
セレクタ１３に送出するよう構成されている。また、セ
レクタ１３は、偶／奇位相比較器１１により、下り側Ｓ
ＹＮＣ信号をそのまま出力するか、フリップフロップ１
２の出力を下り側ＳＹＮＣ信号として出力するかを選択
するセレクタである。
Ｃ信号を１ビットだけシフトさせるもので、その出力を
セレクタ１３に送出するよう構成されている。また、セ
レクタ１３は、偶／奇位相比較器１１により、下り側Ｓ
ＹＮＣ信号をそのまま出力するか、フリップフロップ１
２の出力を下り側ＳＹＮＣ信号として出力するかを選択
するセレクタである。
【００２５】このように構成された位相調整回路１０の
偶／奇位相比較器１１は、上り側ＳＹＮＣ信号が偶数
で、下り側ＳＹＮＣ信号が奇数であった場合、セレクタ
１３に対して入力した下り側ＳＹＮＣ信号をそのまま出
力するよう制御を行う。一方、上り側ＳＹＮＣ信号と下
り側ＳＹＮＣ信号が共に偶数または奇数であった場合
は、１ビットシフトしたＳＹＮＣ信号を出力するよう制
御を行う。
偶／奇位相比較器１１は、上り側ＳＹＮＣ信号が偶数
で、下り側ＳＹＮＣ信号が奇数であった場合、セレクタ
１３に対して入力した下り側ＳＹＮＣ信号をそのまま出
力するよう制御を行う。一方、上り側ＳＹＮＣ信号と下
り側ＳＹＮＣ信号が共に偶数または奇数であった場合
は、１ビットシフトしたＳＹＮＣ信号を出力するよう制
御を行う。
【００２６】これにより、上り側ＳＹＮＣ信号と下り側
ＳＹＮＣ信号の位相差が奇数ビット（位相差＝１，３，
５，…）となり、下りセル流は、位相調整回路１０で生
成したＳＹＮＣ信号に同期してＡＴＭレイヤ処理回路９
に出力される。
ＳＹＮＣ信号の位相差が奇数ビット（位相差＝１，３，
５，…）となり、下りセル流は、位相調整回路１０で生
成したＳＹＮＣ信号に同期してＡＴＭレイヤ処理回路９
に出力される。
【００２７】また、ＡＴＭレイヤ処理回路８、９は、上
り側、下り側セルが偶数ビットの場合に、メモリ５への
アクセスを行う。
り側、下り側セルが偶数ビットの場合に、メモリ５への
アクセスを行う。
【００２８】図７は、セル流のタイミングとメモリアク
セスタイミングの説明図である。このように、ＡＴＭレ
イヤ処理回路８、９は、奇数ビットの位相差で偶数ビッ
ト毎にメモリ５にアクセスするため、それぞれのＡＴＭ
レイヤ処理回路８、９のメモリアクセスがちょうど衝突
しないようにすることができる。
セスタイミングの説明図である。このように、ＡＴＭレ
イヤ処理回路８、９は、奇数ビットの位相差で偶数ビッ
ト毎にメモリ５にアクセスするため、それぞれのＡＴＭ
レイヤ処理回路８、９のメモリアクセスがちょうど衝突
しないようにすることができる。
【００２９】尚、上記実施例２では、上り側セル流と下
り側セル流の位相差を奇数ビットとしたが、これを偶数
ビットとしてもよい。但し、この場合、ＡＴＭレイヤ処
理回路８、９のメモリ５へのアクセスタイミングは、一
方が偶数ビットの場合にアクセスし、他方が奇数ビット
の場合にアクセスするよう制御を行う。
り側セル流の位相差を奇数ビットとしたが、これを偶数
ビットとしてもよい。但し、この場合、ＡＴＭレイヤ処
理回路８、９のメモリ５へのアクセスタイミングは、一
方が偶数ビットの場合にアクセスし、他方が奇数ビット
の場合にアクセスするよう制御を行う。
【００３０】以上のように、実施例２では、セルのビッ
ト位相を、その偶数ビット／奇数ビットで固定し、いず
れかのビットでＡＴＭレイヤ処理回路８、９がメモリ５
にアクセスするようにしたので、実施例１よりも更に、
回路規模を小さくすることができ、更に低コスト化を図
ることができる。
ト位相を、その偶数ビット／奇数ビットで固定し、いず
れかのビットでＡＴＭレイヤ処理回路８、９がメモリ５
にアクセスするようにしたので、実施例１よりも更に、
回路規模を小さくすることができ、更に低コスト化を図
ることができる。
【００３１】
【発明の効果】以上説明したように、本発明のＡＴＭ伝
送装置によれば、上りと下りのセル流の位相関係を固定
させ、上り方向ＡＴＭレイヤ処理回路と下り方向ＡＴＭ
レイヤ処理回路のメモリアクセスを時分割制御するよう
にしたので、ＡＴＭレイヤ処理で必要とするメモリの個
数を減らすことができ、従って、装置全体の小型化や低
コスト化に寄与することができる。
送装置によれば、上りと下りのセル流の位相関係を固定
させ、上り方向ＡＴＭレイヤ処理回路と下り方向ＡＴＭ
レイヤ処理回路のメモリアクセスを時分割制御するよう
にしたので、ＡＴＭレイヤ処理で必要とするメモリの個
数を減らすことができ、従って、装置全体の小型化や低
コスト化に寄与することができる。
【図１】本発明のＡＴＭ伝送装置の実施例１の構成図で
ある。
ある。
【図２】一般的なＡＴＭレイヤ処理に関する部分の構成
図である。
図である。
【図３】一般的なＡＴＭ伝送装置のセル流のタイミング
説明図である。
説明図である。
【図４】本発明のＡＴＭ伝送装置の実施例１におけるセ
ル流の位相とメモリアクセス制御の説明図である。
ル流の位相とメモリアクセス制御の説明図である。
【図５】本発明のＡＴＭ伝送装置の実施例２の構成図で
ある。
ある。
【図６】本発明のＡＴＭ伝送装置の実施例２における位
相調整回路の構成図である。
相調整回路の構成図である。
【図７】本発明のＡＴＭ伝送装置の実施例２におけるセ
ル流のタイミングとメモリアクセスタイミングの説明図
である。
ル流のタイミングとメモリアクセスタイミングの説明図
である。
１、８ 上り方向ＡＴＭレイヤ処理回路 ２、９ 下り方向ＡＴＭレイヤ処理回路 ５ メモリ ６、１０ 位相調整回路 ７ 時分割制御回路
Claims (4)
- 【請求項１】 上り方向のセル流に対してＡＴＭレイヤ
処理を行う上り方向ＡＴＭ処理回路と、 下り方向のセル流に対してＡＴＭレイヤ処理を行う下り
方向ＡＴＭ処理回路と、 上記上りと下りのセル流に対して、その位相関係を固定
させる位相調整回路と、 前記上り方向ＡＴＭ処理回路と下り方向ＡＴＭ処理回路
に対して共通に設けられ、前記上り方向ＡＴＭ処理回路
と下り方向ＡＴＭ処理回路がアクセスするメモリと、 前記上り方向ＡＴＭ処理回路と下り方向ＡＴＭ処理回路
の前記メモリへのアクセスに対して、一方ずつの時分割
アクセス制御を行う時分割制御回路とを備えたＡＴＭ伝
送装置。 - 【請求項２】 請求項１記載のＡＴＭ伝送装置におい
て、 上り方向と下り方向のいずれか一方のＡＴＭレイヤ処理
回路に供給されるセル同期信号に基づき、位相を固定し
た他方のセル同期信号を生成し、この生成したセル同期
信号を他方のＡＴＭレイヤ処理回路に供給する位相調整
回路を備えたことを特徴とするＡＴＭ伝送装置。 - 【請求項３】 上り方向のセル流に対してＡＴＭレイヤ
処理を行う上り方向ＡＴＭ処理回路と、 下り方向のセル流に対してＡＴＭレイヤ処理を行う下り
方向ＡＴＭ処理回路と、 前記上り方向のＡＴＭレイヤ処理回路と、前記下り方向
のＡＴＭレイヤ処理回路とに供給されるセル同期信号の
基準タイミングを比較することによって、双方のセルの
位相差を奇数ビットに固定する位相調整回路と、 前記上り方向ＡＴＭ処理回路と下り方向ＡＴＭ処理回路
に対して共通に設けられ、前記上り方向ＡＴＭ処理回路
と下り方向ＡＴＭ処理回路がアクセスするメモリとを備
え、 前記上り方向ＡＴＭレイヤ処理回路および下り方向ＡＴ
Ｍレイヤ処理回路は、それぞれセルの位相が偶数ビット
の場合に、前記メモリにアクセスするよう構成されたこ
とを特徴とするＡＴＭ伝送装置。 - 【請求項４】 上り方向のセル流に対してＡＴＭレイヤ
処理を行う上り方向ＡＴＭ処理回路と、 下り方向のセル流に対してＡＴＭレイヤ処理を行う下り
方向ＡＴＭ処理回路と、 前記上り方向のＡＴＭレイヤ処理回路と、前記下り方向
のＡＴＭレイヤ処理回路とに供給されるセル同期信号の
基準タイミングを比較することによって、双方のセルの
位相差を偶数ビットに固定する位相調整回路と、 前記上り方向ＡＴＭ処理回路と下り方向ＡＴＭ処理回路
に対して共通に設けられ、前記上り方向ＡＴＭ処理回路
と下り方向ＡＴＭ処理回路がアクセスするメモリとを備
え、 前記上り方向ＡＴＭレイヤ処理回路および下り方向ＡＴ
Ｍレイヤ処理回路は、いずれか一方が偶数ビット、他方
が奇数ビットの場合に、前記メモリにアクセスするよう
構成されたことを特徴とするＡＴＭ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177441A JP2849797B2 (ja) | 1994-07-06 | 1994-07-06 | Ａｔｍ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177441A JP2849797B2 (ja) | 1994-07-06 | 1994-07-06 | Ａｔｍ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823337A JPH0823337A (ja) | 1996-01-23 |
| JP2849797B2 true JP2849797B2 (ja) | 1999-01-27 |
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ID=16031008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2849797B2 (ja) |
-
1994
- 1994-07-06 JP JP6177441A patent/JP2849797B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823337A (ja) | 1996-01-23 |
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