JPH0879226A - フレーム位相制御方法及び制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 フレーム間あるいはタイムスロット間の時間
順序性を保証しながらバッファリングと遅延読み出し制
御を行う。 【構成】 複数の位相調整器１０にそれぞれ互いに時間
順序性を保証されるフレームが入力したとき、これらを
各バッファメモリに書き込むタイミングをあわせる。即
ち、書き込みタイミング制御のための遅延挿脱制御を、
１つの遅延制御部１６が代表し統括して同一内容で行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルデータ通信
装置において、フレーム構成のデータを受信し転送する
場合に、一旦バッファメモリに取り込み、読み出しを行
うとき、適切な位相合わせを行うフレーム位相制御方法
及び制御装置に関する。

【０００２】

【従来の技術】ディジタルデータをフレーム単位で受信
し、転送する場合、送信側との同期がとれていないとき
は、一旦そのフレームをバッファメモリに格納し、適当
なタイミングでそのフレームを読み出して後続回路に転
送する。フレームが連続して受信される場合には、各フ
レームの受信タイミングとその読み出しタイミングとの
間の位相を常に適切に調整しなければ、受信したデータ
の円滑な処理が望めない。このような位相合わせのため
に、フレームアライナと呼ばれる装置が使用される。こ
の装置は、受信したフレームをバッファメモリに格納
し、書き込みアドレスと読み出しアドレスとの間に適当
な差を設けつつ、読み出し制御を行っている。データの
読み出し制御は一定の周期で規則的に行われるが、受信
タイミングは変動する。従って、受信タイミングが遅れ
ると、書き込みアドレスと読み出しアドレスが接近し、
データバッファリングのための適切な時間が保てない。
そこで、このような場合、遅延回路等を用いて受信デー
タを予め決められた単位時間遅延して読み出しタイミン
グも同時に１フレーム分遅らせるといった処理が行われ
る。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
な従来のフレーム位相制御方法には、次のような解決す
べき課題があった。例えば、ＩＳＤＮ（サービス総合デ
ィジタル網）において採用されているマルチレイト・ベ
アラサービスでは、情報転送速度向上のために１群の情
報を分割して２以上のＢチャネルに供給し、同時並行転
送することが行われている。このような場合には、受信
側では各Ｂチャネルにそれぞれフレームアライナを接続
し、受信したフレームの位相合わせを行った後、データ
を合成し処理する。

【０００４】しかしながら、各チャネルのデータ転送速
度は必ずしも完全に一致せず、フレームアライナに受信
されるタイミングは、それぞればらばらになる。従っ
て、同時に受信されるべき情報が一方のチャネルのフレ
ームアライナでは設定されたバッファリングのための時
間だけ遅れて処理され、他方のチャネルのフレームアラ
イナでは単位時間遅延され、１フレーム分遅れて読み出
されることがある。これでは、同一タイミングで受信さ
れるべきデータを適切に処理することが困難になる。Ｉ
ＳＤＮにおいては、このような弊害を避けるため、同一
フレーム内あるいはフレーム間のＴＳＳＩ保証（時間順
序性の保証）を要求している。

【０００５】

【課題を解決するための手段】本発明は上記の要求に応
えるべく次の構成を採用する。本発明の方法は、１群の
情報を構成する複数のフレームをそれぞれ独立に受け入
れて、各バッファメモリに書き込み、その後出力要求信
号にタイミングをあわせてフレームを読み出して出力す
る場合に、各フレームの書き込みタイミングが変動して
予め設定された一定の要調整範囲に含まれたとき、遅延
要素の挿脱により単位時間だけ書き込みタイミングをシ
フトさせるとともに、１フレーム分読み出しタイミング
をシフトさせるという遅延挿脱制御を実行する複数の位
相調整器を設ける。ほぼ同一タイミングで複数の位相調
整器に入力する複数のフレームが、互いに時間順序性を
保証されるべきもののとき、複数の位相調整器のうちの
いずれかが、他の位相調整器の遅延挿脱制御を統括して
同一内容で実行する。

【０００６】また、本発明の装置は、１群の情報を構成
する複数のフレームをそれぞれ独立に受け入れてバッフ
ァメモリに書き込み、その後出力要求信号にタイミング
をあわせてフレームを読み出して出力する複数の位相調
整器を備える。各位相調整器は、入力したフレームを一
時格納するバッファメモリと、フレームのバッファメモ
リへの書き込みタイミングを単位時間遅延する遅延回路
と、入力したフレームを直接バッファメモリに書き込む
か、遅延回路で遅延させたフレームをバッファメモリに
書き込むかを選択するセレクタと、出力要求信号にタイ
ミングをあわせてバッファメモリからフレームを読み出
して出力する読み出し制御部と、各フレームの書き込み
タイミングが変動して予め設定された一定の要調整範囲
に含まれたとき、これを検出する位相比較器と、この位
相比較器の検出信号により、セレクタを制御し、単位時
間だけ書き込みタイミングをシフトさせる遅延制御部と
を備える。更に、複数の位相調整器のうちのいずれかに
含まれる遅延制御部の制御信号を、他の位相調整器の遅
延制御部の制御信号に優先して各セレクタに入力させる
優先制御部を備える。

【０００７】本発明の方法は、時間軸上にタイムスロッ
ト単位で多重化された１群の情報を構成する任意の数の
フレームを受け入れて、タイムスロット単位でバッファ
メモリに書き込み、その後出力要求信号にタイミングを
あわせてタイムスロット単位でフレームを読み出して出
力する場合に、多重化された任意のフレームの情報の書
き込みタイミングが変動して予め設定された一定の要調
整範囲に含まれたとき、遅延要素の挿脱により単位時間
だけ書き込みタイミングをシフトさせるとともに、１フ
レーム分読み出しタイミングをシフトさせるという遅延
挿脱制御を実行する位相調整器を設ける。複数のフレー
ムを構成する各タイムスロットが、互いに時間順序性を
保証されるべきもののとき、該当する複数のフレームに
ついて、位相調整器の遅延挿脱制御を統括して同一内容
で実行する。

【０００８】本発明の装置は、時間軸上に多重化された
１群の情報を構成する任意の数のフレームを受け入れ
て、タイムスロット単位でバッファメモリに書き込み、
その後出力要求信号にタイミングをあわせてタイムスロ
ット単位でフレームを読み出して出力する位相調整器を
備える。この位相調整器は、入力したフレームを一時格
納するバッファメモリと、フレームのバッファメモリへ
の書き込みタイミングをタイムスロット単位で単位時間
遅延する遅延回路と、入力したフレームをタイムスロッ
ト単位で直接バッファメモリに書き込むか、遅延回路で
遅延させたものをバッファメモリに書き込むかを選択す
るセレクタと、出力要求信号にタイミングをあわせてバ
ッファメモリからタイムスロット単位でフレームを読み
出して出力する読み出し制御部と、各フレームの書き込
みタイミングが変動して予め設定された一定の要調整範
囲に含まれたとき、これを検出する位相比較器と、この
位相比較器の検出信号を受け入れて、指定された任意の
フレームについて、そのフレームを構成する各タイムス
ロットの情報の時間順序性を保証しつつ、セレクタを制
御し、単位時間だけ書き込みタイミングをシフトさせる
遅延挿脱制御を実行する時間順序性保証回路を設ける。

【０００９】

【作用】複数の位相調整器にそれぞれ互いに時間順序性
を保証されるフレームが入力したとき、これらを各バッ
ファメモリに書き込むタイミングをあわせる。即ち、書
き込みタイミング制御のための遅延挿脱制御を、１つの
遅延制御部が代表し統括して同一内容で行う。

【００１０】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明によるフレーム位相制御装置実
施例を示すブロック図である。これらの図に示した例で
は、１群の情報を構成する２個のフレームＦ１，Ｆ２を
それぞれ独立に受け入れる２台の位相調整器１０，２０
を備えている。本発明は、実際には２個以上任意の数の
フレームをそれぞれ独立に受け入れて位相調整を行う場
合にも同様に適用できるが、ここでは説明を簡便にする
ため位相調整器を２台だけ示した。この位相調整器に入
力するフレームをこの図ではＦ１，Ｆ２と表示してい
る。この装置は、ディジタルデータをフレーム単位で非
同期で受信し転送する構成のものである。

【００１１】図２は図１に示す位相調整器１０と接続さ
れる他の位相調整器２０のブロック図で、図３は本発明
による装置の全体構成図を示す。図１の位相調整器１０
は、遅延回路１１、セレクタ１２、バッファメモリ１
３、Ｗカウンタ１４、読み出し制御部１５、遅延制御部
１６及び位相比較器１９を備えている。遅延回路１１
は、入力したフレームＦ１をバッファメモリ１３に書き
込む場合に、その書き込みタイミングを単位時間だけ遅
延させるために設けられたもので、よく知られたディジ
タル信号遅延用の回路から構成される。セレクタ１２は
遅延回路１１の出力と入力端子３１から直接入力する信
号のいずれか一方を選択してバッファメモリ１３に供給
する動作を行う回路である。これもよく知られたディジ
タルスイッチ等から構成される。

【００１２】なお、この位相調整器１０は、例えばフレ
ームＦ１を受信して処理するような受信機に設けられ、
入力端子３１に入力するフレームＦ１を一旦バッファメ
モリ１３に格納し、その後所定のタイミングで読み出し
て、出力端子３２に出力する回路である。Ｗカウンタ１
４は、セレクタ１２を通過してバッファメモリ１３に入
力するフレームの書き込みアドレスを発生させるディジ
タルカウンタから構成される。読み出し制御部１５には
Ｒカウンタ１５Ａが設けられている。このＲカウンタ１
５Ａは各位相調整器１０及び２０に同時に入力する外部
回路から送り込まれた出力要求信号６１を端子３６から
受け入れて起動し、バッファメモリ１３からフレームを
読み出すための読み出しアドレスを生成するディジタル
カウンタである。

【００１３】位相比較器１９は、Ｗカウンタ１４とＲカ
ウンタ１５Ａがそれぞれ出力する書き込みアドレスと読
み出しアドレスとを受け入れて、両者の差が一定範囲以
下になり要調整範囲に含まれるようになったとき、遅延
制御部１６に対し遅延挿脱制御のための制御パルスを出
力する回路である。具体的には、端子３７を通じて外部
回路から入力する比較パルス６２を受け入れて、後で説
明するような位相比較を行い、要調整範囲にある場合に
は、遅延制御部１６に対し制御パルスを出力する。遅延
制御部１６にはトグルフリップフロップ１８が設けられ
ており、位相比較器１９から制御パルスが入力すると、
その制御パルスが１回入力するごとに出力をハイレベル
からロウレベル、あるいはロウレベルからハイレベルに
反転させる。

【００１４】この信号はセレクタ１２の制御端子に入力
する。セレクタ１２は、例えばセレクタ１２の入力信号
がハイレベルの場合には端子３１から入力する信号を直
接バッファメモリ１３に送り込み、ロウレベルの場合に
は遅延回路１１を介して入力する信号をバッファメモリ
１３に送り込むように、遅延要素の挿脱制御をする回路
である。これにより、遅延要素即ち遅延回路１１により
定まる単位時間だけ、信号のバッファメモリ１３への書
き込みタイミングが前後にシフトする構成となってい
る。

【００１５】図２に示す位相調整器２０は、入力端子３
３から入力するフレームＦ２を位相調整器１０と全く同
様の要領でバッファメモリ２３に格納し、所定のタイミ
ングで出力端子３５から読み出す制御を行う回路であ
る。遅延回路２１は遅延回路１１と、セレクタ２２はセ
レクタ１２と、バッファメモリ２３はバッファメモリ１
３と、Ｗカウンタ２４はＷカウンタ１４と、読み出し制
御部２５は読み出し制御部１５と、位相比較器２９は位
相比較器１９と、それぞれ対応し全く同一の構成で同一
の動作を行う。

【００１６】なお、遅延制御部２６にはトグルフリップ
フロップ２８の他に、セレクタ２７が設けられている。
このセレクタ２７は位相調整器１０には設けられておら
ず、位相調整器２０に新たに追加されたものである。こ
のセレクタ２７は制御端子３４に入力する信号が例えば
ハイレベルの場合に、図１に示す位相調整器１０のトグ
ルフリップフロップ１８の出力を受け入れて、位相調整
器２０のセレクタ２２に送り込むよう動作する。また、
制御端子３４に入力する信号がロウレベルの場合に、自
己のトグルフリップフロップ２８の出力する信号をセレ
クタ２２に供給するよう動作する。

【００１７】従って、この制御端子３４は、本発明によ
るフレーム位相制御を行う場合、即ち、位相調整器１０
と位相調整器２０に入力するフレームＦ１，Ｆ２がいず
れも同一のタイミングで読み出すことを保証される、い
わゆる時間順序性を保証する動作の場合に、ハイレベル
とされる。一方、フレームＦ１とフレームＦ２とが、そ
れぞれ別々の独立の情報に含まれているような場合に
は、従来と同様の独立の動作をさせるためにこの制御端
子３４はロウレベルとなる。

【００１８】これによって、この実施例の回路では位相
調整器１０に設けられた遅延制御部１６のトグルフリッ
プフロップ１８から出力される制御信号が、位相調整器
１０のセレクタ１２と、位相調整器２０のセレクタ２２
とを同時に統括して同一内容で制御することになる。も
し、位相調整器が３台以上設けられていた場合には、図
３に概略を示すように、位相調整器１０の遅延制御部１
６の出力する制御信号を各位相調整器に全て供給し、各
位相調整器に設けられた遅延制御部の制御信号を図２に
示すようなセレクタ２７によってマスクし、統括して同
一内容で制御すればよい。

【００１９】図４に、本発明の装置によるフレーム間順
序性保証説明図を示す。フレーム間順序性保証というの
は、具体的にはこの図に示すような制御を行うことをい
う。図の左側に示すように、フレームＦ１，Ｆ２，Ｆ
３，Ｆ４，Ｆ５がそれぞれ２群に分割され、図１に示す
ような装置に供給されたものとする。この場合に、フレ
ーム間時間順序性を保証するということは、時刻ｔ１に
受信されるフレームＦ１とＦ２とが、その後同時に読み
出されるべきことを示す。

【００２０】ところが、例えば図１に示す２台の位相調
整器１０，２０が互いに独立にフレーム位相制御を行っ
た場合に、この図に示すように、フレームＦ１が読み出
された後に、時刻ｔ３からフレームＦ２の読み出しが行
われ、このときはフレームＦ３が同時に読み出されると
いったケースも起こり得る。これではフレーム間時間順
序性の保証ができない。本発明ではこのとき、フレーム
Ｆ１，Ｆ２を必ず同時に読み出すような制御を行ってい
る。

【００２１】図５に、本発明によるフレーム位相制御動
作説明図を示す。この図の（ａ）は図１に示した出力要
求信号６１、（ｂ）は図１に示した比較パルス６２を示
す。また、（ｃ）は入力フレームＦ１、（ｄ）は入力フ
レームＦ２、（ｅ）は出力フレームＦ０１、（ｇ）は出
力フレームＦ０２である。また、（ｆ）は図１に示した
バッファメモリ１３へ入力フレームＦ２が書き込まれる
タイミングを示す。なお、図６には、各位相調整器を独
立制御させた動作を示す。その各信号は図５と対応させ
ている。図５及び図６を比較しながら本発明の動作を説
明する。

【００２２】まず、図５において、時刻ｔ１に、入力フ
レームＦ１が図１に示す位相調整器１０に入力したとす
る。図５及び図６の（ａ）に示すように、出力要求信号
６１は一定の周期で位相調整器１０，２０の読み出し制
御部１５，２５に入力する。位相比較パルス６２は出力
要求信号６１の前後の一定幅の時間を要調整範囲として
いる。ここで、入力フレームＦ１が時刻ｔ１に位相調整
器１０に入力する。このとき、その信号をそのままバッ
ファメモリ１３に書こうとする場合のＷカウンタ１４の
書き込みアドレスと、その後Ｒカウンタ１５Ａから出力
される読み出しアドレスとの差が要調整範囲と比較され
る。図の例では、位相比較パルスの先端の時刻ｔ２より
も入力フレームＦ１の書き込みタイミングｔ１が前にあ
るかどうかが比較される。

【００２３】この例では、入力フレームＦ１の入力タイ
ミングｔ１がこの要調整範囲以前にあることから、この
入力フレームＦ１は図１に示す遅延回路１１を通さず、
入力端子３１からセレクタ１２を直接通過してバッファ
メモリ１３に書き込まれる。即ち、入力フレームＦ１の
遅延操作はされない。従って、その後図５（ｅ）に示す
ように、入力フレームＦ１は時刻ｔ３にバッファメモリ
１３から読み出される。この読み出しはＲカウンタ１５
Ａにより制御される。

【００２４】一方、図２に示す位相調整器２０に入力す
るフレームＦ２は、図５に示す例では位相比較パルス
（ｂ）の先頭時刻ｔ２よりも遅い時刻ｔ３の要調整範囲
に受信される。この場合には、図１と図２に示す各位相
調整器１０，２０を独立に動作させた場合、図２の位相
比較器２９から制御パルスがトグルフリップフロップ２
８に出力される。その結果、トグルフリップフロップ２
８はこれまでセレクタ２２を、入力端子３３から直接入
力する信号をバッファメモリ２３に出力するよう動作制
御していたが、それを遅延回路２１から出力される信号
をバッファメモリ２３に供給する制御に切り換える。そ
の結果、図６の（ｆ）に示すように、入力フレームＦ２
は遅延回路２１により単位時間遅延され、時刻ｔ４から
バッファメモリ２３に書き込まれることになる。

【００２５】従って、出力要求信号が時刻ｔ５に図２の
端子３６から入力したときＲカウンタ２５Ａが動作し、
フレームＦ２が読み出されることになる。即ち、図６
（ｇ）に示したように、時刻ｔ５、即ち時刻ｔ３より１
フレーム分遅れた時刻から読み出しが開始されることに
なる。

【００２６】ところが、本発明によるフレーム位相制御
を行う場合には、図２のトグルフリップフロップ２８の
出力がセレクタ２７によりマスクされる。そして、図１
の位相調整器１０に設けられたトグルフリップフロップ
１８の出力がセレクタ２７を通じて位相調整器２０のセ
レクタ２２に入力する。これによって、セレクタ２２は
入力端子３３から入力する信号を直接バッファメモリ２
３に送るよう動作する。その結果、フレームＦ１とフレ
ームＦ２とは、図５の（ｅ）、（ｇ）に示すように、同
一のタイミングで時刻ｔ３に読み出されることになる。
なお、このような制御は入力フレームＦ１，Ｆ２の入力
タイミングが共に、図５に示す時刻ｔ３以前であること
が必要となる。従って、入力フレームＦ１と入力フレー
ムＦ２との入力タイミングのずれが、位相比較パルスの
時刻ｔ３より前方の部分、即ち時刻ｔ２と時刻ｔ３の間
の時間よりも短くなるように、位相比較パルスの幅を設
定しておくことが好ましい。

【００２７】なお、トグルフリップフロップ１８，２８
を設けたのは、遅延制御のために一旦遅延回路１１，２
１を用いて入力フレームを単位時間遅延させた後は、そ
の後再びフレームの書き込みタイミングが変動して要調
整範囲に入った場合、今度は逆に信号の書き込みタイミ
ングを進めるようにセレクタ１２をトグル動作させるた
めである。このことから、遅延回路１１，１２による遅
延時間は、位相比較パルスの示す要調整範囲に相当する
時間幅よりやや長く選定しておくことが好ましい。上記
のようにフレームの読み出しタイミングを前後にシフト
させて、入力フレームＦ１と入力フレームＦ２との時間
順序性が保証される。

【００２８】図７には、本発明の変形例ブロック図を示
す。この実施例は、後で図８を用いて説明するタイムス
ロット間時間順序性保証を実施するための回路である。
図の装置は、遅延回路４１と、セレクタ４２と、バッフ
ァメモリ４３と、Ｗカウンタ４４Ａと、Ｗタイムスロッ
トカウンタ４４Ｂと、読み出し制御部４５と、位相比較
器４９と、時間順序性保証回路５０から構成される。遅
延回路４１には、バッファメモリ４１Ａ、Ｗカウンタ４
１Ｂ、Ｒカウンタ４１Ｃが設けられている。また、読み
出し制御部４５には、Ｒカウンタ４５Ａ、Ｒタイムスロ
ットカウンタ４５Ｂが設けられている。この図の例で
は、遅延回路４１に信号が入力し、バッファメモリ４３
に一時格納された後、これが所定のタイミングで読み出
し出力される。なお、書き込み読み出しのタイミング
は、タイミングパルス６３に同期して行われる。

【００２９】遅延回路４１のバッファメモリ４１Ａは、
入力信号を予め定められた一定時間遅延するために設け
られており、Ｗカウンタ４１Ｂによって入力信号が書き
込まれ、一定の差が設定されたＲカウンタ４１Ｃによっ
てそのデータが読み出される。Ｗカウンタ４１Ｂはこの
ための書き込みアドレスを発生するディジタルカウンタ
で、Ｒカウンタ４１Ｃも同様の読み出しアドレスを発生
するディジタルカウンタである。図１に示す遅延回路１
１や２１もこれと全く同様の構成にして差し支えない。

【００３０】なお、入力信号は、このバッファメモリ４
１Ａを通じてセレクタ４２に入力する一方、セレクタ４
２の別の端子に直接入力する構成とされている。また、
セレクタ４２の選択動作は、時間順序性保証回路５０に
より制御される構成となっている。バッファメモリ４３
は入力信号を一時格納するためのメモリであって、Ｗカ
ウンタ４４Ａによって書き込み制御され、読み出し制御
部４５のＲカウンタ４５Ａによって読み出しを制御され
る。Ｗカウンタ４４ＡとＲカウンタ４５Ａとは、図１に
示したＷカウンタ１４やＲカウンタ１５Ａと全く同様の
構成のもので、例えば書き込み読み出し信号１バイト単
位でインクリメントされるアドレス信号を出力する。

【００３１】また、Ｗタイムスロットカウンタ４４Ｂ
は、書き込み中の入力信号のタイムスロットアドレスを
出力するカウンタである。Ｒタイムスロットカウンタ
は、読み出し中の信号のタイムスロットアドレスを出力
するためのカウンタである。位相比較器４９は、図１、
図２に示した位相比較器１９，２９と全く同一の動作を
行い、バッファメモリ４３への書き込みアドレスと読み
出しアドレスの比較を行って、比較パルス６２で指定さ
れた要調整範囲に含まれる場合に、制御パルスを保証回
路５０に向けて出力する回路である。

【００３２】図８に、タイムスロット間時間順序性保証
説明図を示す。図７に示す装置は、この図に示すような
データの時間順序性保証動作を行う。即ち、例えばこの
図に示す原データがＩＳＤＮのＢ１チャネルとＢ２チャ
ネルとに分割供給され、同時並行転送されるものとす
る。このような１群の信号は、その後原データと同一の
出力が得られるようにタイムスロット間で時間順序性が
保証されなければならない。この図では、タイムスロッ
トＢ１１，Ｂ２１，Ｂ１２，Ｂ２２，Ｂ１３，Ｂ２３と
いうようにデータが転送されるが、このタイムスロット
Ｂ１１，Ｂ１２，Ｂ１３で構成されるサブフレームＢ１
とＢ２１，Ｂ２２，Ｂ２３で構成されるサブフレームＢ
２の時間順序性が保証されなければならない。送受信さ
れる信号に多数のタイムスロットが存在する場合に、そ
こに含まれる一部のタイムスロット間についてのみ時間
順序性が保証されるよう要求されることもある。図７に
示す回路はこのような要求を満たす動作を行う。なお、
同一のフレームに属するデータは同一のタイムスロット
に書き込むものとした場合、複数のフレーム間で時間順
序性の保証が要求されることもある。この場合の動作も
同様である。

【００３３】図９には、図７に示す時間順序性保証回路
５０の具体的なブロック図を示す。この図に示すよう
に、この回路５０は、設定メモリ５１と、遅延制御信号
セレクタ５２と、遅延制御メモリ５３から構成される。
遅延制御メモリ５３は、データ中の各タイムスロットご
との遅延挿脱情報を一定範囲で記憶するメモリである。
具体的には、この発明では０〜５番目までの６個のタイ
ムスロットについて、各スロットに対し遅延制御が行わ
れた場合には“１”、行われない場合には“０”という
遅延挿脱信号を６個続けて格納するメモリから構成され
る。この遅延挿脱信号は位相比較器４９から出力され、
Ｗタイムスロットカウンタ４４Ｂから出力されるタイム
スロットアドレスの順に遅延制御メモリ５３に格納され
る。

【００３４】設定メモリ５１は、どのタイムスロットの
信号がどのタイムスロットの信号に対して時間順序性を
保証されるべきかを予め設定しておくメモリである。従
って、Ｗタイムスロットカウンタ４４Ｂからタイムスロ
ットアドレスを受け入れて、該当するタイムスロットに
ついて時間順序性を保証する場合には、遅延制御信号セ
レクタ５２に向けて出力する選択信号をハイレベルにす
る。遅延制御信号セレクタ５２は、この選択信号がハイ
レベルのとき、遅延制御メモリ５３から出力される信号
を選択して出力する。また、そのとき、設定メモリ５１
から、時間順序性を保証するタイムスロットのアドレス
が遅延制御メモリ５３に向け出力され、遅延制御メモリ
５３からそのタイムスロットの遅延挿脱信号が読み出さ
れてセレクタ５２に向け出力する構成となっている。

【００３５】即ち、この遅延制御信号セレクタ５２は、
時間順序性を保証する動作を行う場合には、遅延制御メ
モリ５３の出力を選択して図７に示したセレクタ４２に
向け出力し、その他の場合には位相比較器４９の出力を
そのまま図７に示したセレクタ４２に向けて出力する。

【００３６】図１０には、図７に示す装置の動作タイミ
ングチャートを示す。図７、図９及び図１０を参照しな
がら、この実施例の動作を以下順に説明する。まず、図
１０（ａ）に示すように、入力信号は０〜５番目までの
６個のタイムスロットを持ち、これが〜の順に入力
するものとする。図７に示すＷタイムスロットカウンタ
４４Ｂは図１０（ａ）に示すように、タイムスロットア
ドレスを順番に周期的に出力する。図１０の（ｂ）は、
図７に示す位相比較器４９が実際の入力信号の入力タイ
ミングに基づいて図１に示した装置と同様の動作を行い
出力した、遅延挿脱信号の内容を示す。この場合、遅延
回路を挿入する際にはハイレベル、直接バッファメモリ
に書き込みを行うべき場合にはロウレベルの信号が位相
比較器４９から出力されるものとする。従って、例えば
この例では最初ののサイクルでは０，２，３，４番目
のタイムスロットが遅延回路を挿入された処理となり、
１，５番目のタイムスロットはそのままバッファメモリ
に書き込まれた制御となっている。

【００３７】ここで、図１０（ｃ）及び（ｄ）に示すよ
うに、時間順序性を保証されるタイムスロットは４番目
のもので、５番目のタイムスロットに対してその保証が
されるという設定になっている。従って、４，５番目の
タイムスロットはその遅延制御を統括される。この実施
例では、位相比較器４９が出力する遅延挿脱信号により
セレクタ４２が切り換えられるところを、時間順序性保
証回路５０が調整をする。

【００３８】即ち、図９に示すように、各タイムスロッ
トごとの遅延挿脱信号は、位相比較器から遅延制御メモ
リ５３に順番に格納されるが、設定メモリ５１において
４番目のタイムスロットを５番目のタイムスロットに対
し時間順序性保証しようとすると、４番目のタイムスロ
ットの遅延挿脱信号を５番目のものと同一にする。この
場合に、設定メモリ５１が遅延制御メモリ５３に５番目
のタイムスロットのアドレス信号を出すとともに、セレ
クタ５２の制御を切り換える。これによって、遅延制御
メモリ５３から読み出された５番目のタイムスロットに
対する遅延挿脱信号がセレクタ５２を経てセレクタ４２
に向け出力される。

【００３９】即ち、図１０に示すように、例えば図の
とのサイクルでは、５番目のタイムスロットの遅延挿
脱信号はロウレベルになっている。従って、図の（ｅ）
に示すように、４番目のタイムスロットに対する位相比
較器の出力はハイレベルであるにも関わらず、遅延挿脱
信号が矢印に示すように置き換えられてロウレベルの信
号が出力される。一方、のサイクルでは、５番目のス
ロットについての遅延挿脱信号が“０”から“１”、即
ちロウレベルからハイレベルに変化している。そこで、
のサイクルの４番目のタイムスロットの遅延挿脱信号
は、この５番目のスロットの内容を受けて、同様にハイ
レベルとなっている。以上の動作によって、４，５番目
のタイムスロット間の時間順序性保証が可能となる。

【００４０】これにより、例えばＩＳＤＮにおけるＶＣ
（バーチャルコンテナ）フレームアライナに適応した場
合、ＳＤＨ（シンクロナスディジタルハイアラーキー）
フレーム内の全てのＶＣについてＴＳＳＩ保証（時間順
序性保証）を行うことが可能になる。

【００４１】本発明は以上の実施例に限定されない。上
記図９に示した時間順序性保証回路５０の設定メモリ５
１を例えばＴＳＳＩ保証を行うかどうかを示すフラグを
格納するのみのレジスタとして遅延制御メモリには直前
の遅延挿脱信号を格納し、常に直前のタイムスロットに
対しＴＳＳＩ保証を行うといった構成にしても差し支え
ない。これによって、構成や制御がより簡素化される。
なお、これらの装置はディジタル多重化装置等に適用す
ることができる。

【００４２】また、ＩＳＤＮシステムに限らず、ディジ
タル信号を非同期でフレーム形式で受信する場合に、フ
レーム間の時間的な順序保証をする全ての装置に本発明
は適用が可能である。また、時分割多重された信号から
順にひとまとまりの信号を取り出す場合に、タイムスロ
ット間における順序保証を行うようなシステムに広く採
用することができる。

【００４３】

【発明の効果】以上説明した本発明のフレーム位相制御
方法及び制御装置によれば、１群の情報を構成する複数
のフレームをそれぞれ独立に受け入れて、バッファメモ
リに書き込み、出力要求信号にタイミングをあわせてフ
レームを読み出して出力する場合に、複数の位相制御器
のうちのいずれかが他の位相制御器の遅延挿脱制御を統
括して同一内容で実行するようにしたので、フレーム間
の時間順序性保証を簡便に確実に行うことができる。

【００４４】また、時分割多重化された情報を受信して
位相調整を行う場合に、指定されたタイムスロットにつ
いての位相調整器の出力を記憶し、時間順序制御対象と
なる他のタイムスロットの遅延挿脱制御に使用するの
で、タイムスロット間における時間順序性保証制御を簡
便に確実に行うことができる。

【図面の簡単な説明】

【図１】本発明によるフレーム位相制御装置実施例を示
すブロック図（その１）である。

【図２】本発明によるフレーム位相制御装置実施例を示
すブロック図（その２）である。

【図３】本発明によるフレーム位相制御装置全体構成図
である。

【図４】フレーム間順序性保証説明図である。

【図５】本発明によるフレーム位相制御動作タイムチャ
ートである。

【図６】各位相調整器を独立させた動作タイムチャート
である。

【図７】本発明の変形例ブロック図である。

【図８】タイムスロット間時間順序性保証説明図であ
る。

【図９】時間順序性保証回路具体例ブロック図である。

【図１０】時間順序性保証回路の動作タイムチャートで
ある。

【符号の説明】

１０ 位相調整器 １１ 遅延回路 １２ セレクタ １３ バッファメモリ １５ 読み出し制御部 １６ 遅延制御部 １９ 位相比較器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 １群の情報を構成する複数のフレームを
   それぞれ独立に受け入れて、各バッファメモリに書き込
   み、その後出力要求信号にタイミングをあわせて前記フ
   レームを読み出して出力する場合に、前記各フレームの
   書き込みタイミングが変動して予め設定された一定の要
   調整範囲に含まれたとき、遅延要素の挿脱により単位時
   間だけ前記書き込みタイミングをシフトさせるととも
   に、１フレーム分読み出しタイミングをシフトさせると
   いう遅延挿脱制御を実行する複数の位相調整器を設け、 ほぼ同一タイミングで複数の位相調整器に入力する複数
   のフレームが、互いに時間順序性を保証されるべきもの
   のとき、 前記複数の位相調整器のうちのいずれかが、他の位相調
   整器の遅延挿脱制御を統括して同一内容で実行すること
   を特徴とするフレーム位相制御方法。
2. 【請求項２】 １群の情報を構成する複数のフレームを
   それぞれ独立に受け入れてバッファメモリに書き込み、
   その後出力要求信号にタイミングをあわせて前記フレー
   ムを読み出して出力する複数の位相調整器を備え、 各位相調整器は、入力したフレームを一時格納するバッ
   ファメモリと、 前記フレームの前記バッファメモリへの書き込みタイミ
   ングを単位時間遅延する遅延回路と、 入力したフレームを直接前記バッファメモリに書き込む
   か、前記遅延回路で遅延させたフレームをバッファメモ
   リに書き込むかを選択するセレクタと、 出力要求信号にタイミングをあわせて前記バッファメモ
   リからフレームを読み出して出力する読み出し制御部
   と、 前記各フレームの書き込みタイミングが変動して予め設
   定された一定の要調整範囲に含まれたとき、これを検出
   する位相比較器と、 この位相比較器の検出信号により、前記セレクタを制御
   し、単位時間だけ前記書き込みタイミングをシフトさせ
   る遅延制御部とを備え、 前記複数の位相調整器のうちのいずれかに含まれる遅延
   制御部の制御信号を、他の位相調整器の遅延制御部の制
   御信号に優先して各セレクタに入力させる優先制御部を
   備えたことを特徴とするフレーム位相制御装置。
3. 【請求項３】 時間軸上にタイムスロット単位で多重化
   された１群の情報を構成する任意の数のフレームを受け
   入れて、タイムスロット単位でバッファメモリに書き込
   み、その後出力要求信号にタイミングをあわせて前記タ
   イムスロット単位でフレームを読み出して出力する場合
   に、 多重化された任意のフレームの情報の書き込みタイミン
   グが変動して予め設定された一定の要調整範囲に含まれ
   たとき、遅延要素の挿脱により単位時間だけ前記書き込
   みタイミングをシフトさせるとともに、１フレーム分読
   み出しタイミングをシフトさせるという遅延挿脱制御を
   実行する位相調整器を設け、 前記複数のフレームを構成する各タイムスロットが、互
   いに時間順序性を保証されるべきもののとき、 該当する複数のフレームについて、前記位相調整器の遅
   延挿脱制御を統括して同一内容で実行することを特徴と
   するフレーム位相制御方法。
4. 【請求項４】 時間軸上に多重化された１群の情報を構
   成する任意の数のフレームを受け入れて、タイムスロッ
   ト単位でバッファメモリに書き込み、その後出力要求信
   号にタイミングをあわせて前記タイムスロット単位でフ
   レームを読み出して出力する位相調整器を備え、 この位相調整器は、 入力したフレームを一時格納するバッファメモリと、 前記フレームの前記バッファメモリへの書き込みタイミ
   ングをタイムスロット単位で単位時間遅延する遅延回路
   と、 入力したフレームをタイムスロット単位で直接前記バッ
   ファメモリに書き込むか、前記遅延回路で遅延させたも
   のをバッファメモリに書き込むかを選択するセレクタ
   と、 出力要求信号にタイミングをあわせて前記バッファメモ
   リからタイムスロット単位でフレームを読み出して出力
   する読み出し制御部と、 前記各フレームの書き込みタイミングが変動して予め設
   定された一定の要調整範囲に含まれたとき、これを検出
   する位相比較器と、 この位相比較器の検出信号を受け入れて、指定された任
   意のフレームについて、そのフレームを構成する各タイ
   ムスロットの情報の時間順序性を保証しつつ、前記セレ
   クタを制御し、単位時間だけ前記書き込みタイミングを
   シフトさせる遅延挿脱制御を実行する時間順序性保証回
   路を設けたことを特徴とするフレーム位相制御装置。
5. 【請求項５】 時間順序性保証回路は、 規準となる特定のフレームを指定して、そのフレームの
   情報を格納した特定のタイムスロットアドレスと、前記
   特定のフレームとの間の時間順序性を保証される他のフ
   レームの情報を格納したタイムスロットアドレスと、時
   間順序性保証信号とを対応させて格納する設定メモリ
   と、 前記位相比較器の出力する遅延挿脱情報を受け入れて、
   各タイムスロットのタイムスロットアドレスと対応付け
   て格納する遅延制御メモリと、 前記バッファメモリへのタイムスロット単位の情報書込
   み時に、 該当するタイムスロットアドレスが入力したとき、 前記設定メモリから出力される時間順序性保証信号によ
   り、前記遅延制御メモリから対応するタイムスロットア
   ドレスの遅延挿脱情報を読み出して前記セレクタに向け
   て出力し、その他の場合には、前記位相比較器の出力信
   号を選択して出力する遅延制御信号セレクタとを備えた
   ことを特徴とする請求項４記載のフレーム位相制御装
   置。