JP2997279B2

JP2997279B2 - 時分割通話路

Info

Publication number: JP2997279B2
Application number: JP1338430A
Authority: JP
Inventors: 正晴岡安; 尚高橋; 豊安井
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 2000-01-11
Anticipated expiration: 2015-01-11
Also published as: JPH03201698A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は時分割通話路、とくに時分割自動交換機にお
ける時間スイッチの構成およびその制御方式に関するも
のである。

（従来の技術）たとえば（財）電気通信共済会発行「ディジタル交換
機〔II〕ハードウェアの基礎」第36〜47頁（昭和61年）
には、時分割通話路装置（TDNW）における従来技術が記
載されている。ここにも示されているように、時分割通
話路装置の構成例としてはTSTの３段構成が代表的であ
る。すなわち、時分割通話路装置は、一次時間スイッ
チ、ハイウェイスイッチおよび二次時間スイッチなどの
構成要素により３段のスイッチ構成をとっている。

これら各構成要素はスイッチング処理などを行なうた
め、その出力情報は入力情報に対して必ず遅延を生じ
る。すなわち、一次時間スイッチの入力位相をφ１、ハ
イウェイスイッチの入力位相をφ２、二次時間スイッチ
の入力位相をφ３とすると、これら位相はそれぞれ異な
り、φ１＜φ２＜φ３である。したがって、一次時間ス
イッチと二次時間スイッチの間にはφ３−φ１の位相差
がある。時分割交換方式では情報は多重化され、固定長
フレームの中のタイムスロットでその情報が識別され
る。このため、各構成要素に入力される多重化された情
報はフレームの位相が一致するように制御される。

（発明が解決しようとする課題）時分割交換においては多重度を多くする方が効率的で
あり、一般に経済的である。しかしながら従来技術で
は、多重度を各ステージ毎に変えるにはそのための回路
が必要となるため、同一の多重度で通すことが多い。こ
の場合、一次、二次時間スイッチの容量も多重度の増加
につれ増大する。一方、各スイッチは所定の目的をもっ
た集まりであるため、場合によってはスイッチ容量に比
べて収容する入力情報が少なくなることがある。このよ
うに入力情報が少ない場合には、たとえば時間スイッチ
を一次時間スイッチと二次時間スイッチに分けずに、こ
れらを併合することが望ましい。従来技術ではこのよう
な場合、時間スイッチへの入力位相を整えなければなら
なかった。すなわち、一次時間スイッチおよび二次時間
スイッチを一つの時間スイッチＡで構成した場合、入力
情報は、一次時間スイッチとして使用される時間スイッ
チＡ、ハイウェイスイッチ、二次時間スイッチとして使
用される時間スイッチＡの順に通過する。この場合、時
間スイッチＡに入力される各情報の入力位相は同じであ
る必要がある。

たとえば、一次時間スイッチとして使用される時間ス
イッチＡの入力位相がφ１、ハイウェイスイッチの入力
位相がφ２、ハイウェイスイッチの出力位相がφ３であ
る場合、ハイウェイスイッチの出力情報を二次時間スイ
ッチとして使用される時間スイッチＡに入力するために
は、その位相をφ１に合わせる必要がある。そこで、ハ
イウェイスイッチの出力情報を１−（φ３−φ１）だけ
遅延させてその位相をφ１に合わせる。なお、二次時間
スイッチとして使用される時間スイッチＡの出力情報の
位相はφ２となるので、この位相φ２を一次時間スイッ
チおよび二次時間スイッチが別々に構成されている場合
の二次時間スイッチの出力情報の位相φ３＋（φ２−φ
１）に合わせるためには、時間スイッチＡの出力情報を
φ３−φ１だけ遅延させる。ここで、一次時間スイッチ
および二次時間スイッチの遅延時間は、いずれもφ２−
φ１とする。

また、二次時間スイッチとして使用される時間スイッ
チＡの入力位相がφ３、ハイウェイスイッチの入力位相
がφ２である場合、位相がφ１の入力情報を一次時間ス
イッチとして使用される時間スイッチＡに入力するため
には、その位相をφ３に合わせる必要がある。そこで、
その入力情報をφ３−φ１だけ遅延させてその位相をφ
３に合わせる。このとき、一次時間スイッチとして使用
される時間スイッチＡの出力情報の位相はφ３＋（φ２
−φ１）となるので、これをハイウェイスイッチに入力
するためには、その位相をφ２に合わせる必要がある。
そこで、一次時間スイッチとして使用される時間スイッ
チＡの出力情報を１−（φ３−φ１）だけ遅延させてそ
の位相をφ２に合わせる。

しかし、このように一次時間スイッチおよび二次時間
スイッチを一つの時間スイッチＡで構成する場合には、
情報の位相を調整する必要が生じ、フレームの同期をと
るための回路が必要となり、従来技術ではハードウェア
量が大きく増えるという問題があった。

本発明はこのような従来技術の欠点を解消し、一次時
間スイッチと二次時間スイッチを一つの時間スイッチで
構成することにより時間スイッチの入力情報の位相とこ
の時間スイッチの基準タイミングとの間に位相差が生ず
る場合でも、その入力情報の位相を調整することなく正
常にスイッチング処理ができる時分割通話路を提供する
ことを目的とする。本発明はまた、多元情報交換におい
て、時間スイッチをダブルバッファで構成したときでも
情報の時間順序保存則（TSSI）が乱れるのを防止し、フ
レーム内の時間順次保存則を保証する時分割多元交換装
置を提供することを目的とする。

（課題を解決するための手段）本発明は上述の課題を解決するために、位相差を有す
るハイウェイに接続され、ハイウェイにより伝送される
情報の時分割交換を、制御メモリに記憶された交換情報
に応じて行なう時分割通話路は、時分割交換における基
準となるタイミング信号を出力するタイミング信号発生
手段と、タイミング信号と異なる位相により伝送される
情報の位相補正を行なう位相補正手段とを有し、位相補
正手段は、位相補正の対象となるハイウェイにより入出
力する情報に対し、タイムスロットの位置補正を行なっ
てから、制御メモリに交換情報を送る。

本発明によればまた、位相差を有するハイウェイに接
続され、ハイウェイにより伝送される情報の時分割交換
を制御メモリに記憶された交換情報に応じて行なう、ダ
ブルバッファで構成される時分割通話路における時分割
多元情報交換装置は、時分割交換における基準となるタ
イミング信号を出力するタイミング信号発生手段と、タ
イミング信号と異なる位相のハイウェイにより伝送され
た情報を、タイムスロットの指定位置を補正することに
より位相補正を行なう補正手段と、高速呼を収容するタ
イムスロットを、タイミング信号によるフレームと重な
る部分に割り当てる制御手段とを有する。

（作用）本発明によれば、基準となるタイミング信号と異なる
位相のハイウェイにより送られてきた情報は、位相補正
手段によりそのタイムスロットの位置が補正されて記憶
した制御メモリに従って、時分割交換処理が行なわれ
る。

本発明によればまた、高速呼を収容するタイムスロッ
トを、基準タイミング信号により定義されるフレームと
重なる部分に割り当てて、時分割交換処理を行なう。

（実施例）次に添付図面を参照して本発明による時分割通話路の
実施例を詳細に説明する。

第１図を参照すると、本発明による時分割通話路の実
施例の機能ブロック図が示されている。時分割通話路装
置１は、たとえば３段構成（TST）における一次時間ス
イッチと二次時間スイッチを併合した通話路装置であ
り、時分割交換機などのスイッチとして用いられる。通
話路装置１は、同図に示すようにハイウェイスイッチ
（HSW）10、時間スイッチ20、補正回路12、制御メモリ
書込回路14、タイミング回路（TIM）16および制御回路
（CC）18を有する。

時間スイッチ20は、ハイウェイより入力した情報の時
間位置を入れ替えることによりスイッチング処理を行な
うスイッチであり、位相の異なる入力の補正をタイムス
ロットの位置補正により行なう。時間スイッチ20は、入
力ハイウェイ（IHW）100および出力ハイウェイ（OHW）1
02に接続されるとともに、ハイウェイ（SIHW）110およ
びハイウェイ（SOHW）112を介しハイウェイスイッチ10
に接続されている。

時間スイッチ20およびハイウェイスイッチ10は、それ
ぞれクロック信号線160または162を介しタイミング回路
16に接続されている。時間スイッチ20はタイミング回路
16よりクロック信号線160を介し基準タイミングφ３
を、またハイウェイスイッチ10はクロック信号線162を
介しこれより基準タイミングφ２を入力する。時間スイ
ッチ20は、入力した基準タイミングφ３を基準信号とし
てタイムスロット交換を行なう回路であり、時間スイッ
チメモリ22とこれを制御する制御メモリ24の他に、その
内部に制御メモリ書込回路14と位相補正回路12を有す
る。

時間スイッチメモリ22は、制御メモリ24の制御出力24
0に従って、フレーム内の入力タイムスロットｉを出力
タイムスロットｊに変換することによりスイッチングを
行なうメモリスイッチである。時間スイッチメモリ22
は、複数のハイウェイより入力した信号を多重化してス
イッチングし、これを再び分離して出力ハイウェイに出
力する。

補正回路12は、基準となるタイミング系と異なるハイ
ウェイ群に対してその位相差を補正する回路である。補
正回路12は、信号線120を介し制御メモリ24に接続さ
れ、タイムスロットの補正情報をこれに出力する。

制御メモリ書込回路14は、バス180を介し制御回路18
に接続され、これより受信した制御情報に従い補正回路
12に出力140を出力する。

制御回路18は、バス180を介し複数の時分割時間スイ
ッチ20およびハイウェイスイッチ10を制御する制御回路
である。

なお、同図では図の複雑化を避けるため、１個の時間
スイッチ20が記載されているが、実際にはこのようなス
イッチ20が複数個存在する。

時間スイッチ20は、機能上、フレーム内の入力タイム
スロットｉを出力タイムスロットｊに変換するので、こ
の変換を本実施例ではＴ（i,j）と示す。これを実現す
るために、制御メモリ24と時間スイッチメモリ22の間で
以下に示す制御が行なわれる。なお、時間スイッチに関
して、原理的にはシーケンシャルライト／ランダムリー
ド型とランダムライト／シーケンシャルリード型は同じ
であるので、ここでは後者で説明する。

複数の入力ハイウェイは、第２図に示すように多重化
される。すなわち、１フレーム８タイムスロットの入力
ハイウェイが４本であれば、これは１本の32タイムスロ
ットのハイウェイに変換される。また、出力のハイウェ
イの本数が入力と同じであれば、その逆変換、すなわち
分離が行なわれて多重化されたハイウェイのタイムスロ
ットの順番に従って出力ハイウェイに割当てられる。し
たがって、多重化されたハイウェイに着目すると各タイ
ムスロットは、入出力の各ハイウェイのタイムスロット
と無条件に対応づけが行なえる。シーケンシャルリード
を行なうと、多重化されたハイウェイ情報は無条件に出
力ハイウェイの各タイムスロットに対応することにな
る。

多重化したハイウェイ情報の時間スイッチメモリ22へ
の書込みは、制御メモリ24によりその番地を指定され
る。制御メモリ24は、時間スイッチメモリ22と同期して
おり、Ｔ（i,j）を実行するためにタイムスロットｉの
情報をタイムスロットｊを示す番地に書き込むように、
タイムスロットｉの入力タイミングで書込み番地ｊを出
力する。すなわち、制御回路18が制御メモリ書込み回路
14を通じて制御メモリ24のｉ番地にｊを書込みよう指示
することによりＴ（i,j）のスイッチング処理が実現さ
れる。

同図に示すように、ハイウェイ４本の多重化処理にお
いて、入力ハイウェイａのタイムスロットｂを出力ハイ
ウェイｃのタイムスロットｄに変換するときは、多重化
フレーム（HW）の入力タイムスロットｉ＝４×ｂ＋ａを
多重化フレームの出力タイムスロットｊ＝４×ｄ＋ｃに
変換する（なお、ここではａおよびｃはハイウェイ番号
０〜３を示す）。

そこで第３図に示すようにHW0およびHWの12本のハイ
ウェイがあって、その位相差がタイムスロット数２であ
った場合の補正を説明する。

補正なしの場合、同図ではハイウェイ数が２本である
ため入力ハイウェイａのタイムスロットｂを出力ハイウ
ェイｃのタイムスロットｄに変換するときは、多重化フ
レーム（HW）の入力タイムスロットｉ＝２×ｂ＋ａを多
重化フレームの出力タイムスロットｊ＝２×ｄ＋ｃに変
換する。入力ハイウェイおよび出力ハイウェイがともに
HW1の場合はHW1が基準タイミングに対して位相差が０で
あるので誤変換が生ずることはない。しかし、入力ハイ
ウェイおよび出力ハイウェイがともにHW0の場合には、H
W0の位相が基準タイミングに対して２タイムスロット進
んでいるので、入力タイムスロットｉ＝２×ｂ＋ａを出
力タイムスロットｊ＝２×ｄ＋ｃに変換するつもりが、
入力タイムスロットｉ＝２×（ｂ＋２）＋ａを出力タイ
ムスロットｊ＝２×（ｄ＋２）＋ｃに変換することにな
る。つまり、結果はＴ（ｉ＋4,j＋４）［MOD 16］とな
り誤変換となる。なお、多重化されたタイムスロット位
置は０〜15までしか許容できないが、ｉ、ｊがもともと
０〜15までの値をとるため、ｉ、ｊの値が＋４した分16
を超過することがある。ｉ、ｊの値が16以上になった場
合はモジュロ16で変換する必要があるので、上記のよう
にＴ（ｉ＋4,j＋４）［MOD 16］としている。同図では
Ｔ（0,2）を実行したときの誤変換の例が示されてい
る。同様に入力ハイウェイがHW0で出力ハイウェイがHW1
の場合Ｔ（ｉ＋4,j）、入力ハイウェイがHW1で出力ハイ
ウェイがHW0の場合Ｔ（i,j＋４）がそれぞれ実行され、
いずれの場合にも誤変換が生じる。

このため、本実施例では補正回路12に以下に示す機能
をもたせてある。すなわち、入力ハイウェイａがHW0の
場合はｉ＝２×（ｂ−２）＋ａ［MOD 16］、出力ハイウ
ェイｃがHW0の場合はｊ＝２×（ｄ−２）＋ｃ［MOD16］
とする。これにより、制御メモリ24への書込番地をこの
式の値ｉに、また書込む情報を同様にｊに変換する。こ
の結果、入力ハイウェイ、出力ハイウェイの位相が基準
タイミングからずれている場合でも正しいＴ（i,j）を
得ることができる。

この例では時間スイッチの基準位相をHW1に合わせた
が、HW0に合わせると以下のようになる。すなわち、入
力ハイウェイａがHW1の場合はｉ＝２×（ｂ＋２）＋ａ
［MOD 16］、出力ハイウェイｃがHW1の場合はｊ＝２×
（ｄ＋２）＋ｃ［MOD 16］の変換となる。

一般化すれば、入力ハイウェイ総数（出力ハイウェイ
総数）をＮ、１ハイウェイ当たりのタイムスロット数を
Ｍとすると、基準タイミングとの位相差が入力側でｘタ
イムスロット、出力側でｙタイムスロットとなる組合せ
では、ｉ＝Ｎ×（ｂ−ｘ）＋ａ［MOD N×Ｍ］ｊ＝Ｎ×（ｄ−ｙ）＋ｃ［MOD N×Ｍ］と変換すればよい。なお、ｘ、ｙは基準タイミングに対
する位相の進みを示す。

実際には時間スイッチ自体の遅延時間があるので基準
タイミングは入力用と出力用がある。ここではｘは入力
側での、ｙは出力側でのそれぞれ正規化された位相差で
ある。位相補正手段は制御メモリ書込回路の後置である
必要はなく、前置あるいは制御回路内でも良く、またハ
ードウエアあるいはソフトウエアいずれでも可能であ
る。また、ここでは時間スイッチの入力ハイウェイおよ
び出力ハイウェイの本数において同一のものを示した
が、多重化した１本のハイウェイ上の各タイムスロット
が入力あるいは出力のハイウェイとその内のタイムスロ
ットに対応づけられるものならば、入出力のハイウェイ
の本数に制約はない。

このように本実施例によれば、位相差のある情報を直
接入力し、補正回路12によりタイムスロットの位置補正
を行なうため、大量のフレームメモリを使用することな
く経済的な通話路を形成することができる。なお、ここ
で使用される時間スイッチは勿論、シングルバッファま
たはダブルバッファのいずれであっても良い。

第４図には、本実施例を多元情報交換を行なう多元情
報交換装置に用いたときの一例が示されている。この場
合、前述したようにタイムスロットの変換は正しく行な
われるが、同図に示すようなたとえば３倍呼を扱うと、
タイムスロットの位置補正だけではフレーム内の時間順
序保存則がくずれる。

時間スイッチ20がダブルバッファの場合には、時間ス
イッチメモリ22は２面あり、書込みと読出しが交互に行
なわれる（同図に示されているＦはフレームの先頭を示
す）。すなわち、入力ハイウェイおよび出力ハイウェイ
の位相に関係なく、基準タイミングで定義されたフレー
ム位置T1に入力された情報は、たとえばＡ面に書かれ、
T2ではそのＡ面から読み出される。

T2では次のフレームとしての情報がＢ面に書かれてい
る。したがって、（A0,B0,C0）、（A1,B1,C1）...とな
っている筈の出力情報は、T2ではT1でＡ面に書き込まれ
た（A1,B0,C0）になり、続いて（A2,B1,C1）、（A3,B2,
C2）...となり、情報は伝達されるが時間順序保存則が
くずれる。同様に、位相の遅れているx,y,zの交換もT2
では（x1,y0,z0）と時間順序保存則がくずれる。

基本元を扱う場合は、単にパスのフレーム遅延量が呼
毎に前後するだけであり問題は生じないが、高速呼の場
合は（A,B,C）というブロック単位で情報が意味を持つ
ので、これは誤った情報の伝達となる。そこで、高速呼
を収容するタイムスロットの位置を次のように定める。
すなわち、基準タイミングで定義されるフレームと高速
呼を扱うハイウェイのフレームの重なる部分に、高速呼
を収容するタイムスロットを配置する。

第５図にはその例が示されている。ハイウェイ０は基
準タイミングに対して＋αの位相を有し、ハイウェイ１
は基準タイミングであり、ハイウェイ２は基準タイミン
グに対して−βの位相を有している。このときに高速呼
を収容できるタイムスロットは斜線で示した領域であ
る。すなわち、ハイウェイ内あるいはハイウェイ間を問
わず、スイッチングの前後で１つの多元ブロック情報が
斜線の有る領域と無い領域にまたがらなければ良い。な
おこの処理は、論理的かつ可変的であるので制御回路18
が行なう。

以上述べた構成において、とくに着目すべき点は時間
スイッチ20であり、その間に介在するものが遅延を伴な
う処理であれば本実施例は如何なるものにも適用可能で
ある。たとえばT1段の集線装置のような装置も、一般的
には上りハイウェイ用と下りハイウェイ用にそれぞれ時
間スイッチを持ち２面構成となっているが、本実施例に
おける方式を用いて時間スイッチ１個で１面構成が可能
となる。また、これまで入力するハイウェイ間の位相差
が１タイムスロット、すなわち基本元の整数倍であるこ
とを前提として示したが、実際には基本元の端数倍であ
っても少容量のエラスチックストアで簡単に整数倍とす
ることができる。

（発明の効果）以上詳細に説明したように本発明によれば、時間スイ
ッチに入出力するハイウェイに位相差がある場合でも、
時間スイッチに対する基準タイミング系を設け、それと
異なる入出力ハイウェイの位相差を補正する手段を設け
たので、経済的に時間スイッチを構成することが可能で
ある。また本方式を、ダブルバッファを用いた時間スイ
ッチに適用して多元情報交換を行なう場合に、高速呼を
収容するタイムスロットを上記基準タイミング系による
フレームと各入出力ハイウェイのフレーム各々重なる部
分に割当てる手段を設けたので経済的であり、フレーム
内の時間順序保存則が保証できる多元情報交換が可能と
なる。

【図面の簡単な説明】

第１図は本発明による時分割通話路の一実施例を示す機
能ブロック図、第２図は、時間スイッチにおける４本の入力ハイウェイ
を多重化したときの動作を示す動作説明図、第３図は、位相差のある２本のハイウェイが多重化され
たときの動作を示す動作説明図、第４図は、多元情報交換における書込みと読出し動作を
示す動作説明図、第５図は、多元情報交換における書込みと読出し動作の
本実施例における動作説明図である。主要部分の符号の説明１……時分割通話路装置 10……ハイウェイスイッチ 12……補正回路 14……制御メモリ書込回路 16……タイミング回路 18……制御回路 20……時間スイッチ 22……時間スイッチメモリ 24……制御メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋尚東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (72)発明者安井豊神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開昭53−65604（ＪＰ，Ａ) 特開昭62−281641（ＪＰ，Ａ) 特開平１−176197（ＪＰ，Ａ) 特開昭63−171095（ＪＰ，Ａ) 特開昭61−245693（ＪＰ，Ａ) 特開昭63−15595（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04Q 3/52 H04Q 11/00 - 11/08

Claims

(57)【特許請求の範囲】

【請求項１】位相差を有するハイウェイに接続され、該
ハイウェイにより伝送される情報の時分割交換を、制御
メモリに記憶された交換情報に応じて行なう時分割通話
路において、該通話路は、前記時分割交換における基準となるタイミング信号を出
力するタイミング信号発生手段と、該タイミング信号と異なる位相により伝送される情報に
関する位相補正手段とを有し、該位相補正手段は、前記タイミング信号と前記情報との
位相差に基づいてタイムスロットの位置補正を行った交
換情報を生成して前記制御メモリに記憶させることを特
徴とする時分割通話路。
【請求項２】位相差を有するハイウェイに接続され、該
ハイウェイにより伝送される情報の時分割交換を、制御
メモリに記憶された交換情報に応じて行なうダブルバッ
ファで構成される時分割通話路における時分割多元情報
交換装置において、該装置は、前記時分割交換における基準となるタイミング信号を出
力するタイミング信号発生手段と、該タイミング信号と異なる位相のハイウェイにより伝送
される情報を、タイムスロットの指定位置を補正するこ
とにより位相補正を行なう補正手段と、高速呼を収容するタイムスロットを、前記タイミング信
号によるフレームと重なる部分に割り当てる制御手段と
を有することを特徴とする時分割多元情報交換装置。