JPH0548560A - Ｐｃｍ伝送路におけるデータのフレーム遅延補正方式 - Google Patents
Ｐｃｍ伝送路におけるデータのフレーム遅延補正方式Info
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- JPH0548560A JPH0548560A JP3206041A JP20604191A JPH0548560A JP H0548560 A JPH0548560 A JP H0548560A JP 3206041 A JP3206041 A JP 3206041A JP 20604191 A JP20604191 A JP 20604191A JP H0548560 A JPH0548560 A JP H0548560A
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- transmission line
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 本発明はＰＣＭ伝送路を使用して、例えば64
Ｋbps ×Ｎ（Ｎは１〜30チャネル) のワイドバンドデー
タ伝送を行う際、スイッチ動作後のデータ間のフレーム
遅延を補正するＰＣＭ伝送路におけるデータのフレーム
遅延補正方式に関し、上記したような64Ｋbps ×Ｎとい
うようなワイドバンド伝送を行う際、呼損率の低減化を
図ることを目的としている。 【構成】 ＰＣＭ伝送路を使用して複数チャネルで構成
される伝送情報を伝送し、この伝送情報をＰＣＭ伝送路
終端装置１１1 ，１１2 で受けてスイッチ部１２でスイ
ッチングする場合に生ずる同一フレーム内の各チャネル
に対応する各データのフレーム遅延を補正する方式にお
いて、上記ＰＣＭ伝送路終端装置１１1 ，１１2 にメモ
リ１３1 ，１３2 を設け、このメモリに各データを一時
的に格納し、予め求めた各データのフレーム遅延情報を
もとに最もフレーム遅延の大きいデータと同じフレーム
とすべく他のデータを遅延させ、各データの順序性を保
持するようにした構成とする。
Ｋbps ×Ｎ（Ｎは１〜30チャネル) のワイドバンドデー
タ伝送を行う際、スイッチ動作後のデータ間のフレーム
遅延を補正するＰＣＭ伝送路におけるデータのフレーム
遅延補正方式に関し、上記したような64Ｋbps ×Ｎとい
うようなワイドバンド伝送を行う際、呼損率の低減化を
図ることを目的としている。 【構成】 ＰＣＭ伝送路を使用して複数チャネルで構成
される伝送情報を伝送し、この伝送情報をＰＣＭ伝送路
終端装置１１1 ，１１2 で受けてスイッチ部１２でスイ
ッチングする場合に生ずる同一フレーム内の各チャネル
に対応する各データのフレーム遅延を補正する方式にお
いて、上記ＰＣＭ伝送路終端装置１１1 ，１１2 にメモ
リ１３1 ，１３2 を設け、このメモリに各データを一時
的に格納し、予め求めた各データのフレーム遅延情報を
もとに最もフレーム遅延の大きいデータと同じフレーム
とすべく他のデータを遅延させ、各データの順序性を保
持するようにした構成とする。
Description
【０００１】
【産業上の利用分野】本発明はＰＣＭ伝送路を使用し
て、例えば64Ｋbps ×Ｎ（Ｎは１〜30チャネル）のワイ
ドバンドデータ伝送を行う際、スイッチング動作後のデ
ータ間のフレームずれ補正を行うＰＣＭ伝送路における
データのフレーム遅延補正方式に関する。
て、例えば64Ｋbps ×Ｎ（Ｎは１〜30チャネル）のワイ
ドバンドデータ伝送を行う際、スイッチング動作後のデ
ータ間のフレームずれ補正を行うＰＣＭ伝送路における
データのフレーム遅延補正方式に関する。
【０００２】
【従来の技術】ＰＣＭ伝送路（欧州の場合は2.048 ＭH
z、米国及び日本の場合は1.544 ＭHz)の回線を使用し
て、ある加入者端末と他の加入者端末との間でデータの
送受を行う場合、図７のようなシステム構成にて行われ
ている。
z、米国及び日本の場合は1.544 ＭHz)の回線を使用し
て、ある加入者端末と他の加入者端末との間でデータの
送受を行う場合、図７のようなシステム構成にて行われ
ている。
【０００３】図７において、Ａ，Ｂは加入者端末であ
り、それぞれＰＣＭ伝送路Ｌを介してＰＣＭ伝送路終端
装置（ＤＴ）１に接続されている。また、２はディジタ
ルターミナルコモン（以下、ＤＴＣと略称する）、３は
例えばフレーム遅延の発生するスイッチ構成に適用する
Ｔ−Ｓ−Ｔ構成のスイッチ部である。
り、それぞれＰＣＭ伝送路Ｌを介してＰＣＭ伝送路終端
装置（ＤＴ）１に接続されている。また、２はディジタ
ルターミナルコモン（以下、ＤＴＣと略称する）、３は
例えばフレーム遅延の発生するスイッチ構成に適用する
Ｔ−Ｓ−Ｔ構成のスイッチ部である。
【０００４】上記スイッチ部３は伝送信号を多重化する
マルチプレクサ（ＭＰＸ）４、１次TimeスイッチＴＳＷ
1 ，スペーススイッチＳＳＷ、２次TimeスイッチＴＳＷ
2 、デマルチプレクサ（ＤＭＰＸ）５で構成されてい
る。上記１次TimeスイッチＴＳＷ1 と２次Timeスイッチ
ＴＳＷ2 はそれぞれメモリＭＥＭ1、ＭＥＭ2 を有して
いる。
マルチプレクサ（ＭＰＸ）４、１次TimeスイッチＴＳＷ
1 ，スペーススイッチＳＳＷ、２次TimeスイッチＴＳＷ
2 、デマルチプレクサ（ＤＭＰＸ）５で構成されてい
る。上記１次TimeスイッチＴＳＷ1 と２次Timeスイッチ
ＴＳＷ2 はそれぞれメモリＭＥＭ1、ＭＥＭ2 を有して
いる。
【０００５】ところで、上記ＰＣＭ伝送路Ｌは前記した
ように、欧州では2.048 ＭHz、米国や日本では1.544 Ｍ
Hzであり、1 チャネル(ch)当たり64Ｋbps のデータとな
るが、欧州では64Ｋbps ×最大30チャネル、米国や日本
では64Ｋbps ×最大24チャネルのデータ伝送が可能とな
る。例えばビデオ信号の伝送の場合、ビデオ信号は384
Ｋbps であるので（64Ｋbps ×６＝ 384Ｋbps ) 、６チ
ャネルを使用することになる。
ように、欧州では2.048 ＭHz、米国や日本では1.544 Ｍ
Hzであり、1 チャネル(ch)当たり64Ｋbps のデータとな
るが、欧州では64Ｋbps ×最大30チャネル、米国や日本
では64Ｋbps ×最大24チャネルのデータ伝送が可能とな
る。例えばビデオ信号の伝送の場合、ビデオ信号は384
Ｋbps であるので（64Ｋbps ×６＝ 384Ｋbps ) 、６チ
ャネルを使用することになる。
【０００６】図８(a) は図１においてＤＴＣ２の出力
側、つまりスイッチ部３の入力側のデータ構成を示すも
ので、128 チャネルの構成となっている。その構成は、
ＴＳ０〜ＴＳ３がＰＣＭ伝送路終端装置１を制御するた
めの制御チャネルであり、ＴＳ４〜ＴＳ６３およびＴＳ
６８〜ＴＳ１２７が音声チャネルであり、ＴＳ６４〜Ｔ
Ｓ６７が呼制御チャネルというような構成となってい
る。つまり、音声チャネルが120 チャネル、制御チャネ
ルが８チャネルの構成となっているこのようなデータが
８個で１つのブロックとなっており、マルチプレクサ４
にて多重化されて、図８(b) のような1024チャネルのデ
ータとなる。そして、１次TimeスイッチＴＳＷ1 、スペ
ーススイッチＳＳＷ、２次TimeスイッチＴＳＷ2 でスイ
ッチングされ、ＤＭＰＸ５で分離され、ＤＴＣ２、ＤＴ
１を介して加入者Ｂに伝送されるようになっている。こ
の信号の流れは図７の太線で示す経路となる。
側、つまりスイッチ部３の入力側のデータ構成を示すも
ので、128 チャネルの構成となっている。その構成は、
ＴＳ０〜ＴＳ３がＰＣＭ伝送路終端装置１を制御するた
めの制御チャネルであり、ＴＳ４〜ＴＳ６３およびＴＳ
６８〜ＴＳ１２７が音声チャネルであり、ＴＳ６４〜Ｔ
Ｓ６７が呼制御チャネルというような構成となってい
る。つまり、音声チャネルが120 チャネル、制御チャネ
ルが８チャネルの構成となっているこのようなデータが
８個で１つのブロックとなっており、マルチプレクサ４
にて多重化されて、図８(b) のような1024チャネルのデ
ータとなる。そして、１次TimeスイッチＴＳＷ1 、スペ
ーススイッチＳＳＷ、２次TimeスイッチＴＳＷ2 でスイ
ッチングされ、ＤＭＰＸ５で分離され、ＤＴＣ２、ＤＴ
１を介して加入者Ｂに伝送されるようになっている。こ
の信号の流れは図７の太線で示す経路となる。
【０００７】
【発明が解決しようとする課題】上記のような信号の流
れにおいて、スイッチ部３においてデータのフレームず
れが生じる場合がある。例えばＡ，Ｂ，Ｃの３つのチャ
ネルで構成される情報がスイッチ部３に入力されたとす
る。この情報がスイッチングされて出力されたとき、Ａ
〜Ｃのチャネルのうち、Ｃ1 のチャネルデータが遅れて
次のフレームに入ってしまうという場合がある。このフ
レーム遅れの発生の要因としては、１次TimeスイッチＳ
Ｗ1 のメモリＭＥＭ1 のアドレス割り付け及び２次Time
スイッチＳＷ2 のメモリＭＥＭ2 のアドレス割り付けな
どによることが考えられる。
れにおいて、スイッチ部３においてデータのフレームず
れが生じる場合がある。例えばＡ，Ｂ，Ｃの３つのチャ
ネルで構成される情報がスイッチ部３に入力されたとす
る。この情報がスイッチングされて出力されたとき、Ａ
〜Ｃのチャネルのうち、Ｃ1 のチャネルデータが遅れて
次のフレームに入ってしまうという場合がある。このフ
レーム遅れの発生の要因としては、１次TimeスイッチＳ
Ｗ1 のメモリＭＥＭ1 のアドレス割り付け及び２次Time
スイッチＳＷ2 のメモリＭＥＭ2 のアドレス割り付けな
どによることが考えられる。
【０００８】このように、例えばＡ，Ｂ，Ｃの３つのデ
ータで１つの情報としての意味を持つものが、スイッチ
ング動作時に、各データ間でフレームずれが生じると、
情報としての意味を持たなくなってしまうことになる。
ータで１つの情報としての意味を持つものが、スイッチ
ング動作時に、各データ間でフレームずれが生じると、
情報としての意味を持たなくなってしまうことになる。
【０００９】図９はこのフレームずれを説明するもので
ある。図９において、α1 は１次TimeスイッチＴＳＷ1
の入力側の各信号状態、α2 は１次TimeスイッチＴＳＷ
1 と２次TimeスイッチＴＳＷ2 の間の各信号状態、α3
は２次TimeスイッチＴＳＷ2 の出力側の各信号状態を示
している。ここでは、フレームをフレームＮ、フレーム
Ｎ＋１、フレームＮ＋２、・・・とし、それぞれのフレ
ームは０〜1023の1024チャネルで構成されている。
ある。図９において、α1 は１次TimeスイッチＴＳＷ1
の入力側の各信号状態、α2 は１次TimeスイッチＴＳＷ
1 と２次TimeスイッチＴＳＷ2 の間の各信号状態、α3
は２次TimeスイッチＴＳＷ2 の出力側の各信号状態を示
している。ここでは、フレームをフレームＮ、フレーム
Ｎ＋１、フレームＮ＋２、・・・とし、それぞれのフレ
ームは０〜1023の1024チャネルで構成されている。
【００１０】この図では例えばα1 において、０チャネ
ルのデータＡは、α2 では多少位相がずれて２チャネル
目となり、α3 では 514チャネル目に入るが、フレーム
としてはフレームＮであり、入力側と同じフレームに入
っていることを示している。また、α1 にて２チャネル
目のデータＢはα3 ではフレームＮ＋１のフレームに入
り、α1 にて 510チャネルのデータＣはα3 ではフレー
ムＮ＋２のフレームに入るというように、それぞれ入力
側ではフレームＮにあったものが、フレーム遅れを生じ
て他のフレームに入ったことを示している。
ルのデータＡは、α2 では多少位相がずれて２チャネル
目となり、α3 では 514チャネル目に入るが、フレーム
としてはフレームＮであり、入力側と同じフレームに入
っていることを示している。また、α1 にて２チャネル
目のデータＢはα3 ではフレームＮ＋１のフレームに入
り、α1 にて 510チャネルのデータＣはα3 ではフレー
ムＮ＋２のフレームに入るというように、それぞれ入力
側ではフレームＮにあったものが、フレーム遅れを生じ
て他のフレームに入ったことを示している。
【００１１】各データＡ，Ｂ，・・・がα1 ，α2 にお
いて、どのチャネルに位置しているかによって、入力側
のフレームに対して出力側のフレームがどのようになる
かの関係を、
いて、どのチャネルに位置しているかによって、入力側
のフレームに対して出力側のフレームがどのようになる
かの関係を、
【００１２】
【表１】
【００１３】に示す。この表１において、データがα1
およびα2 において、α1 ≦α2 ＜ 510chであり、α2
＋ 513ch≦α3 であれば、そのデータは、フレームＮか
らフレームＮ、つまりフレームずれしないことを示し、
また、データがα1 およびα2 において、α1 ≦α2 ＜
510chであり、α2 ＋ 513ch＞α3 であれば、そのデー
タはフレームＮからフレームＮ＋１、つまり１フレーム
分だけ位相がずれてしまうことを示している。
およびα2 において、α1 ≦α2 ＜ 510chであり、α2
＋ 513ch≦α3 であれば、そのデータは、フレームＮか
らフレームＮ、つまりフレームずれしないことを示し、
また、データがα1 およびα2 において、α1 ≦α2 ＜
510chであり、α2 ＋ 513ch＞α3 であれば、そのデー
タはフレームＮからフレームＮ＋１、つまり１フレーム
分だけ位相がずれてしまうことを示している。
【００１４】このように、スイッチ部３の入力側と出力
側とで、フレームずれが発生する場合がある。前記した
ように、ＰＣＭ伝送路を使用して、64Ｋbps ×Ｎch（Ｎ
は欧州では30ch、米国や日本では24ch) のWide band Da
ta伝送を行う場合、例えばビデオ伝送であれば、64Ｋbp
s ×６chであり、１チャネル〜６チャネルのデータが全
て同じタイミングで伝送されなければならない。従っ
て、上記ように、スイッチ部３において発生するフレー
ムずれを補正する必要が生じる。
側とで、フレームずれが発生する場合がある。前記した
ように、ＰＣＭ伝送路を使用して、64Ｋbps ×Ｎch（Ｎ
は欧州では30ch、米国や日本では24ch) のWide band Da
ta伝送を行う場合、例えばビデオ伝送であれば、64Ｋbp
s ×６chであり、１チャネル〜６チャネルのデータが全
て同じタイミングで伝送されなければならない。従っ
て、上記ように、スイッチ部３において発生するフレー
ムずれを補正する必要が生じる。
【００１５】従来ではこれに対処するため、ソフトウェ
ア管理のもとで、フレームずれが生じないチャネルを使
用してデータとして必要なチャネル数を順序性を保持し
た状態で同一フレームに入れる制御を行っていた。
ア管理のもとで、フレームずれが生じないチャネルを使
用してデータとして必要なチャネル数を順序性を保持し
た状態で同一フレームに入れる制御を行っていた。
【００１６】しかし、この方法では呼量が高い場合、デ
ータの順序性を保った状態で同一フレームに入れるため
のチャネルの割り付けが行えないこともあり、呼損率が
高く、実用性に欠けているという問題があった。
ータの順序性を保った状態で同一フレームに入れるため
のチャネルの割り付けが行えないこともあり、呼損率が
高く、実用性に欠けているという問題があった。
【００１７】本発明は、予め求めたフレーム遅延情報を
もとに補正を行うことにより、各データの順序性を確実
に保持し、これにより呼損率の低減を図ることができる
ＰＣＭ伝送路におけるデータのフレーム遅延補正方式を
実現することを目的としている。
もとに補正を行うことにより、各データの順序性を確実
に保持し、これにより呼損率の低減を図ることができる
ＰＣＭ伝送路におけるデータのフレーム遅延補正方式を
実現することを目的としている。
【００１８】
【課題を解決するための手段】図１は本発明の原理説明
図である。同図において、１０はＰＣＭ伝送路、１
１ 1 ，１１2 はＰＣＭ伝送路終端装置、１２はＴ−Ｓ−
ＴあるいはＳ−Ｔ−Ｓ構成のスイッチ部である。上記Ｐ
ＣＭ伝送路１０は、前記従来技術の項で説明したよう
に、64Ｋbps ×Ｎch（Ｎは１〜30であり、欧州では30c
h、米国や日本では24ch) のデータ伝送が可能となって
いる。
図である。同図において、１０はＰＣＭ伝送路、１
１ 1 ，１１2 はＰＣＭ伝送路終端装置、１２はＴ−Ｓ−
ＴあるいはＳ−Ｔ−Ｓ構成のスイッチ部である。上記Ｐ
ＣＭ伝送路１０は、前記従来技術の項で説明したよう
に、64Ｋbps ×Ｎch（Ｎは１〜30であり、欧州では30c
h、米国や日本では24ch) のデータ伝送が可能となって
いる。
【００１９】また、上記ＰＣＭ伝送路終端装置１１1 ，
１１2 にはそれぞれバッファとしての機能のメモリ１３
1 ，１３2が設けられている。このメモリ１３1 ，１３
2 はここではスイッチ部１２の出力側にそれぞれ設けら
れているが入力側に設けても良い。１４は上記メモリ１
３1 ，１３2 へのデータを制御するデータ制御部であ
る。
１１2 にはそれぞれバッファとしての機能のメモリ１３
1 ，１３2が設けられている。このメモリ１３1 ，１３
2 はここではスイッチ部１２の出力側にそれぞれ設けら
れているが入力側に設けても良い。１４は上記メモリ１
３1 ，１３2 へのデータを制御するデータ制御部であ
る。
【００２０】
【作用】この様な構成において、ＰＣＭ伝送路１０の64
Ｋbps ×Ｎchのデータはスイッチ部１２にて前記したよ
うに、フレームずれが発生する。例えば３チャネルのデ
ータ（この３チャネルのデータをデータＡ，Ｂ，Ｃとす
る）がスイッチ部１２に入力され、その出力側において
データＣが１フレーム分の遅れを生じたとする。
Ｋbps ×Ｎchのデータはスイッチ部１２にて前記したよ
うに、フレームずれが発生する。例えば３チャネルのデ
ータ（この３チャネルのデータをデータＡ，Ｂ，Ｃとす
る）がスイッチ部１２に入力され、その出力側において
データＣが１フレーム分の遅れを生じたとする。
【００２１】この場合、データＡ，Ｂ，Ｃがどのチャネ
ルであるかの割り付けが決められた時点で、そのデータ
のフレームずれ量は、前記図９および表１の説明から明
らかなように、ソフトウェアで予め計算して知ることが
できる。
ルであるかの割り付けが決められた時点で、そのデータ
のフレームずれ量は、前記図９および表１の説明から明
らかなように、ソフトウェアで予め計算して知ることが
できる。
【００２２】そして、実際にＰＣＭ伝送路終端装置１１
1 を介してスイッチ部１２に入力されたデータＡ，Ｂ，
Ｃがスイッチング動作されて、スイッチ部１２から出力
されたときに、データＣが１フレーム分ずれたとする
と、ソフトウェアからのそのずれ量に対する補正値をデ
ータ制御部１４が受けて、メモリ１３2 に一時貯えられ
たデータを制御する。この場合、データＣが１フレーム
分遅れたため、他のデータＡ，Ｂもそれに対応するだけ
遅延をかける制御が行われる。
1 を介してスイッチ部１２に入力されたデータＡ，Ｂ，
Ｃがスイッチング動作されて、スイッチ部１２から出力
されたときに、データＣが１フレーム分ずれたとする
と、ソフトウェアからのそのずれ量に対する補正値をデ
ータ制御部１４が受けて、メモリ１３2 に一時貯えられ
たデータを制御する。この場合、データＣが１フレーム
分遅れたため、他のデータＡ，Ｂもそれに対応するだけ
遅延をかける制御が行われる。
【００２３】このように、予めソフトウェアにてデータ
のチャネル割り付け位置をもとに、そのデータ割り付け
時に予測されるフレームずれ量を計算しておき、そのデ
ータをメモリ１３2 に記憶させ、データのスイッチング
動作時のデータのフレームずれ量をソフトウェアからの
補正値を受けて補正する。すなわち、最もフレーム位相
の遅延の大きいデータ、例えば３チャネルのデータＡ，
Ｂ，Ｃのうち、データＣが最もフレームずれが大きい場
合、このデータＣの遅延量に対応するように他のデータ
Ａ，Ｂも遅延させ、データＡ，ＢをデータＣと同じフレ
ームとし、Ａ，Ｂ，Ｃの順序性を保持して１つのデータ
としての意味をなすように、補正を行う。これにより、
データＡ，Ｂ，Ｃは同一フレームでその順序性を保持し
たデータとして保証でき、呼損率の低減を図ることがで
きる。
のチャネル割り付け位置をもとに、そのデータ割り付け
時に予測されるフレームずれ量を計算しておき、そのデ
ータをメモリ１３2 に記憶させ、データのスイッチング
動作時のデータのフレームずれ量をソフトウェアからの
補正値を受けて補正する。すなわち、最もフレーム位相
の遅延の大きいデータ、例えば３チャネルのデータＡ，
Ｂ，Ｃのうち、データＣが最もフレームずれが大きい場
合、このデータＣの遅延量に対応するように他のデータ
Ａ，Ｂも遅延させ、データＡ，ＢをデータＣと同じフレ
ームとし、Ａ，Ｂ，Ｃの順序性を保持して１つのデータ
としての意味をなすように、補正を行う。これにより、
データＡ，Ｂ，Ｃは同一フレームでその順序性を保持し
たデータとして保証でき、呼損率の低減を図ることがで
きる。
【００２４】
【実施例】図２は本発明の一実施例の構成図である。図
２において、２１は直並列変換回路（以下Ｓ／Ｐ変換回
路という）、２２はカウンタ、２３はＣＮＴＬデータド
ロッパ、２４はリードアドレスＣＮＴＬ、２５はメモ
リ、２６は第１のセレクタ、２７は第２のセレクタ、２
８は並直列変換回路（以下，Ｐ／Ｓ変換回路という）で
ある。
２において、２１は直並列変換回路（以下Ｓ／Ｐ変換回
路という）、２２はカウンタ、２３はＣＮＴＬデータド
ロッパ、２４はリードアドレスＣＮＴＬ、２５はメモ
リ、２６は第１のセレクタ、２７は第２のセレクタ、２
８は並直列変換回路（以下，Ｐ／Ｓ変換回路という）で
ある。
【００２５】ここで入力されるデータは図３(a) のよう
な構成となっている。このデータは図１で示したスイッ
チ部１２から出力さたデータであり、１６マルチフレー
ム形式で、１フレームがＴＳ０〜ＴＳ127 の128 チャネ
ル、１チャネルがＢ１〜Ｂ８の８ビットの構成となって
いる。また、図３(b) はクロックＣＫ、同図(c) はデー
タの先頭ビットを示す信号ＦＣＫであり、フレーム０、
ＴＳ０，Ｂ１のときに“１”になる信号である。
な構成となっている。このデータは図１で示したスイッ
チ部１２から出力さたデータであり、１６マルチフレー
ム形式で、１フレームがＴＳ０〜ＴＳ127 の128 チャネ
ル、１チャネルがＢ１〜Ｂ８の８ビットの構成となって
いる。また、図３(b) はクロックＣＫ、同図(c) はデー
タの先頭ビットを示す信号ＦＣＫであり、フレーム０、
ＴＳ０，Ｂ１のときに“１”になる信号である。
【００２６】上記Ｓ／Ｐ変換回路２１は、クロック（図
３(b) ）に同期してデータ（図３(a) ）を８ビットのパ
ラレル変換を行うものである。このパラレル変換された
信号は、カウンタ２２からの書き込みアドレス信号（Ｗ
Ａ信号）により、図４(a) に示すようにメモリ２５のア
ドレス０００，００１，００２，・・・にフレーム０の
ＴＳ０からシーケンスに書き込まれる。この書き込みは
フレーム１６、ＴＳ127 まで行われる。
３(b) ）に同期してデータ（図３(a) ）を８ビットのパ
ラレル変換を行うものである。このパラレル変換された
信号は、カウンタ２２からの書き込みアドレス信号（Ｗ
Ａ信号）により、図４(a) に示すようにメモリ２５のア
ドレス０００，００１，００２，・・・にフレーム０の
ＴＳ０からシーケンスに書き込まれる。この書き込みは
フレーム１６、ＴＳ127 まで行われる。
【００２７】そして、書き込まれた各データに対してソ
フトウェア側から、そのデータのフレーム補正指示を与
える。同図(a) では、例えばアドレス００４のフレーム
０、ＴＳ４のデータに対してはフレーム補正は「０」を
指示し、アドレス００５のフレーム０、ＴＳ５のデータ
に対してはフレーム補正は「１」を指示している。
フトウェア側から、そのデータのフレーム補正指示を与
える。同図(a) では、例えばアドレス００４のフレーム
０、ＴＳ４のデータに対してはフレーム補正は「０」を
指示し、アドレス００５のフレーム０、ＴＳ５のデータ
に対してはフレーム補正は「１」を指示している。
【００２８】これにより、メモリ出力（読み出し出力）
はメモリ入力（書き込み入力）に対し、同図(b) ，(c)
のごとく、フレーム補正「０」のデータはそのままのフ
レームとなり、フレーム補正「１」のデータは、フレー
ム番号が＋１された出力となっている。なお、同図(a)
，(b) において、フレーム（Frame)を「Ｆ」と略して
示し、Ｆ０，Ｆ１，・・・というように示している。
はメモリ入力（書き込み入力）に対し、同図(b) ，(c)
のごとく、フレーム補正「０」のデータはそのままのフ
レームとなり、フレーム補正「１」のデータは、フレー
ム番号が＋１された出力となっている。なお、同図(a)
，(b) において、フレーム（Frame)を「Ｆ」と略して
示し、Ｆ０，Ｆ１，・・・というように示している。
【００２９】一方、フレーム補正指示は、前記図８(a)
で示したデータ構成図のＴＳ０〜ＴＳ３の制御チャネル
を使用して行う。この制御チャネルに書き込まれる内容
としては、フレーム補正を行う必要のあるＴＳ番号を指
定するＴＳ番号指定情報、データが有効か無効かを示す
フラグ、データをどれだけ移動させるかのフレーム補正
指示情報をスイッチ部から受ける。
で示したデータ構成図のＴＳ０〜ＴＳ３の制御チャネル
を使用して行う。この制御チャネルに書き込まれる内容
としては、フレーム補正を行う必要のあるＴＳ番号を指
定するＴＳ番号指定情報、データが有効か無効かを示す
フラグ、データをどれだけ移動させるかのフレーム補正
指示情報をスイッチ部から受ける。
【００３０】図５はフレーム０〜フレーム１５のある１
チャネル分のＢ１〜Ｂ８の各ビットに対して上記フラ
グ、ＴＳ番号指定、フレーム補正指示情報の割り付け例
を示すものである。同図において、Ｄ0 ，Ｄ1 ，Ｄ2 ，
Ｄ3 の４ビットは、フレーム補正指示情報を示すもの
で、これはソフトウェア側から、予め求めたフレーム補
正データが書き込まれる。例えばＤ0 〜Ｄ3 が「０００
０」であれば、そのチャネルのデータはフレーム補正は
なし、つまりフレームＦn はそのままフレームＦn であ
り、Ｄ0 〜Ｄ3 が「０００１」であれば、そのチャネル
のデータは、フレームＦn からフレームＦn+1 へ１フレ
ームずらすという指示であり、「００１０」であれば、
フレームＦn からフレームＦn+2 へ２フレームずらすと
いう指示である。
チャネル分のＢ１〜Ｂ８の各ビットに対して上記フラ
グ、ＴＳ番号指定、フレーム補正指示情報の割り付け例
を示すものである。同図において、Ｄ0 ，Ｄ1 ，Ｄ2 ，
Ｄ3 の４ビットは、フレーム補正指示情報を示すもの
で、これはソフトウェア側から、予め求めたフレーム補
正データが書き込まれる。例えばＤ0 〜Ｄ3 が「０００
０」であれば、そのチャネルのデータはフレーム補正は
なし、つまりフレームＦn はそのままフレームＦn であ
り、Ｄ0 〜Ｄ3 が「０００１」であれば、そのチャネル
のデータは、フレームＦn からフレームＦn+1 へ１フレ
ームずらすという指示であり、「００１０」であれば、
フレームＦn からフレームＦn+2 へ２フレームずらすと
いう指示である。
【００３１】ＣＮＴＬデータドロッパ２３は、上記制御
チャネルを使用して送られてくる上記各情報をドロップ
する回路であり、このドロップされた各情報はリードア
ドレスＣＮＴＬ２４に入力される。このリードアドレス
ＣＮＴＬ２４では、フレームをどれだけ移動させるかを
指示するフレーム補正指示情報Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ 3
を図８(a) で示したデータと同期したデータに変換す
る。
チャネルを使用して送られてくる上記各情報をドロップ
する回路であり、このドロップされた各情報はリードア
ドレスＣＮＴＬ２４に入力される。このリードアドレス
ＣＮＴＬ２４では、フレームをどれだけ移動させるかを
指示するフレーム補正指示情報Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ 3
を図８(a) で示したデータと同期したデータに変換す
る。
【００３２】すなわち、図６に示すごとく、あるフレー
ムの０〜127 チャネルのデータに同期するように、フレ
ーム補正指示情報Ｄ0 〜Ｄ3 を変換する。これにより、
フレーム補正指示情報Ｄ0 〜Ｄ3 は、０〜 127チャネル
のそれぞれのデータに対応したものとなり、例えば０チ
ャネル目のデータのＤ0 〜Ｄ3 が「００００」であれ
ば、その０チャネル目のデータはフレーム補正なしとな
り、また、１チャネル目のデータのＤ0 〜Ｄ3 が「００
０１」であれば、その１チャネル目のデータはＦ n から
Ｆn+1 のフレームへフレーム補正する必要があるとして
扱われる。
ムの０〜127 チャネルのデータに同期するように、フレ
ーム補正指示情報Ｄ0 〜Ｄ3 を変換する。これにより、
フレーム補正指示情報Ｄ0 〜Ｄ3 は、０〜 127チャネル
のそれぞれのデータに対応したものとなり、例えば０チ
ャネル目のデータのＤ0 〜Ｄ3 が「００００」であれ
ば、その０チャネル目のデータはフレーム補正なしとな
り、また、１チャネル目のデータのＤ0 〜Ｄ3 が「００
０１」であれば、その１チャネル目のデータはＦ n から
Ｆn+1 のフレームへフレーム補正する必要があるとして
扱われる。
【００３３】このようにして、一旦、データを図２に示
すようにメモリ２５に書き込み、ソフトウェア側から予
め計算によって得られる各データのずれ、つまり、どの
データが何フレーム遅れるかという情報を得て、フレー
ム移動指示情報Ｄ0 〜Ｄ3 の４ビットの情報により、対
応するデータをそのまま出力させるかあるいは指定のフ
レーム数だけ遅らせてメモリ２５から読み出すかして出
力する。例えばフレーム０の０チャネル目のデータに対
するフレーム移動指示情報Ｄ0 〜Ｄ3 が「００００」で
あれば、そのデータはそのまま遅れなしで出力させ、Ｄ
0 〜Ｄ3 が「０００１」であれば、そのデータはＦn の
フレームからＦn+1 のフレームへと１フレーム遅らせて
出力するというような制御を行うものである。この場
合、スイッチング動作時に、最大の遅れとなるデータと
同じフレームとなるように他のデータを遅らせることに
より、データの順序性を保証する。例えばデータＡ，
Ｂ，Ｃの３チャネルのデータがあって、このうちデータ
Ｃが２フレーム遅れるとすれば、ソフトウェアからこの
遅れに対し、他のデータＡ，Ｂを２フレーム分遅らせる
べく指示を出す。この場合、データＡ，Ｂに対してはフ
レーム移動指示情報Ｄ0 〜Ｄ3 は「００１０」となり、
データＡ，Ｂは２フレーム分遅れた状態で出力され、こ
れによりデータＣと同一フレームとなり、その順序性が
保証されるものである。
すようにメモリ２５に書き込み、ソフトウェア側から予
め計算によって得られる各データのずれ、つまり、どの
データが何フレーム遅れるかという情報を得て、フレー
ム移動指示情報Ｄ0 〜Ｄ3 の４ビットの情報により、対
応するデータをそのまま出力させるかあるいは指定のフ
レーム数だけ遅らせてメモリ２５から読み出すかして出
力する。例えばフレーム０の０チャネル目のデータに対
するフレーム移動指示情報Ｄ0 〜Ｄ3 が「００００」で
あれば、そのデータはそのまま遅れなしで出力させ、Ｄ
0 〜Ｄ3 が「０００１」であれば、そのデータはＦn の
フレームからＦn+1 のフレームへと１フレーム遅らせて
出力するというような制御を行うものである。この場
合、スイッチング動作時に、最大の遅れとなるデータと
同じフレームとなるように他のデータを遅らせることに
より、データの順序性を保証する。例えばデータＡ，
Ｂ，Ｃの３チャネルのデータがあって、このうちデータ
Ｃが２フレーム遅れるとすれば、ソフトウェアからこの
遅れに対し、他のデータＡ，Ｂを２フレーム分遅らせる
べく指示を出す。この場合、データＡ，Ｂに対してはフ
レーム移動指示情報Ｄ0 〜Ｄ3 は「００１０」となり、
データＡ，Ｂは２フレーム分遅れた状態で出力され、こ
れによりデータＣと同一フレームとなり、その順序性が
保証されるものである。
【００３４】
【発明の効果】本発明によれば、ＰＣＭ伝送路を用いて
ワイドバンドのデータ伝送を行う場合、スイッチ部にお
いて発生するフレームずれを補正するために、伝送情報
を一旦メモリに格納しておき、ソフトウェアで予め求め
た、各チャネル対応の各データに関するフレームずれ情
報をもとに最もフレームずれの大きいデータと同じフレ
ームにすべく他のデータを遅延させる制御を行い、デー
タの順序性を保証することにより、呼量が高いときにお
いても呼損率を低減させることができ実用上きわめて有
効なＰＣＭ伝送路におけるデータのフレーム同期方式を
実現できる。
ワイドバンドのデータ伝送を行う場合、スイッチ部にお
いて発生するフレームずれを補正するために、伝送情報
を一旦メモリに格納しておき、ソフトウェアで予め求め
た、各チャネル対応の各データに関するフレームずれ情
報をもとに最もフレームずれの大きいデータと同じフレ
ームにすべく他のデータを遅延させる制御を行い、デー
タの順序性を保証することにより、呼量が高いときにお
いても呼損率を低減させることができ実用上きわめて有
効なＰＣＭ伝送路におけるデータのフレーム同期方式を
実現できる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の構成図である。
【図３】同実施例における入力データおよびクロックを
示す図である。
示す図である。
【図４】同実施例におけるメモリの格納状態およびその
入力と出力との関係を示す図である。
入力と出力との関係を示す図である。
【図５】同実施例において、制御チャネルの各ビットへ
の書き込み例を示す図である。
の書き込み例を示す図である。
【図６】同実施例において、１フレーム分の入力データ
とフレーム補正指示情報との関係を示す図である。
とフレーム補正指示情報との関係を示す図である。
【図７】従来方式を説明するためのシステム構成図であ
る。
る。
【図８】入力データフォーマットを示す図である。
【図９】データ位置とフレームずれとの関係を示す図で
ある。
ある。
１１1 ，１１2 ，・・・ＰＣＭ伝送路終端装置 １２ スイッチ部 １３1 ，１３2 ，・・・メモリ １４ テーブル制御部
Claims (2)
- 【請求項１】 ＰＣＭ伝送路を使用して複数チャネルで
構成される伝送情報を伝送し、この伝送情報をＰＣＭ伝
送路終端装置（１１1 ，１１2 ）で受けてスイッチ部
（１２）でスイッチングする場合に生ずる同一フレーム
内の各チャネルに対応する各データのフレーム遅延を補
正する方式において、 上記ＰＣＭ伝送路終端装置（１１1 ，１１2 ）にメモリ
（１３1 ，１３2 ）を設け、このメモリに各データを一
時的に格納し、予め求めた各データのフレーム遅延情報
をもとに、最もフレーム遅延の大きいデータと同じフレ
ームとすべく他のデータを遅延させることを特徴とする
ＰＣＭ伝送路におけるデータのフレーム遅延補正方式。 - 【請求項２】 上記データを所定のフレームに遅延させ
る手段として、複数チャネルの伝送情報を各フレーム毎
に各チャネル対応で並列変換したのち、上記メモリ（１
３1 ，１３2 ）の所定アドレスに格納し、各アドレス毎
にフレーム補正が必要か否かのフレーム補正指示情報を
与え、フレーム補正が必要なデータのみを、上記フレー
ム遅延情報をもとに所定フレームに遅延させるようにし
たことを特徴とする請求項１記載のＰＣＭ伝送路におけ
るデータのフレーム遅延補正方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206041A JPH0548560A (ja) | 1991-08-16 | 1991-08-16 | Ｐｃｍ伝送路におけるデータのフレーム遅延補正方式 |
| DE69227495T DE69227495T2 (de) | 1991-08-16 | 1992-08-14 | Laufzeitausgleichssystem in einem PCM-Mehrkanal-Vermittlungssystem |
| EP92113885A EP0532914B1 (en) | 1991-08-16 | 1992-08-14 | Delay correcting system in a multi-channel PCM switching system |
| CA002076144A CA2076144C (en) | 1991-08-16 | 1992-08-14 | Delay-in-frames correcting system in a pcm transmission line |
| US08/565,035 US5654967A (en) | 1991-08-16 | 1995-11-30 | Delay-in-frames correcting system in a PCM transmission line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206041A JPH0548560A (ja) | 1991-08-16 | 1991-08-16 | Ｐｃｍ伝送路におけるデータのフレーム遅延補正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548560A true JPH0548560A (ja) | 1993-02-26 |
Family
ID=16516916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206041A Pending JPH0548560A (ja) | 1991-08-16 | 1991-08-16 | Ｐｃｍ伝送路におけるデータのフレーム遅延補正方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5654967A (ja) |
| EP (1) | EP0532914B1 (ja) |
| JP (1) | JPH0548560A (ja) |
| CA (1) | CA2076144C (ja) |
| DE (1) | DE69227495T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5226042A (en) * | 1992-02-07 | 1993-07-06 | At&T Bell Laboratories | Method for establishing wideband communications through a time division switching system |
| US6259703B1 (en) | 1993-10-22 | 2001-07-10 | Mitel Corporation | Time slot assigner for communication system |
| FR2737637B1 (fr) * | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | Matrice de commutation entre deux groupes de multiplex |
| SE508850C2 (sv) * | 1997-03-10 | 1998-11-09 | Ericsson Telefon Ab L M | Tidsväljarsteg för smal- och bredbandiga signaler med säkerställande av ram och sekvensintegritet |
| KR100204918B1 (ko) * | 1997-05-23 | 1999-06-15 | 윤종용 | 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치 및 이의 제어방법 |
| JP3110349B2 (ja) * | 1997-07-02 | 2000-11-20 | 日本電気株式会社 | フレームアライナ回路 |
| JP2953438B2 (ja) * | 1997-07-08 | 1999-09-27 | 日本電気株式会社 | ハイウェイスイッチ制御方式および方法 |
| US6347387B1 (en) | 1998-10-09 | 2002-02-12 | Agere Systems Guardian Corp. | Test circuits for testing inter-device FPGA links including a shift register configured from FPGA elements to form a shift block through said inter-device FPGA links |
| EP2044509A2 (en) | 2006-07-21 | 2009-04-08 | Schweitzer Engineering Laboratories, Inc. | A method of configuring intelligent electronic devices to facilitate standardized communication messages among a plurality of ieds within a network |
| US10261567B2 (en) | 2013-05-21 | 2019-04-16 | Schweitzer Engineering Laboratories, Inc. | Automatically configurable intelligent electronic device |
| US10615475B2 (en) * | 2017-01-31 | 2020-04-07 | The Regents Of The University Of California | Two-port, three-port and four-port non-reciprocal devices with sequentially switched delay lines (SSDL) |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2301136A1 (fr) * | 1975-02-13 | 1976-09-10 | Labo Cent Telecommunicat | Dispositif d'association d'intervalles |
| AU516811B2 (en) * | 1977-06-20 | 1981-06-25 | L M Ericsson Pty. Ltd. | Bit switching of word formatted data |
| US4206322A (en) * | 1978-09-25 | 1980-06-03 | Bell Telephone Laboratories, Incorporated | Time-division switching system for multirate data |
| DE3104002C2 (de) * | 1981-02-05 | 1984-01-26 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung für Fernmeldevermittlungsanlagen, insbesondere PCM-Fernsprechvermittlungsanlagen, mit einer Zeitmultiplexkoppelanordnung mit Zeitlagenvielfachen |
| NL8104358A (nl) * | 1981-09-22 | 1983-04-18 | Nederlanden Staat | Werkwijze en inrichting voor het besturen van een schakelnetwerk. |
| IT1159090B (it) * | 1982-09-01 | 1987-02-25 | Italtel Spa | Rete di commutazione pcm ridondata a ripartizione di traffico |
| JPH0657075B2 (ja) * | 1984-05-29 | 1994-07-27 | 富士通株式会社 | ディジタル通話路装置 |
| US4704716A (en) * | 1985-12-31 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method and apparatus for establishing a wideband communication facility through a communication network having narrow bandwidth channels |
| US4701907C1 (en) * | 1986-02-03 | 2002-08-27 | Collins Mary | Dynamically reconfigurable time-space-time digital switch and network |
| FR2634082B1 (fr) * | 1988-07-05 | 1993-11-26 | Etat Francais Cnet | Procede et equipements d'extremite pour etablir une liaison de telecommunications de debit eleve par association de plusieurs canaux independants |
| ES2111520T3 (es) * | 1988-10-06 | 1998-03-16 | Plessey Telecomm | Disposicion de conmutacion asincrona por division de tiempo y metodo de funcionamiento de la misma. |
| JPH02192337A (ja) * | 1989-01-20 | 1990-07-30 | Fujitsu Ltd | 位相調整回路 |
| US5140584A (en) * | 1989-03-01 | 1992-08-18 | Kabushiki Kaisha Toshiba | Packet communication system and method of controlling same |
| FR2655223B1 (fr) * | 1989-11-27 | 1992-02-07 | Cit Alcatel | Procede de gestion des flux dans un reseau numerique de telecommunication a integration de services, a large bande, et reseau pour le mise en óoeuvre de ce procede. |
| US5130986A (en) * | 1990-04-27 | 1992-07-14 | At&T Bell Laboratories | High speed transport protocol with two windows |
-
1991
- 1991-08-16 JP JP3206041A patent/JPH0548560A/ja active Pending
-
1992
- 1992-08-14 DE DE69227495T patent/DE69227495T2/de not_active Expired - Fee Related
- 1992-08-14 EP EP92113885A patent/EP0532914B1/en not_active Expired - Lifetime
- 1992-08-14 CA CA002076144A patent/CA2076144C/en not_active Expired - Fee Related
-
1995
- 1995-11-30 US US08/565,035 patent/US5654967A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69227495D1 (de) | 1998-12-10 |
| DE69227495T2 (de) | 1999-05-06 |
| EP0532914A2 (en) | 1993-03-24 |
| CA2076144A1 (en) | 1993-02-17 |
| EP0532914B1 (en) | 1998-11-04 |
| US5654967A (en) | 1997-08-05 |
| CA2076144C (en) | 1998-09-29 |
| EP0532914A3 (ja) | 1994-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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