JPH0657075B2 - ディジタル通話路装置 - Google Patents
ディジタル通話路装置Info
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- JPH0657075B2 JPH0657075B2 JP59107516A JP10751684A JPH0657075B2 JP H0657075 B2 JPH0657075 B2 JP H0657075B2 JP 59107516 A JP59107516 A JP 59107516A JP 10751684 A JP10751684 A JP 10751684A JP H0657075 B2 JPH0657075 B2 JP H0657075B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/296—Time-programme switches providing a choice of time-intervals for executing more than one switching action and automatically terminating their operation after the programme is completed
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は、ディジタル交換機において、異なるＰＣＭ符
号変換則の相互変換を経済的に行うディジタル通話路装
置に関するものである。
号変換則の相互変換を経済的に行うディジタル通話路装
置に関するものである。
従来技術の問題点 ディジタル交換機は、音声信号をディジタル化して時分
割交換を行うものであり、データも含めて交換処理する
ことも可能である。又音声信号をディジタル化する為の
変換則としては、ＣＣＩＴＴ勧告のＧ７１１によるＡロ
ー（Ａ−ｌａｗ）とμロー（μ−ｌａｗ）とが知られて
いる。それぞれの変換則によりＰＣＭ符号化された信号
間では相互の互換性がないので、Ａロー変換則の地域と
μロー変換則の地域とが接して交換網を形成している場
合に、それらの地域間で変換則間の変換を行う必要が生
じることになる。
割交換を行うものであり、データも含めて交換処理する
ことも可能である。又音声信号をディジタル化する為の
変換則としては、ＣＣＩＴＴ勧告のＧ７１１によるＡロ
ー（Ａ−ｌａｗ）とμロー（μ−ｌａｗ）とが知られて
いる。それぞれの変換則によりＰＣＭ符号化された信号
間では相互の互換性がないので、Ａロー変換則の地域と
μロー変換則の地域とが接して交換網を形成している場
合に、それらの地域間で変換則間の変換を行う必要が生
じることになる。
このような変換則間の交換を行う為に、例えば、第６図
に示すように、専用の変換装置１を任意の位置に設ける
ことが考えられる。通常Ａローは、２Ｍｂ／ｓであるか
ら４回線を収容して、合計１２０チャネルとし、μロー
は、1.5Ｍｂ／ｓであるから５回線を収容して、合計１
２０チャネルとし、Ａローとμローとの相互変換を行う
ものであって、回線数に従って変換装置１の設置台数が
決まることになる。従って、回線数によっては不経済な
構成となる場合があり、又チャネル毎に変換を無効化す
ることができないので、ビット透過性を必要とするデー
タ、即ちＡローやμローに従った変換を行う必要のない
データを、Ａロー地域とμロー地域との間で転送するこ
とが不可能である欠点があった。
に示すように、専用の変換装置１を任意の位置に設ける
ことが考えられる。通常Ａローは、２Ｍｂ／ｓであるか
ら４回線を収容して、合計１２０チャネルとし、μロー
は、1.5Ｍｂ／ｓであるから５回線を収容して、合計１
２０チャネルとし、Ａローとμローとの相互変換を行う
ものであって、回線数に従って変換装置１の設置台数が
決まることになる。従って、回線数によっては不経済な
構成となる場合があり、又チャネル毎に変換を無効化す
ることができないので、ビット透過性を必要とするデー
タ、即ちＡローやμローに従った変換を行う必要のない
データを、Ａロー地域とμロー地域との間で転送するこ
とが不可能である欠点があった。
又第７図は、μローの通話路スイッチを有するディジタ
ル交換機４に於いて、Ａローのディジタルターミナル
（ＤＴ）２とディジタル交換機４との間に変換装置（Ａ
／μ）３を設けて、Ａローとμローとの相互変化を行
い、μローにより変換処理を行う構成を示し、又第８図
は、Ａローの通話路スイッチを有するディジタル交換機
７に於いて、μローのディジタルターミナル（ＤＴ）５
とディジタル交換機７との間に変換装置（μ／Ａ）６を
設けて、Ａローとμローとの相互変換を行う構成を示す
ものである。
ル交換機４に於いて、Ａローのディジタルターミナル
（ＤＴ）２とディジタル交換機４との間に変換装置（Ａ
／μ）３を設けて、Ａローとμローとの相互変化を行
い、μローにより変換処理を行う構成を示し、又第８図
は、Ａローの通話路スイッチを有するディジタル交換機
７に於いて、μローのディジタルターミナル（ＤＴ）５
とディジタル交換機７との間に変換装置（μ／Ａ）６を
設けて、Ａローとμローとの相互変換を行う構成を示す
ものである。
この第７図及び第８図に示す構成は、ディジタル交換機
内に変換則間の変換を行う機能を設けることにより、第
６図に示す専用の変換装置を回線間に設ける場合に比較
して経済的となるが、回線単位或いは回線グループ単位
に変換装置３，６を設ける必要がある。又Ａローとμロ
ーとの変換を、回線単位でストラップ等により指定して
おくことが可能であるが、指定，非指定をダイナミック
に制御することはできなかった。従って、融通性に欠け
ると共に、音声信号とデータとを混在させた回線を収容
して時分割交換を行わせることはできなかった。
内に変換則間の変換を行う機能を設けることにより、第
６図に示す専用の変換装置を回線間に設ける場合に比較
して経済的となるが、回線単位或いは回線グループ単位
に変換装置３，６を設ける必要がある。又Ａローとμロ
ーとの変換を、回線単位でストラップ等により指定して
おくことが可能であるが、指定，非指定をダイナミック
に制御することはできなかった。従って、融通性に欠け
ると共に、音声信号とデータとを混在させた回線を収容
して時分割交換を行わせることはできなかった。
発明の目的 本発明は、経済的構成で且つ融通性に富む制御により、
音声信号は勿論のこと、データについても時分割交換可
能な変換則間の変換制御を可能とすることを目的とする
ものである。
音声信号は勿論のこと、データについても時分割交換可
能な変換則間の変換制御を可能とすることを目的とする
ものである。
発明の構成 本発明のディジタル通話路装置は、アナログ信号のディ
ジタル符号化に於けるＡローとμローとの異なる変換則
間の変換データ及び減衰データを記憶したディジタルパ
ッドと、該ディジタルパッドによる変換則間の変換及び
減衰量を出ハイウェイ上のタイムスロット毎に選択指示
する制御メモリ等の制御手段とを設けたもので、タイム
スロット単位で変換則間の変換の有無、減衰量の大小等
に従って制御するものである。以下実施例について詳細
に説明する。
ジタル符号化に於けるＡローとμローとの異なる変換則
間の変換データ及び減衰データを記憶したディジタルパ
ッドと、該ディジタルパッドによる変換則間の変換及び
減衰量を出ハイウェイ上のタイムスロット毎に選択指示
する制御メモリ等の制御手段とを設けたもので、タイム
スロット単位で変換則間の変換の有無、減衰量の大小等
に従って制御するものである。以下実施例について詳細
に説明する。
発明の実施例 第１図は，本発明の実施例の要部ブロック図であり、Ａ
ローとμローとの両方のＰＣＭ信号について交換処理で
きるディジタル交換機１０を用い、このディジタル交換
機１０内に、Ａローとμローとの変換則間の変換をタイ
ムスロット対応に制御できるディジタルパッド１１と制
御メモリ１２とを設けたものである。ディジタルパッド
１１はリードオンリメモリ（ＲＯＭ）等により構成さ
れ、変換則間を変換する為の変換データが記憶されてい
る。又制御メモリ１２にはタイムスロット対応に制御デ
ータが書込まれ、読出された制御データによって、Ａロ
ーとμローとの変換則間の変換，無変換を制御するディ
ジタルパッド１１の変換データの記憶領域が指定され
て、変換則間の変換，無変換が、時分割交換を行うタイ
ムスロット単位で制御されるものである。なお、１３は
Ａロー（Ａ−ｌａｗ）のディジタルターミナル、１４は
μロー（μ−ｌａｗ）のディジタルターミナルである。
ローとμローとの両方のＰＣＭ信号について交換処理で
きるディジタル交換機１０を用い、このディジタル交換
機１０内に、Ａローとμローとの変換則間の変換をタイ
ムスロット対応に制御できるディジタルパッド１１と制
御メモリ１２とを設けたものである。ディジタルパッド
１１はリードオンリメモリ（ＲＯＭ）等により構成さ
れ、変換則間を変換する為の変換データが記憶されてい
る。又制御メモリ１２にはタイムスロット対応に制御デ
ータが書込まれ、読出された制御データによって、Ａロ
ーとμローとの変換則間の変換，無変換を制御するディ
ジタルパッド１１の変換データの記憶領域が指定され
て、変換則間の変換，無変換が、時分割交換を行うタイ
ムスロット単位で制御されるものである。なお、１３は
Ａロー（Ａ−ｌａｗ）のディジタルターミナル、１４は
μロー（μ−ｌａｗ）のディジタルターミナルである。
第２図は、Ｔ−Ｓ−Ｔ構成のディジタル交換機に適用し
た本発明の実施例の要部ブロック図であり、２０はマル
チプレクサ、２１は一次時間スイッチ（Ｔ）、２２は空
間スイッチ（Ｓ）、２３は二次時間スイッチ（Ｔ）、２
４はリードオンリメモリ（ＲＯＭ）等からなるディジタ
ルパッド（ＤＰ）、２５はデマルチプレクサ、２６〜２
９は制御メモリ（ＣＭ）である。制御メモリ２６〜２８
に図示を省略した中央制御装置から制御情報が書込ま
れ、その制御情報に従って、一次時間スイッチ２１、空
間スイッチ２２及び二次時間スイッチ２３が既に良く知
られているように制御されて、時分割交換処理が行われ
る。
た本発明の実施例の要部ブロック図であり、２０はマル
チプレクサ、２１は一次時間スイッチ（Ｔ）、２２は空
間スイッチ（Ｓ）、２３は二次時間スイッチ（Ｔ）、２
４はリードオンリメモリ（ＲＯＭ）等からなるディジタ
ルパッド（ＤＰ）、２５はデマルチプレクサ、２６〜２
９は制御メモリ（ＣＭ）である。制御メモリ２６〜２８
に図示を省略した中央制御装置から制御情報が書込ま
れ、その制御情報に従って、一次時間スイッチ２１、空
間スイッチ２２及び二次時間スイッチ２３が既に良く知
られているように制御されて、時分割交換処理が行われ
る。
又制御メモリ２９には、タイムスロット対応に、Ａ→
μ、μ→Ａ、Ａ→Ａ、μ→μ等の変換及び減衰量を制御
する制御データが書込まれ、この制御メモリ２９からタ
イムスロット対応に読出された制御データと、二次時間
スイッチ２３の出ハイウェイ上のタイムスロット対応の
ＰＣＭ信号とをアドレスとして、ディジタルパッド２４
がアクセスされる。制御データにより指定されたディジ
タルパッド２４の領域の変換データが、出ハイウェイ上
のタイムスロットのＰＣＭ信号に従って読出されるの
で、変換則間の変換又は無変換の制御がタイムスロット
単位で行われることになる。
μ、μ→Ａ、Ａ→Ａ、μ→μ等の変換及び減衰量を制御
する制御データが書込まれ、この制御メモリ２９からタ
イムスロット対応に読出された制御データと、二次時間
スイッチ２３の出ハイウェイ上のタイムスロット対応の
ＰＣＭ信号とをアドレスとして、ディジタルパッド２４
がアクセスされる。制御データにより指定されたディジ
タルパッド２４の領域の変換データが、出ハイウェイ上
のタイムスロットのＰＣＭ信号に従って読出されるの
で、変換則間の変換又は無変換の制御がタイムスロット
単位で行われることになる。
第３図は、本発明の実施例のディジタルパッドと制御メ
モリとの要部ブロック図であり、２４はディジタルパッ
ド、２９は制御メモリ、３０はパリテイチエック回路、
３１はアドレスカウンタ、３２はセレクタ、ＷＡは書込
アドレス、ＷＤは書込データ、ＰＥはパリテイエラー信
号である。ディジタルパッド２４は、例えば、８ビット
×４Ｋの記憶容量のリードオンリメモリ（ＲＯＭ）によ
り構成され、二次時間スイッチ２３の出ハイウェイ上の
タイムスロット毎のＰＭＣ信号の８ビットＢ１〜Ｂ８の
うちの７ビットＢ２〜Ｂ８を一部のアドレスＡ０〜Ａ６
とし、制御メモリ２９から読出した５ビットの制御デー
タを残部のアドレスＡ７〜Ａ１１として、１２ビットの
アドレス信号によりディジタルパッド２４をアクセスす
る。そして、ディジタルパッド２４の８ビットの読出デ
ータのうちの７ビットの読出データＤ０〜Ｄ６と、出ハ
イウェイ上のタイムスロットのＰＣＭ信号の１ビットＢ
１とにより、デマルチプレクサ２５に加える８ビットＢ
１〜Ｂ８のＰＣＭ信号とするものである。
モリとの要部ブロック図であり、２４はディジタルパッ
ド、２９は制御メモリ、３０はパリテイチエック回路、
３１はアドレスカウンタ、３２はセレクタ、ＷＡは書込
アドレス、ＷＤは書込データ、ＰＥはパリテイエラー信
号である。ディジタルパッド２４は、例えば、８ビット
×４Ｋの記憶容量のリードオンリメモリ（ＲＯＭ）によ
り構成され、二次時間スイッチ２３の出ハイウェイ上の
タイムスロット毎のＰＭＣ信号の８ビットＢ１〜Ｂ８の
うちの７ビットＢ２〜Ｂ８を一部のアドレスＡ０〜Ａ６
とし、制御メモリ２９から読出した５ビットの制御デー
タを残部のアドレスＡ７〜Ａ１１として、１２ビットの
アドレス信号によりディジタルパッド２４をアクセスす
る。そして、ディジタルパッド２４の８ビットの読出デ
ータのうちの７ビットの読出データＤ０〜Ｄ６と、出ハ
イウェイ上のタイムスロットのＰＣＭ信号の１ビットＢ
１とにより、デマルチプレクサ２５に加える８ビットＢ
１〜Ｂ８のＰＣＭ信号とするものである。
制御メモリ２９にタイムスロット対応に書込む制御デー
タを、減衰量を指示する３ビット構成のパッド制御ビッ
トＣ0，Ｃ1，Ｃ2と、変換則間の変換，無変換を指示す
る２ビット構成のパッドモードビットＭ0，Ｍ1と、１ビ
ットのパリティビットＰとの６ビット構成とした場合
に、ディジタル通話路内の多重度を１０２４とすると、
６×１ｋ（ビット）の記憶容量の例えばダイナミックメ
モリにより、制御メモリ２９を構成することができる。
第１表は、パッド制御ビットＣ0，Ｃ1，Ｃ2と減衰量
（ｄＢ）との関係の一例を示し、第２表は、パッドモー
ドビットＭ0，Ｍ1と変換則間の変換との関係の一例を示
すものである。
タを、減衰量を指示する３ビット構成のパッド制御ビッ
トＣ0，Ｃ1，Ｃ2と、変換則間の変換，無変換を指示す
る２ビット構成のパッドモードビットＭ0，Ｍ1と、１ビ
ットのパリティビットＰとの６ビット構成とした場合
に、ディジタル通話路内の多重度を１０２４とすると、
６×１ｋ（ビット）の記憶容量の例えばダイナミックメ
モリにより、制御メモリ２９を構成することができる。
第１表は、パッド制御ビットＣ0，Ｃ1，Ｃ2と減衰量
（ｄＢ）との関係の一例を示し、第２表は、パッドモー
ドビットＭ0，Ｍ1と変換則間の変換との関係の一例を示
すものである。
従って、Ａローからμローへ変換し、且つ減衰量を０と
するタイムスロットに対しては、制御メモリ２９に、
Ｐ，Ｍ1，Ｍ0，Ｃ2，Ｃ1，Ｃ0として書込む制御データ
を、“００１０００”とし、又Ａローを無変換とし且つ
減衰量を３ｄＢとするタイムスロットに対しては、制御
メモリ２９に書込む制御データを“１０００１１”とす
るものである。なおパリテイビットＰは奇数パリテイの
場合についてのものである。
するタイムスロットに対しては、制御メモリ２９に、
Ｐ，Ｍ1，Ｍ0，Ｃ2，Ｃ1，Ｃ0として書込む制御データ
を、“００１０００”とし、又Ａローを無変換とし且つ
減衰量を３ｄＢとするタイムスロットに対しては、制御
メモリ２９に書込む制御データを“１０００１１”とす
るものである。なおパリテイビットＰは奇数パリテイの
場合についてのものである。
アドレスカウンタ３１はクロック信号をカウントして読
出アドレスを発生するものであり、セレクタ３２を介し
て制御メモリ２９に加えられ、タイムスロット対応の制
御データＰ，Ｍ1，Ｍ0，Ｃ2，Ｃ1，Ｃ0が読出される。
この制御データが前述のように、ディジタルパッド２４
の読出アドレスＡ７〜Ａ１１となり、又二次時間スイッ
チ２３からの８ビットＢ１〜Ｂ８のうちの７ビットＢ２
〜Ｂ８のデータがディジタルパッド２４の読出アドレス
Ａ０〜Ａ６となり、制御データにより指定された領域内
のデータにより指定された領域から変換，無変換及び減
衰された７ビットＤ０〜Ｄ６のデータが読出される。
出アドレスを発生するものであり、セレクタ３２を介し
て制御メモリ２９に加えられ、タイムスロット対応の制
御データＰ，Ｍ1，Ｍ0，Ｃ2，Ｃ1，Ｃ0が読出される。
この制御データが前述のように、ディジタルパッド２４
の読出アドレスＡ７〜Ａ１１となり、又二次時間スイッ
チ２３からの８ビットＢ１〜Ｂ８のうちの７ビットＢ２
〜Ｂ８のデータがディジタルパッド２４の読出アドレス
Ａ０〜Ａ６となり、制御データにより指定された領域内
のデータにより指定された領域から変換，無変換及び減
衰された７ビットＤ０〜Ｄ６のデータが読出される。
又制御メモリ２９から読出された制御データはパリテイ
チエック回路３０に加えられ、制御データのパリテイチ
エックが行われ、パリテイエラーが検出されると、パリ
テイエラー信号ＰＥが中央制御装置（図示せず）等に送
出されて、そのタイムスロットの使用を中止する等の処
置がとられることになる。
チエック回路３０に加えられ、制御データのパリテイチ
エックが行われ、パリテイエラーが検出されると、パリ
テイエラー信号ＰＥが中央制御装置（図示せず）等に送
出されて、そのタイムスロットの使用を中止する等の処
置がとられることになる。
又中央制御装置（図示せず）からの書込アドレスＷＡが
セレクタ３２を介して制御メモリ２９に加えられると共
に書込制御データＷＤが制御メモリ２９に加えられて、
タイムスロット対応の制御データの書込みが行われる。
それにより、タイムスロット対応に、変換則間の変換，
無変換及び減衰量をダイナミックに制御することができ
ることになる。
セレクタ３２を介して制御メモリ２９に加えられると共
に書込制御データＷＤが制御メモリ２９に加えられて、
タイムスロット対応の制御データの書込みが行われる。
それにより、タイムスロット対応に、変換則間の変換，
無変換及び減衰量をダイナミックに制御することができ
ることになる。
第４図は、前述の変換則間の変換及び減衰の説明図であ
り、パッドモードビットＭ1，Ｍ0により第２表に示すＡ
→Ａ，Ａ→μ，μ→μ，μ→Ａの変換則間の変換，無変
換の領域が指定され、又パッド制御ビットＣ2，Ｃ1，Ｃ
0により第１表に示す減衰量ａ０〜ａ７の領域が指定さ
れる。なおａ０は減衰量０ｄＢ、ａ７は減衰量∞の場合
を示す。又ＴＡはＡローの端末装置、Ｔμはμローの端
末装置を示す。
り、パッドモードビットＭ1，Ｍ0により第２表に示すＡ
→Ａ，Ａ→μ，μ→μ，μ→Ａの変換則間の変換，無変
換の領域が指定され、又パッド制御ビットＣ2，Ｃ1，Ｃ
0により第１表に示す減衰量ａ０〜ａ７の領域が指定さ
れる。なおａ０は減衰量０ｄＢ、ａ７は減衰量∞の場合
を示す。又ＴＡはＡローの端末装置、Ｔμはμローの端
末装置を示す。
或るタイムスロットに対してＡ→Ａの領域がパッドモー
ドビットＭ1，Ｍ0（“００”）により指定され、パッド
制御ビットＣ2，Ｃ1，Ｃ0（“０００”）にり減衰量０
ｄＢが指定されたとすると、読出アドレスとして入力さ
れたＰＣＭ信号は、同じＰＣＭ信号として読出されるこ
とになり、変換則間の変換を行わないものとなるから、
Ａローの端末装置ＴＡ間では、音声信号ＶとデータＤと
の両方について送受信することができる。又Ａローの端
末装置とμローの端末装置Ｔμとの間では、変換則間の
変換を行わないので、データＤのみの送受信ができるこ
とになる。Ｖ／Ｄは音声信号とデータＤとの送受信がで
きることを示し、Ｖ又はＤは音声信号のみ又はデータの
みの送受信ができることを示す。例えば、μ→Ａの領域
がパッドモードビットＭ1，Ｍ0（“１１”）により指定
された場合のタイムスロットでは、読出アドレスとして
入力されたＰＣＭ信号は、ＡローのＰＣＭ信号に変換さ
れて読出される。従って、μローの端末装置とＡローの
端末装置ＴＡとの間で、音声信号Ｖについての送受信が
可能となる。なお、データＤについては、μローとＡロ
ーとの変換則間の変換が行われることから、データ内容
が変化することになる。
ドビットＭ1，Ｍ0（“００”）により指定され、パッド
制御ビットＣ2，Ｃ1，Ｃ0（“０００”）にり減衰量０
ｄＢが指定されたとすると、読出アドレスとして入力さ
れたＰＣＭ信号は、同じＰＣＭ信号として読出されるこ
とになり、変換則間の変換を行わないものとなるから、
Ａローの端末装置ＴＡ間では、音声信号ＶとデータＤと
の両方について送受信することができる。又Ａローの端
末装置とμローの端末装置Ｔμとの間では、変換則間の
変換を行わないので、データＤのみの送受信ができるこ
とになる。Ｖ／Ｄは音声信号とデータＤとの送受信がで
きることを示し、Ｖ又はＤは音声信号のみ又はデータの
みの送受信ができることを示す。例えば、μ→Ａの領域
がパッドモードビットＭ1，Ｍ0（“１１”）により指定
された場合のタイムスロットでは、読出アドレスとして
入力されたＰＣＭ信号は、ＡローのＰＣＭ信号に変換さ
れて読出される。従って、μローの端末装置とＡローの
端末装置ＴＡとの間で、音声信号Ｖについての送受信が
可能となる。なお、データＤについては、μローとＡロ
ーとの変換則間の変換が行われることから、データ内容
が変化することになる。
前述のように、タイムスロット対応に、Ａ→Ａ，μ→μ
の無変換又はＡ→μ，μ→Ａの変換を指示する制御デー
タが制御メモリ２９に書込まれるもので、例えば、Ａロ
ー端末装置間の通話パスが設定された場合は、そのタイ
ムスロット対応の制御メモリ２９の領域のパットモード
ビットＭ0，Ｍ1は“００”として書込まれる。即ち、無
変換を指示したことになる。又μロー端末装置とＡロー
端末装置との間の通話パスが設定された場合は、そのタ
イムスロット対応の制御めもり２９の領域のパッドモー
ドビットＭ0，Ｍ1は“１１”として書込まれる。即ち、
μ→Ａの変換を指示したことになる。
の無変換又はＡ→μ，μ→Ａの変換を指示する制御デー
タが制御メモリ２９に書込まれるもので、例えば、Ａロ
ー端末装置間の通話パスが設定された場合は、そのタイ
ムスロット対応の制御メモリ２９の領域のパットモード
ビットＭ0，Ｍ1は“００”として書込まれる。即ち、無
変換を指示したことになる。又μロー端末装置とＡロー
端末装置との間の通話パスが設定された場合は、そのタ
イムスロット対応の制御めもり２９の領域のパッドモー
ドビットＭ0，Ｍ1は“１１”として書込まれる。即ち、
μ→Ａの変換を指示したことになる。
従って、変換則の異なる端末装置が収容されたディジタ
ル変換機に於いて、端末装置の変換則種別を識別するこ
とにより、変換，無変換を選択して交換接続することが
できる。
ル変換機に於いて、端末装置の変換則種別を識別するこ
とにより、変換，無変換を選択して交換接続することが
できる。
第５図は交換網の説明図であり、５１，５２はＡローと
μローとの両方について交換処理できると共に前述のよ
うに変換則間の変換を行うディジタルパッドを設けたデ
ィジタル交換機である。又５３〜５６は例えばμローの
ディジタル交換機である。このようにμローのディジタ
ル交換機５３〜５６からなる交換網に対して、他の交換
網との間に両変換則のＰＣＭ信号の交換処理ができるデ
ィジタル交換機５１，５２を配置することにより、Ａロ
ー（Ａ−ｌａｗ）とμロー（μ−ｌａｗ）のＰＣＭ回線
と交換網との接続を行うことができる。又Ａローのディ
ジタル交換機により交換網を構成した場合についても同
様である。
μローとの両方について交換処理できると共に前述のよ
うに変換則間の変換を行うディジタルパッドを設けたデ
ィジタル交換機である。又５３〜５６は例えばμローの
ディジタル交換機である。このようにμローのディジタ
ル交換機５３〜５６からなる交換網に対して、他の交換
網との間に両変換則のＰＣＭ信号の交換処理ができるデ
ィジタル交換機５１，５２を配置することにより、Ａロ
ー（Ａ−ｌａｗ）とμロー（μ−ｌａｗ）のＰＣＭ回線
と交換網との接続を行うことができる。又Ａローのディ
ジタル交換機により交換網を構成した場合についても同
様である。
発明の効果 以上説明したように、本発明は、Ａローとμローとの異
なる変換則間の変換データ及び減衰データを記憶したデ
ィジタルパッドと、このディジタルパッドによる変換則
間の変換及び減衰量を出ハイウェイ上のタイムスロット
毎に選択指示する制御メモリ等の制御手段とを設け、ハ
イウェイ上にＡロー，μローの異なる変換則のＰＣＭ信
号が混在していても、制御メモリ等による制御手段によ
って、タイムスロット対応に変換則間の変換を制御して
交換接続することが可能となる利点がある。
なる変換則間の変換データ及び減衰データを記憶したデ
ィジタルパッドと、このディジタルパッドによる変換則
間の変換及び減衰量を出ハイウェイ上のタイムスロット
毎に選択指示する制御メモリ等の制御手段とを設け、ハ
イウェイ上にＡロー，μローの異なる変換則のＰＣＭ信
号が混在していても、制御メモリ等による制御手段によ
って、タイムスロット対応に変換則間の変換を制御して
交換接続することが可能となる利点がある。
又異なる変換則のＰＣＭ信号が混在している場合に、無
変換で良いタイムスロットだけを抽出し、変換すべきタ
イムスロットのＰＣＭ信号のみを変換部に加えることが
考えられるが、この場合は制御が複雑となる。これに対
して、本発明のように、変換部に於いて変換を行うか否
かを判定して、タイムスロット対応の変換制御を行う方
が制御が容易となる利点がある。又ディジタルパッド２
４は、減衰量制御にも用いることができるものであり、
異なる交換網間を接続する場合のレベル整合が容易とな
る利点がある。
変換で良いタイムスロットだけを抽出し、変換すべきタ
イムスロットのＰＣＭ信号のみを変換部に加えることが
考えられるが、この場合は制御が複雑となる。これに対
して、本発明のように、変換部に於いて変換を行うか否
かを判定して、タイムスロット対応の変換制御を行う方
が制御が容易となる利点がある。又ディジタルパッド２
４は、減衰量制御にも用いることができるものであり、
異なる交換網間を接続する場合のレベル整合が容易とな
る利点がある。
第１図は本発明の実施例の要部ブロック図、第２図はＴ
−Ｓ−Ｔ構成のディジタル交換機に適用した本発明の構
成の要部ブロック図、第３図はディジタルパッドと制御
メモリとのブロック図、第４図はディジタルパッドによ
る変換則間の変換の説明図、第５図は交換網の説明図、
第６図は従来の専用変換装置の説明図、第７図及び第８
図は従来の変換装置を付加したディジタル交換機の説明
図である。 １０はディジタル交換機、１１はディジタルパッド、１
２は制御メモリ、１３はＡローのディジタルターミナ
ル、１４はμローのディジタルターミナル、２０はマル
チプレクサ、２１は一次時間スイッチ（Ｔ）、２２は空
間スイッチ（Ｓ）、２３は二次時間スイッチ（Ｔ）、２
４はリードオンリメモリ（ＲＯＭ）等からなるディジタ
ルパッド（ＤＰ）、２５はデマルチプレクサ、２６〜２
９は制御メモリ（ＣＭ）である。
−Ｓ−Ｔ構成のディジタル交換機に適用した本発明の構
成の要部ブロック図、第３図はディジタルパッドと制御
メモリとのブロック図、第４図はディジタルパッドによ
る変換則間の変換の説明図、第５図は交換網の説明図、
第６図は従来の専用変換装置の説明図、第７図及び第８
図は従来の変換装置を付加したディジタル交換機の説明
図である。 １０はディジタル交換機、１１はディジタルパッド、１
２は制御メモリ、１３はＡローのディジタルターミナ
ル、１４はμローのディジタルターミナル、２０はマル
チプレクサ、２１は一次時間スイッチ（Ｔ）、２２は空
間スイッチ（Ｓ）、２３は二次時間スイッチ（Ｔ）、２
４はリードオンリメモリ（ＲＯＭ）等からなるディジタ
ルパッド（ＤＰ）、２５はデマルチプレクサ、２６〜２
９は制御メモリ（ＣＭ）である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村山 雅美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 武市 博明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭50−114107（ＪＰ，Ａ)
Claims (1)
- 【請求項１】時分割交換を行うディジタル通話路装置に
於いて、アナログ信号のディジタル符号化に於けるＡロ
ーとμローとの異なる種類の交換則間の変換データ及び
減衰データを記憶したディジタルパッドと、該ディジタ
ルパッドによる変換則間の変換及び減衰量を出ハイウェ
イ上のタイムスロット毎に選択指示する制御手段とを設
けたことを特徴とするディジタル通話路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107516A JPH0657075B2 (ja) | 1984-05-29 | 1984-05-29 | ディジタル通話路装置 |
| EP85105919A EP0165462B1 (en) | 1984-05-29 | 1985-05-14 | Digital switch module |
| DE8585105919T DE3572290D1 (en) | 1984-05-29 | 1985-05-14 | Digital switch module |
| KR1019850003505A KR890005232B1 (ko) | 1984-05-29 | 1985-05-22 | 디지탈 스위칭 모듈 |
| CA000482525A CA1234643A (en) | 1984-05-29 | 1985-05-28 | Digital switch module |
| US06/738,763 US4661946A (en) | 1984-05-29 | 1985-05-29 | Digital switch module having encoding law conversion capability |
| HK97/90A HK9790A (en) | 1984-05-29 | 1990-02-08 | Digital switch module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107516A JPH0657075B2 (ja) | 1984-05-29 | 1984-05-29 | ディジタル通話路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611194A JPS611194A (ja) | 1986-01-07 |
| JPH0657075B2 true JPH0657075B2 (ja) | 1994-07-27 |
Family
ID=14461177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107516A Expired - Lifetime JPH0657075B2 (ja) | 1984-05-29 | 1984-05-29 | ディジタル通話路装置 |
Country Status (7)
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| EP (1) | EP0165462B1 (ja) |
| JP (1) | JPH0657075B2 (ja) |
| KR (1) | KR890005232B1 (ja) |
| CA (1) | CA1234643A (ja) |
| DE (1) | DE3572290D1 (ja) |
| HK (1) | HK9790A (ja) |
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| CA1240063A (en) * | 1986-02-25 | 1988-08-02 | Milan Skubnik | Digital companding circuit |
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| JP3570941B2 (ja) | 1999-11-25 | 2004-09-29 | 日本電気通信システム株式会社 | μ則−Ａ則変換装置及びＡ則−μ則変換装置 |
| US6584123B1 (en) * | 2000-01-03 | 2003-06-24 | At&T Corp. | Apparatus for utilizing spare E1 channels |
| US7472057B2 (en) * | 2003-10-17 | 2008-12-30 | Broadcom Corporation | Detector for use in voice communications systems |
Family Cites Families (8)
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| JPS557999B2 (ja) * | 1974-02-15 | 1980-02-29 | ||
| US4037226A (en) * | 1976-01-07 | 1977-07-19 | Ncr Corporation | Pulse code modulation compressor |
| US4155070A (en) * | 1977-12-01 | 1979-05-15 | Northern Telecom Limited | Code-converter with preservation of parity |
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| US4370632A (en) * | 1981-05-08 | 1983-01-25 | Motorola, Inc. | Multiple function operational amplifier circuit |
-
1984
- 1984-05-29 JP JP59107516A patent/JPH0657075B2/ja not_active Expired - Lifetime
-
1985
- 1985-05-14 DE DE8585105919T patent/DE3572290D1/de not_active Expired
- 1985-05-14 EP EP85105919A patent/EP0165462B1/en not_active Expired
- 1985-05-22 KR KR1019850003505A patent/KR890005232B1/ko not_active IP Right Cessation
- 1985-05-28 CA CA000482525A patent/CA1234643A/en not_active Expired
- 1985-05-29 US US06/738,763 patent/US4661946A/en not_active Expired - Fee Related
-
1990
- 1990-02-08 HK HK97/90A patent/HK9790A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4661946A (en) | 1987-04-28 |
| EP0165462A1 (en) | 1985-12-27 |
| KR850008071A (ko) | 1985-12-11 |
| DE3572290D1 (en) | 1989-09-14 |
| CA1234643A (en) | 1988-03-29 |
| EP0165462B1 (en) | 1989-08-09 |
| JPS611194A (ja) | 1986-01-07 |
| KR890005232B1 (ko) | 1989-12-18 |
| HK9790A (en) | 1990-02-16 |
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