JP3570941B2 - μ則−Ａ則変換装置及びＡ則−μ則変換装置 - Google Patents
μ則−Ａ則変換装置及びＡ則−μ則変換装置 Download PDFInfo
- Publication number
- JP3570941B2 JP3570941B2 JP33461599A JP33461599A JP3570941B2 JP 3570941 B2 JP3570941 B2 JP 3570941B2 JP 33461599 A JP33461599 A JP 33461599A JP 33461599 A JP33461599 A JP 33461599A JP 3570941 B2 JP3570941 B2 JP 3570941B2
- Authority
- JP
- Japan
- Prior art keywords
- law
- signal
- pcm signal
- parallel
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13031—Pulse code modulation, PCM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13034—A/D conversion, code compression/expansion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13036—Serial/parallel conversion, parallel bit transmission
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13292—Time division multiplexing, TDM
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Telephonic Communication Services (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は電話音声のＰＣＭデジタル伝送に用いられるアナログ−デジタル変換則の国際標準であるμ則とＡ則に関し、特にμ則−Ａ則変換装置及びＡ則−μ則変換装置に関する。
【０００２】
【従来の技術】
一次群ＰＣＭ電話回線にはＩＴＵ−Ｔ Ｒｅｃ．Ｇ．７１１μ則により符号化されている回線と同Ａ則により符号化されている回線とがあり、各国でいずれかの変換則が選択採用されている。そのため、変換則の異なる二国間にまたがるＰＣＭ国際電話回線を敷設する場合、両国の通信網間の接続点において、異なる変換則を用いて符号化されているＰＣＭ音声信号は相互に変換する必要がある。これらの符号化則の異なる回線間を相互接続する際にμ則−Ａ則変換器やＡ則−μ則変換器が用いられる。
【０００３】
この場合、従来は一次群回線１回線ごとに個別のμ則−Ａ則変換器やＡ則−μ則変換器を設けており、回線数を増設する場合には、これらの変換器も回線数と同じ数だけ増設することで対応していた。
【０００４】
【発明が解決しようとする課題】
従来の技術では、μ則−Ａ則変換器やＡ則−μ則変換器を増設するためにコストが嵩み、信頼性の低下を招くという欠点があった。そのため、μ則−Ａ則変換器やＡ則−μ則変換器を増設せずに回線数を増やすことが課題であった。
【０００５】
この発明は、このような従来の課題を解決するものであり、一次群ＰＣＭ電話回線が増加しても、μ則−Ａ則変換器やＡ則−μ則変換器を増設する必要のないμ則−Ａ則変換装置及びＡ則−μ則変換装置の提供を目的とする。
【０００６】
【課題を解決するための手段】
前述の課題を解決するために、請求項１の発明は、電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、
前記μ則信号受信回路が、前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換する。
【０００７】
また、請求項２の発明は、電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、前記μ則信号受信回路が、前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記Ａ則信号出力回路が、前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したシリアルＡ則ＰＣＭ信号を出力するパラレル・シリアル変換器と、前記シリアルＡ則ＰＣＭ信号に必要なフレームビットを付加するフレーム挿入器と、フレームビット付加済みのシリアルＡ則ＰＣＭ信号を所定の出力振幅レベルに変換したＡ則一次群ＰＣＭ信号を出力するラインドライバとを含んで構成され、前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換する。
【０００８】
さらに、請求項３の発明は、電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、前記μ則信号受信回路が、前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記μ則信号受信回路の数量と前記Ａ則信号出力回路の数量とが等しく、前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換する。
【０００９】
さらに、請求項４の発明は、電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力するμ則信号出力回路とを備え、前記Ａ則信号受信回路が、前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換する。
【００１０】
さらに、請求項５の発明は、電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力するμ則信号出力回路とを備え、前記Ａ則信号受信回路が、前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記μ則信号出力回路が、前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したシリアルμ則ＰＣＭ信号を出力するパラレル・シリアル変換器と、前記シリアルμ則ＰＣＭ信号に必要なフレームビットを付加するフレーム挿入器と、フレームビット付加済みのシリアルμ則ＰＣＭ信号を所定の出力振幅レベルに変換したμ則一次群ＰＣＭ信号を出力するラインドライバとを含んで構成され、前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換する。
【００１１】
さらに、請求項６の発明は、電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力するμ則信号出力回路とを備え、前記Ａ則信号受信回路が、前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記Ａ則信号受信回路の数量と前記μ則信号出力回路の数量とが等しく、前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換する。
【００１２】
さらに、請求項７の発明は、前記フレームバッファが２フレーム分のデータ容量を持つＦＩＦＯメモリである。
【００１３】
さらに、請求項８の発明は、前記フレームバッファが２フレーム分のデータ容量を持つＦＩＦＯメモリである。
【００１７】
【発明の実施の形態】
この発明によるμ則−Ａ則変換装置では、μ則−Ａ則変換器８の前段・後段にセレクタ７、９およびシリアル−パラレル変換器６ａ、６ｂとパラレル−シリアル変換器１０ａ、１０ｂを置いている。Ａ則−μ則変換装置では、Ａ則−μ則変換器４０８の前段・後段にセレクタ４０７、４０９およびシリアル−パラレル変換器４０６ａ、４０６ｂとパラレル−シリアル変換器４１０ａ、４１０ｂを置いている。また、複数の入力信号間のフレーム位相ずれを吸収するための回路として、フレームバッファ４ａ、４ｂ、４０４ａ、４０４ｂおよびフレーム位置比較器５ａ、５ｂ、４０５ａ、４０５ｂを設けている。
【００１８】
従って、従来装置では収容する回線数と同数だけのμ則−Ａ則変換器やＡ則−μ則変換器が必要とされるのに対して、この発明では、複数の回線で共用される１台のみを搭載すれば充分である。
（第１の実施の形態の構成）
この発明の第１の実施の形態（２本の一次群ＰＣＭ電話回線（２回線）を収容するμ則−Ａ則変換装置）の構成について図１を参照して詳細に説明する。
【００１９】
第１の実施の形態のμ則−Ａ則変換装置は、μ則信号受信回路１ａとμ則信号受信回路１ｂとセレクタ７とμ則−Ａ則変換器８とセレクタ９とＡ則信号出力回路１３ａとＡ則信号出力回路１３ｂとで構成される。μ則信号受信回路１ａとμ則信号受信回路１ｂとは同一の構成であり、また、Ａ則信号出力回路１３ａとＡ則信号出力回路１３ｂも同一の構成である。
【００２０】
μ則信号受信回路１ａは、ラインレシーバ２ａとフレームバッファ４ａとフレーム検出器３ａとフレーム位置比較器５ａとシリアル・パラレル変換器６ａからなる。
【００２１】
ラインレシーバ２ａは、μ則−Ａ則変換装置に入力されたμ則一次群ＰＣＭ信号２１ａをバイポーラ・ユニポーラ変換して、ユニポーラμ則一次群信号２２ａを出力する。フレームバッファ４ａはラインレシーバ２ａから出力されるユニポーラμ則一次群信号２２ａを一時的に蓄積する２フレーム分のデータ容量を持つＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ／Ｆｉｒｓｔ−Ｏｕｔ）メモリである。
【００２２】
フレーム検出器３ａは、ユニポーラμ則一次群信号２２ａのフレーム先頭部分を検出し、フレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルス２４ａを生成する。
【００２３】
フレーム位置比較器５ａは、タイミングパルス生成器３５が発生する装置内部フレームパルス３２と、フレームバッファ書き込み側アドレスリセットパルス２４ａとを比較し、その位置の時間的ずれを図示しないμ則−Ａ則変換装置内部のクロック信号を基準に計数することで測定する。なお、装置内部フレームパルス３２とフレームバッファ書き込み側アドレスリセットパルス２４ａが接近または同じタイミングで出現すると、フレームバッファ４ａにおける同一データ領域への読み出し動作と書き込み動作との衝突が発生し、正常なデータの受け渡しが不可能である。その場合には、フレーム位置比較器５ａが、フレームバッファ読み出し側アドレスリセットパルス２５ａを１フレーム分（図２の（１）のａ−ＴＳ０〜ａ−ＴＳ３１）早めるかあるいは遅れさせて、前記の衝突を避ける。
【００２４】
シリアル・パラレル変換器６ａは、フレームバッファ４ａから読み出された８ビット単位のシリアルμ則ＰＣＭ信号２７ａを８ビットのパラレル信号に変換したパラレルμ則ＰＣＭ信号２３ａを出力する。
【００２５】
タイミングパルス生成器３５は、装置内部で基準として使用される装置内部フレームパルス３２を生成する。
【００２６】
μ則信号受信回路１ｂは、μ則信号受信回路１ａと同一の構成で、ラインレシーバ２ｂとフレームバッファ４ｂとフレーム検出器３ｂとフレーム位置比較器５ｂとシリアル・パラレル変換器６ｂからなり、μ則一次群ＰＣＭ信号２１ｂを入力して、パラレルμ則ＰＣＭ信号２３ｂを出力する。μ則信号受信回路１ａの説明はμ則信号受信回路１ｂにそのまま当てはめられるので、詳細な説明は省略する。
【００２７】
セレクタ７は、シリアル・パラレル変換器６ａ、６ｂからそれぞれ順次出力されるパラレルμ則ＰＣＭ信号２３ａ、２３ｂを交互に選択することでパラレルμ則ＰＣＭ信号２３ａ、２３ｂの両信号を時分割多重して、時分割多重化μ則ＰＣＭ信号２８を生成する。
【００２８】
μ則−Ａ則変換器８は、時分割多重化μ則ＰＣＭ信号２８を、それに相当する時分割多重化Ａ則ＰＣＭ信号２９に変換する。
【００２９】
セレクタ９は、時分割多重化Ａ則ＰＣＭ信号２９を、それぞれの然るべきＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号３１ａとパラレルＡ則ＰＣＭ信号３１ｂに振り分ける。
【００３０】
Ａ則信号出力回路１３ａは、パラレル・シリアル変換器１０ａとフレーム挿入器１１ａとラインドライバ１２ａからなる。パラレル・シリアル変換器１０ａは、パラレルＡ則ＰＣＭ信号３１ａをシリアル信号に変換したシリアルＡ則ＰＣＭ信号３０ａを出力する。フレーム挿入器１１ａは、シリアルＡ則ＰＣＭ信号３０ａに必要なフレームビットを付加する。ラインドライバ１２ａは、フレームビット付加済みシリアルＡ則ＰＣＭ信号３３ａを装置所定の出力振幅レベルに変換したＡ則一次群ＰＣＭ信号３４ａを出力する。
【００３１】
Ａ則信号出力回路１３ｂは、Ａ則信号出力回路１３ａと同一の構成で、パラレル・シリアル変換器１０ｂとフレーム挿入器１１ｂとラインドライバ１２ｂからなる。パラレル・シリアル変換器１０ｂは、パラレルＡ則ＰＣＭ信号３１ｂをシリアル信号に変換したシリアルＡ則ＰＣＭ信号３０ｂを出力する。フレーム挿入器１１ｂは、シリアルＡ則ＰＣＭ信号３０ｂに必要なフレームビットを付加する。ラインドライバ１２ｂは、フレームビット付加済みシリアルＡ則ＰＣＭ信号３３ｂを装置所定の出力振幅レベルに変換したＡ則一次群ＰＣＭ信号３４ｂを出力する。
（第１の実施の形態の動作）
次に、この発明の第１の実施の形態の動作について図１のブロック図と図２のタイミング図を参照して説明する。μ則信号受信回路１ａとμ則信号受信回路１ｂは同一構成なので、併記して説明する。
【００３２】
受信したμ則一次群ＰＣＭ信号２１ａ、２１ｂは、それぞれラインレシーバ２ａ、２ｂでμ則−Ａ則変換装置内部の論理信号レベルに変換され、ユニポーラμ則一次群信号２２ａ、２２ｂ（図２の（１）、（３））となってフレームバッファ４ａ、４ｂに順次書き込まれる。
【００３３】
並行してμ則−Ａ則変換装置に入力される２つのμ則一次群ＰＣＭ信号２１ａとμ則一次群ＰＣＭ信号２１ｂの個々のフレーム位置は、それぞれフレーム検出器３ａ、３ｂによって検出される。またフレーム検出器３ａ、３ｂは、検出したフレームに同期したμ則一次群ＰＣＭ信号２１ａ、２１ｂのフレームバッファ４ａ、４ｂへのフレームバッファ書き込み側アドレスリセットパルス２４ａ、２４ｂ（図２の（２）、（４））を発生する。
【００３４】
フレーム検出器３ａ、３ｂから得られるフレームバッファ書き込み側アドレスリセットパルス２４ａ、２４ｂと、タイミングパルス生成器３５が発生する装置内部フレームパルス３２（図２の（５））との時間差は、フレーム位置比較器５ａ、５ｂによって比較測定される。また、フレーム位置比較器５ａ、５ｂは、その比較測定した結果から、フレームバッファ４ａ、４ｂに蓄積されているＰＣＭ信号の読み出しに用いるフレームバッファ読み出し側アドレスリセットパルス２５ａ、２５ｂを適切なタイミングで送出する。
【００３５】
その結果、フレームバッファ４ａ、４ｂからは装置内部フレームパルス３２に同期したシリアルμ則ＰＣＭ信号２７ａ、２７ｂ（図２の（６）、（７））が順次読み出される。更に、シリアルμ則ＰＣＭ信号２７ａ、２７ｂはそれぞれ８ビット単位のシリアル信号であるため、これをシリアル・パラレル変換器６ａ、６ｂにてパラレルμ則ＰＣＭ信号２３ａ、２３ｂ（図２の（８）、（９））に変換する。
【００３６】
その結果、この装置においては、装置入力のμ則一次群ＰＣＭ信号２１ａ、２１ｂの時点で両者の間にフレーム同期が取れていなくても、パラレルμ則ＰＣＭ信号２３ａ、２３ｂ（図２の（８）、（９））において装置内部フレームパルス３２（図２の（５））への同期が取れている状態となる。
【００３７】
パラレルμ則ＰＣＭ信号２３ａ、２３ｂは、セレクタ７によって順次選択されることで同一の信号線上に時分割多重化され、時分割多重化μ則ＰＣＭ信号２８（図２の（１０））として出力される。時分割多重化μ則ＰＣＭ信号２８は、μ則−Ａ則変換器８に入力され、逐次それに相当するＡ則のビットパターンに置き換えられた時分割多重化Ａ則ＰＣＭ信号２９に変換される。時分割多重化Ａ則ＰＣＭ信号２９は、セレクタ９により然るべきパラレルＡ則ＰＣＭ信号３１ａ、３１ｂへ振り分けられる。
【００３８】
Ａ則信号出力回路１３ａとＡ則信号出力回路１３ｂは同一構成なので、併記して説明する。
【００３９】
パラレルＡ則ＰＣＭ信号３１ａ、３１ｂは、それぞれパラレル・シリアル変換器１０ａ、１０ｂによりシリアル信号に変換され、シリアルＡ則ＰＣＭ信号３０ａ、３０ｂとして出力される。更にシリアルＡ則ＰＣＭ信号３０ａ、３０ｂにはフレーム挿入器１１ａ、１１ｂによってＡ則一次群回線のフレームフォーマットに従ったフレームビットが付加され、フレームビット付加済みシリアルＡ則ＰＣＭ信号３３ａ、３３ｂとなる。フレームビット付加済みシリアルＡ則ＰＣＭ信号３３ａ、３３ｂは、それぞれラインドライバ１２ａ、１２ｂによって装置内部の論理レベルからユニポーラ・バイポーラ変換され、所定の出力レベルに変換したＡ則一次群ＰＣＭ信号３４ａ、３４ｂとして出力される。
（第２の実施の形態）
第２の実施の形態は、３回線以上の複数の回線を収容するμ則−Ａ則変換装置である。収容する回線数に見合った入力選択が可能なセレクタを設けることで３回線以上の収容が可能である。図３はこの発明による第２の実施の形態（３回線以上の複数の回線を収容するμ則−Ａ則変換装置）を示すブロック図である。
【００４０】
このμ則−Ａ則変換装置は、μ則信号受信回路１ａ、１ｂ、１ｃ、１ｘとセレクタ７とμ則−Ａ則変換器８とセレクタ９とＡ則信号出力回路１３ａ、１３ｂ、１３ｃ、１３ｘとで構成される。μ則信号受信回路１ａとμ則信号受信回路１ｂとμ則信号受信回路１ｃとμ則信号受信回路１ｘは同一の構成である。また、Ａ則信号出力回路１３ａとＡ則信号出力回路１３ｂとＡ則信号出力回路１３ｃとＡ則信号出力回路１３ｘは同一の構成である。
【００４１】
μ則信号受信回路１ａ、１ｂ、１ｃ、１ｘはそれぞれμ則一次群ＰＣＭ信号２１ａ、２１ｂ、２１ｃ、２１ｘを入力し、パラレルμ則ＰＣＭ信号２３ａ、２３ｂ、２３ｃ、２３ｘを出力する。
【００４２】
パラレルμ則ＰＣＭ信号２３ａ、２３ｂ、２３ｃ、２３ｘは、セレクタ７によって順次選択されることで同一の信号線上に時分割多重化され、時分割多重化μ則ＰＣＭ信号２８として出力される。時分割多重化μ則ＰＣＭ信号２８は、μ則−Ａ則変換器８に入力され、逐次それに相当するＡ則のビットパターンに置き換えられた時分割多重化Ａ則ＰＣＭ信号２９に変換される。時分割多重化Ａ則ＰＣＭ信号２９は、セレクタ９により然るべきパラレルＡ則ＰＣＭ信号３１ａ、３１ｂ、３１ｃ、３１ｘへ振り分けられる。
【００４３】
Ａ則信号出力回路１３ａ、１３ｂ、１３ｃ、１３ｘは、それぞれパラレルＡ則ＰＣＭ信号３１ａ、３１ｂ、３１ｃ、３１ｘを入力し、Ａ則一次群ＰＣＭ信号３４ａ、３４ｂ、３４ｃ、３４ｘを出力する。
（第３の実施の形態）
第３の実施の形態は、Ａ則をμ則に変換するＡ則−μ則変換装置であり、図１と図３に示したμ則信号とＡ則信号を逆にする構成であり、特にμ則−Ａ則変換器８の代えてＡ則−μ則変換器４０８を用いて実現している。
【００４４】
図４はこの発明による第３の実施の形態（２回線を収容するＡ則−μ則変換装置）を示すブロック図である。図４に示すＡ則−μ則変換装置は、Ａ則信号受信回路４０１ａ、４０１ｂとセレクタ４０７とＡ則−μ則変換器４０８とセレクタ４０９とμ則信号出力回路４１３ａ、４１３ｂとで構成される。Ａ則信号受信回路４０１ａとＡ則信号受信回路４０１ｂとは同一の構成である。また、μ則信号出力回路４１３ａとμ則信号出力回路４１３ｂも同一の構成である。
【００４５】
Ａ則信号受信回路４０１ａとＡ則信号受信回路４０１ｂとを併記しながら説明すると同時に、μ則信号出力回路４１３ａとμ則信号出力回路４１３ｂとを併記しながらこの発明の第３の実施の形態について図４のブロック図を参照して説明する。
【００４６】
受信したＡ則一次群ＰＣＭ信号４２１ａ、４２１ｂは、ラインレシーバ４０２ａ、４０２ｂでＡ則−μ則変換装置内部の論理信号レベルに変換され、ユニポーラＡ則一次群信号４２２ａ、４２２ｂとなってフレームバッファ４０４ａ、４０４ｂに順次書き込まれる。
【００４７】
並行してμ則−Ａ則変換装置に入力される２つのＡ則一次群ＰＣＭ信号４２１ａとＡ則一次群ＰＣＭ信号４２１ｂの個々のフレーム位置は、それぞれフレーム検出器４０３ａとフレーム検出器４０３ｂによって検出される。またフレーム検出器４０３ａ、４０３ｂは、検出したフレームに同期したＡ則一次群ＰＣＭ信号４２１ａ、４２１ｂのフレームバッファ４０４ａ、４０４ｂへのフレームバッファ書き込み側アドレスリセットパルス４２４ａ、４２４ｂを発生する。
【００４８】
フレーム検出器４０３ａ、４０３ｂから得られるフレームバッファ書き込み側アドレスリセットパルス４２４ａ、４２４ｂと、タイミングパルス生成器３５が発生する装置内部フレームパルス３２との時間差は、フレーム位置比較器４０５ａ、４０５ｂによって比較測定される。また、フレーム位置比較器４０５ａ、４０５ｂは、その比較測定した結果から、フレームバッファ４０４ａ、４０４ｂに蓄積されているＰＣＭ信号の読み出しに用いるフレームバッファ読み出し側アドレスリセットパルス４２５ａ、４２５ｂを適切なタイミングで送出する。
【００４９】
その結果、フレームバッファ４０４ａ、４０４ｂからは装置内部フレームパルス３２に同期したシリアルＡ則ＰＣＭ信号４２７ａ、４２７ｂが順次読み出される。更に、シリアルＡ則ＰＣＭ信号４２７ａ、４２７ｂはそれぞれ８ビット単位のシリアル信号であるため、これをシリアル・パラレル変換器４０６ａ、４０６ｂにてパラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂに変換する。
【００５０】
その結果、この装置においては、装置入力のＡ則一次群ＰＣＭ信号４２１ａ、４２１ｂの時点で両者の間にフレーム同期が取れていなくても、パラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂにおいて装置内部フレームパルス３２への同期が取れている状態となる。
【００５１】
パラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂは、セレクタ４０７によって順次選択されることで同一の信号線上に時分割多重化され、時分割多重化Ａ則ＰＣＭ信号４２８として出力される。時分割多重化Ａ則ＰＣＭ信号４２８は、Ａ則−μ則変換器４０８に入力され、逐次それに相当するμ則のビットパターンに置き換えられた時分割多重化μ則ＰＣＭ信号４２９に変換される。時分割多重化μ則ＰＣＭ信号４２９は、セレクタ４０９により然るべきパラレルμ則ＰＣＭ信号４３１ａ、４３１ｂへ振り分けられる。
【００５２】
パラレルμ則ＰＣＭ信号４３１ａ、４３１ｂは、それぞれパラレル・シリアル変換器４１０ａ、４１０ｂによりシリアル信号に変換され、シリアルμ則ＰＣＭ信号４３０ａ、４３０ｂとして出力される。更にシリアルμ則ＰＣＭ信号４３０ａ、４３０ｂには、それぞれフレーム挿入器４１１ａ、４１１ｂによってμ則一次群回線のフレームフォーマットに従ったフレームビットが付加される。フレームビット付加済みシリアルμ則ＰＣＭ信号４３３ａ、４３３ｂは、それぞれラインドライバ４１２ａ、４１２ｂによって装置内部の論理レベルからユニポーラ・バイポーラ変換され、所定の出力レベルに変換したμ則一次群ＰＣＭ信号４３４ａ、４３４ｂとして出力される。
（第４の実施の形態）
図５はこの発明による第４の実施の形態（３回線以上の複数の回線を収容するＡ則−μ則変換装置）を示すブロック図である。
【００５３】
このＡ則−μ則変換装置は、Ａ則信号受信回路４０１ａ、４０１ｂ、４０１ｃ、４０１ｘとセレクタ４０７とＡ則−μ則変換器４０８とセレクタ４０９とμ則信号出力回路４１３ａ、４１３ｂ、４１３ｃ、４１３ｘとで構成される。Ａ則信号受信回路４０１ａとＡ則信号受信回路４０１ｂとＡ則信号受信回路４０１ｃとＡ則信号受信回路４０１ｘは同一の構成である。また、μ則信号出力回路４１３ａとμ則信号出力回路４１３ｂとμ則信号出力回路４１３ｃとμ則信号出力回路４１３ｘは同一の構成である。
【００５４】
Ａ則信号受信回路４０１ａ、４０１ｂ、４０１ｃ、４０１ｘにはそれぞれＡ則一次群ＰＣＭ信号４２１ａ、４２１ｂ、４２１ｃ、４２１ｘが入力され、パラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂ、４２３ｃ、４２３ｘが出力される。
【００５５】
パラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂ、４２３ｃ、４２３ｘは、セレクタ４０７によって順次選択されることで同一の信号線上に時分割多重化され、時分割多重化Ａ則ＰＣＭ信号４２８として出力される。時分割多重化Ａ則ＰＣＭ信号４２８は、Ａ則−μ則変換器４０８に入力され、逐次それに相当するμ則のビットパターンに置き換えられた時分割多重化μ則ＰＣＭ信号４２９に変換される。時分割多重化μ則ＰＣＭ信号４２９は、セレクタ４０９により然るべきパラレルμ則ＰＣＭ信号４３１ａ、４３１ｂ、４３１ｃ、４３１ｘへ振り分けられる。
【００５６】
μ則信号出力回路４１３ａ、４１３ｂ、４１３ｃ、４１３ｘには、それぞれパラレルμ則ＰＣＭ信号４３１ａ、４３１ｂ、４３１ｃ、４３１ｘが入力され、μ則一次群ＰＣＭ信号４３４ａ、４３４ｂ、４３４ｃ、４３４ｘが出力される。
（第５の実施の形態）
図６は、この発明による第５の実施の形態（μ則−Ａ則変換装置とＡ則−μ則変換装置とを含むμ則−Ａ則変換装置及びＡ則−μ則変換装置）を示すブロック図である。図３に示す第２の実施の形態（３回線以上の複数の回線を収容するμ則−Ａ則変換装置）と図５に示す第４の実施の形態（３回線以上の複数の回線を収容するＡ則−μ則変換装置）とを含んだ構成で、双方向性のμ則のＡ則の相互変換装置を実現している。
【００５７】
μ則一次群ＰＣＭ信号２１ａ、２１ｂ、２１ｃ、２１ｘを入力してＡ則一次群ＰＣＭ信号３４ａ、３４ｂ、３４ｃ、３４ｘを出力すると共に、Ａ則一次群ＰＣＭ信号４２１ａ、４２１ｂ、４２１ｃ、４２１ｘを入力してμ則一次群ＰＣＭ信号４３４ａ、４３４ｂ、４３４ｃ、４３４ｘを出力する。
【００５８】
【発明の効果】
この発明においては、入力される２つの信号を装置内部で８ビットのオクテット単位で位相同期させ、８ビットのパラレルデータに変換する。その結果、２つの回線からの入力データを時分割多重することが可能になり、装置内の８ビットのパラレル入出力を行うただ１台のμ則−Ａ則変換器（またはＡ則−μ則変換器）を用いて、μ則−Ａ則変換（またはＡ則−μ則変換）を行うことができる。
【００５９】
従来このような装置においては、収容する回線数だけμ則−Ａ則変換器（またはＡ則−μ則変換器）を必要とするのに対し、この発明によればμ則−Ａ則変換器（またはＡ則−μ則変換器）は装置内に１台あれば良い。そのため、コストが嵩張らず、回路構成が単純化でき、信頼性が向上するという効果を奏する。
【図面の簡単な説明】
【図１】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第１の実施の形態（２回線を収容するμ則−Ａ則変換装置）を示すブロック図である。
【図２】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第１の実施の形態（２回線を収容するμ則−Ａ則変換装置）の各信号のタイミング図である。
【図３】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第２の実施の形態（３回線以上の複数の回線を収容するμ則−Ａ則変換装置）を示すブロック図である。
【図４】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第３の実施の形態（２回線を収容するＡ則−μ則変換装置）を示すブロック図である。
【図５】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第４の実施の形態（３回線以上の複数の回線を収容するＡ則−μ則変換装置）を示すブロック図である。
【図６】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第５の実施の形態（μ則−Ａ則変換装置とＡ則−μ則変換装置とを含むμ則−Ａ則変換装置及びＡ則−μ則変換装置）を示すブロック図である。
【符号の説明】
１ａ、１ｂ、１ｃ、１ｘ μ則信号受信回路
２ａ、２ｂ ラインレシーバ
３ａ、３ｂ フレーム検出器
４ａ、４ｂ フレームバッファ
５ａ、５ｂ フレーム位置比較器
６ａ、６ｂ シリアル・パラレル変換器
７ セレクタ
８ μ則−Ａ則変換器
９ セレクタ
１０ａ、１０ｂ パラレル・シリアル変換器
１１ａ、１１ｂ フレーム挿入器
１２ａ、１２ｂ ラインドライバ
１３ａ、１３ｂ、１３ｃ、１３ｘ Ａ則信号出力回路
２１ａ、２１ｂ、２１ｃ、２１ｘ μ則一次群ＰＣＭ信号
２２ａ、２２ｂ ユニポーラμ則一次群信号
２３ａ、２３ｂ、２３ｃ、２３ｘ パラレルμ則ＰＣＭ信号
２４ａ、２４ｂ フレームバッファ書き込み側アドレスリセットパルス
２５ａ、２５ｂ フレームバッファ読み出し側アドレスリセットパルス
２７ａ、２７ｂ シリアルμ則ＰＣＭ信号
２８ 時分割多重化μ則ＰＣＭ信号
２９ 時分割多重化Ａ則ＰＣＭ信号
３０ａ、３０ｂ シリアルＡ則ＰＣＭ信号
３１ａ、３１ｂ、３１ｃ、３１ｘ パラレルＡ則ＰＣＭ信号
３２ 装置内部フレームパルス
３３ａ、３３ｂ フレームビット付加済みシリアルＡ則ＰＣＭ信号
３４ａ、３４ｂ、３４ｃ、３４ｘ Ａ則一次群ＰＣＭ信号
３５ タイミングパルス生成器
４０１ａ、４０１ｂ、４０１ｃ、４０１ｘ Ａ則信号受信回路
４０２ａ、４０２ｂ ラインレシーバ
４０３ａ、４０３ｂ フレーム検出器
４０４ａ、４０４ｂ フレームバッファ
４０５ａ、４０５ｂ フレーム位置比較器
４０６ａ、４０６ｂ シリアル・パラレル変換器
４０７ セレクタ
４０８ Ａ則−μ則変換器
４０９ セレクタ
４１０ａ、４１０ｂ パラレル・シリアル変換器
４１１ａ、４１１ｂ フレーム挿入器
４１２ａ、４１２ｂ ラインドライバ
４１３ａ、４１３ｂ、４１３ｃ、４１３ｘ μ則信号出力回路
４２１ａ、４２１ｂ、４２１ｃ、４２１ｘ Ａ則一次群ＰＣＭ信号
４２２ａ、４２２ｂ ユニポーラＡ則一次群信号
４２３ａ、４２３ｂ、４２３ｃ、４２３ｘ パラレルＡ則ＰＣＭ信号
４２４ａ、４２４ｂ フレームバッファ書き込み側アドレスリセットパルス
４２５ａ、４２５ｂ フレームバッファ読み出し側アドレスリセットパルス
４２７ａ、４２７ｂ シリアルＡ則ＰＣＭ信号
４２８ 時分割多重化Ａ則ＰＣＭ信号
４２９ 時分割多重化μ則ＰＣＭ信号
４３０ａ、４３０ｂ シリアルμ則ＰＣＭ信号
４３１ａ、４３１ｂ、４３１ｃ、４３１ｘ パラレルμ則ＰＣＭ信号
４３３ａ、４３３ｂ フレームビット付加済みシリアルμ則ＰＣＭ信号
４３４ａ、４３４ｂ、４３４ｃ、４３４ｘ μ則一次群ＰＣＭ信号
【発明の属する技術分野】
この発明は電話音声のＰＣＭデジタル伝送に用いられるアナログ−デジタル変換則の国際標準であるμ則とＡ則に関し、特にμ則−Ａ則変換装置及びＡ則−μ則変換装置に関する。
【０００２】
【従来の技術】
一次群ＰＣＭ電話回線にはＩＴＵ−Ｔ Ｒｅｃ．Ｇ．７１１μ則により符号化されている回線と同Ａ則により符号化されている回線とがあり、各国でいずれかの変換則が選択採用されている。そのため、変換則の異なる二国間にまたがるＰＣＭ国際電話回線を敷設する場合、両国の通信網間の接続点において、異なる変換則を用いて符号化されているＰＣＭ音声信号は相互に変換する必要がある。これらの符号化則の異なる回線間を相互接続する際にμ則−Ａ則変換器やＡ則−μ則変換器が用いられる。
【０００３】
この場合、従来は一次群回線１回線ごとに個別のμ則−Ａ則変換器やＡ則−μ則変換器を設けており、回線数を増設する場合には、これらの変換器も回線数と同じ数だけ増設することで対応していた。
【０００４】
【発明が解決しようとする課題】
従来の技術では、μ則−Ａ則変換器やＡ則−μ則変換器を増設するためにコストが嵩み、信頼性の低下を招くという欠点があった。そのため、μ則−Ａ則変換器やＡ則−μ則変換器を増設せずに回線数を増やすことが課題であった。
【０００５】
この発明は、このような従来の課題を解決するものであり、一次群ＰＣＭ電話回線が増加しても、μ則−Ａ則変換器やＡ則−μ則変換器を増設する必要のないμ則−Ａ則変換装置及びＡ則−μ則変換装置の提供を目的とする。
【０００６】
【課題を解決するための手段】
前述の課題を解決するために、請求項１の発明は、電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、
前記μ則信号受信回路が、前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換する。
【０００７】
また、請求項２の発明は、電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、前記μ則信号受信回路が、前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記Ａ則信号出力回路が、前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したシリアルＡ則ＰＣＭ信号を出力するパラレル・シリアル変換器と、前記シリアルＡ則ＰＣＭ信号に必要なフレームビットを付加するフレーム挿入器と、フレームビット付加済みのシリアルＡ則ＰＣＭ信号を所定の出力振幅レベルに変換したＡ則一次群ＰＣＭ信号を出力するラインドライバとを含んで構成され、前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換する。
【０００８】
さらに、請求項３の発明は、電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、前記μ則信号受信回路が、前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記μ則信号受信回路の数量と前記Ａ則信号出力回路の数量とが等しく、前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換する。
【０００９】
さらに、請求項４の発明は、電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力するμ則信号出力回路とを備え、前記Ａ則信号受信回路が、前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換する。
【００１０】
さらに、請求項５の発明は、電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力するμ則信号出力回路とを備え、前記Ａ則信号受信回路が、前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記μ則信号出力回路が、前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したシリアルμ則ＰＣＭ信号を出力するパラレル・シリアル変換器と、前記シリアルμ則ＰＣＭ信号に必要なフレームビットを付加するフレーム挿入器と、フレームビット付加済みのシリアルμ則ＰＣＭ信号を所定の出力振幅レベルに変換したμ則一次群ＰＣＭ信号を出力するラインドライバとを含んで構成され、前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換する。
【００１１】
さらに、請求項６の発明は、電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力するμ則信号出力回路とを備え、前記Ａ則信号受信回路が、前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、前記Ａ則信号受信回路の数量と前記μ則信号出力回路の数量とが等しく、前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換する。
【００１２】
さらに、請求項７の発明は、前記フレームバッファが２フレーム分のデータ容量を持つＦＩＦＯメモリである。
【００１３】
さらに、請求項８の発明は、前記フレームバッファが２フレーム分のデータ容量を持つＦＩＦＯメモリである。
【００１７】
【発明の実施の形態】
この発明によるμ則−Ａ則変換装置では、μ則−Ａ則変換器８の前段・後段にセレクタ７、９およびシリアル−パラレル変換器６ａ、６ｂとパラレル−シリアル変換器１０ａ、１０ｂを置いている。Ａ則−μ則変換装置では、Ａ則−μ則変換器４０８の前段・後段にセレクタ４０７、４０９およびシリアル−パラレル変換器４０６ａ、４０６ｂとパラレル−シリアル変換器４１０ａ、４１０ｂを置いている。また、複数の入力信号間のフレーム位相ずれを吸収するための回路として、フレームバッファ４ａ、４ｂ、４０４ａ、４０４ｂおよびフレーム位置比較器５ａ、５ｂ、４０５ａ、４０５ｂを設けている。
【００１８】
従って、従来装置では収容する回線数と同数だけのμ則−Ａ則変換器やＡ則−μ則変換器が必要とされるのに対して、この発明では、複数の回線で共用される１台のみを搭載すれば充分である。
（第１の実施の形態の構成）
この発明の第１の実施の形態（２本の一次群ＰＣＭ電話回線（２回線）を収容するμ則−Ａ則変換装置）の構成について図１を参照して詳細に説明する。
【００１９】
第１の実施の形態のμ則−Ａ則変換装置は、μ則信号受信回路１ａとμ則信号受信回路１ｂとセレクタ７とμ則−Ａ則変換器８とセレクタ９とＡ則信号出力回路１３ａとＡ則信号出力回路１３ｂとで構成される。μ則信号受信回路１ａとμ則信号受信回路１ｂとは同一の構成であり、また、Ａ則信号出力回路１３ａとＡ則信号出力回路１３ｂも同一の構成である。
【００２０】
μ則信号受信回路１ａは、ラインレシーバ２ａとフレームバッファ４ａとフレーム検出器３ａとフレーム位置比較器５ａとシリアル・パラレル変換器６ａからなる。
【００２１】
ラインレシーバ２ａは、μ則−Ａ則変換装置に入力されたμ則一次群ＰＣＭ信号２１ａをバイポーラ・ユニポーラ変換して、ユニポーラμ則一次群信号２２ａを出力する。フレームバッファ４ａはラインレシーバ２ａから出力されるユニポーラμ則一次群信号２２ａを一時的に蓄積する２フレーム分のデータ容量を持つＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ／Ｆｉｒｓｔ−Ｏｕｔ）メモリである。
【００２２】
フレーム検出器３ａは、ユニポーラμ則一次群信号２２ａのフレーム先頭部分を検出し、フレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルス２４ａを生成する。
【００２３】
フレーム位置比較器５ａは、タイミングパルス生成器３５が発生する装置内部フレームパルス３２と、フレームバッファ書き込み側アドレスリセットパルス２４ａとを比較し、その位置の時間的ずれを図示しないμ則−Ａ則変換装置内部のクロック信号を基準に計数することで測定する。なお、装置内部フレームパルス３２とフレームバッファ書き込み側アドレスリセットパルス２４ａが接近または同じタイミングで出現すると、フレームバッファ４ａにおける同一データ領域への読み出し動作と書き込み動作との衝突が発生し、正常なデータの受け渡しが不可能である。その場合には、フレーム位置比較器５ａが、フレームバッファ読み出し側アドレスリセットパルス２５ａを１フレーム分（図２の（１）のａ−ＴＳ０〜ａ−ＴＳ３１）早めるかあるいは遅れさせて、前記の衝突を避ける。
【００２４】
シリアル・パラレル変換器６ａは、フレームバッファ４ａから読み出された８ビット単位のシリアルμ則ＰＣＭ信号２７ａを８ビットのパラレル信号に変換したパラレルμ則ＰＣＭ信号２３ａを出力する。
【００２５】
タイミングパルス生成器３５は、装置内部で基準として使用される装置内部フレームパルス３２を生成する。
【００２６】
μ則信号受信回路１ｂは、μ則信号受信回路１ａと同一の構成で、ラインレシーバ２ｂとフレームバッファ４ｂとフレーム検出器３ｂとフレーム位置比較器５ｂとシリアル・パラレル変換器６ｂからなり、μ則一次群ＰＣＭ信号２１ｂを入力して、パラレルμ則ＰＣＭ信号２３ｂを出力する。μ則信号受信回路１ａの説明はμ則信号受信回路１ｂにそのまま当てはめられるので、詳細な説明は省略する。
【００２７】
セレクタ７は、シリアル・パラレル変換器６ａ、６ｂからそれぞれ順次出力されるパラレルμ則ＰＣＭ信号２３ａ、２３ｂを交互に選択することでパラレルμ則ＰＣＭ信号２３ａ、２３ｂの両信号を時分割多重して、時分割多重化μ則ＰＣＭ信号２８を生成する。
【００２８】
μ則−Ａ則変換器８は、時分割多重化μ則ＰＣＭ信号２８を、それに相当する時分割多重化Ａ則ＰＣＭ信号２９に変換する。
【００２９】
セレクタ９は、時分割多重化Ａ則ＰＣＭ信号２９を、それぞれの然るべきＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号３１ａとパラレルＡ則ＰＣＭ信号３１ｂに振り分ける。
【００３０】
Ａ則信号出力回路１３ａは、パラレル・シリアル変換器１０ａとフレーム挿入器１１ａとラインドライバ１２ａからなる。パラレル・シリアル変換器１０ａは、パラレルＡ則ＰＣＭ信号３１ａをシリアル信号に変換したシリアルＡ則ＰＣＭ信号３０ａを出力する。フレーム挿入器１１ａは、シリアルＡ則ＰＣＭ信号３０ａに必要なフレームビットを付加する。ラインドライバ１２ａは、フレームビット付加済みシリアルＡ則ＰＣＭ信号３３ａを装置所定の出力振幅レベルに変換したＡ則一次群ＰＣＭ信号３４ａを出力する。
【００３１】
Ａ則信号出力回路１３ｂは、Ａ則信号出力回路１３ａと同一の構成で、パラレル・シリアル変換器１０ｂとフレーム挿入器１１ｂとラインドライバ１２ｂからなる。パラレル・シリアル変換器１０ｂは、パラレルＡ則ＰＣＭ信号３１ｂをシリアル信号に変換したシリアルＡ則ＰＣＭ信号３０ｂを出力する。フレーム挿入器１１ｂは、シリアルＡ則ＰＣＭ信号３０ｂに必要なフレームビットを付加する。ラインドライバ１２ｂは、フレームビット付加済みシリアルＡ則ＰＣＭ信号３３ｂを装置所定の出力振幅レベルに変換したＡ則一次群ＰＣＭ信号３４ｂを出力する。
（第１の実施の形態の動作）
次に、この発明の第１の実施の形態の動作について図１のブロック図と図２のタイミング図を参照して説明する。μ則信号受信回路１ａとμ則信号受信回路１ｂは同一構成なので、併記して説明する。
【００３２】
受信したμ則一次群ＰＣＭ信号２１ａ、２１ｂは、それぞれラインレシーバ２ａ、２ｂでμ則−Ａ則変換装置内部の論理信号レベルに変換され、ユニポーラμ則一次群信号２２ａ、２２ｂ（図２の（１）、（３））となってフレームバッファ４ａ、４ｂに順次書き込まれる。
【００３３】
並行してμ則−Ａ則変換装置に入力される２つのμ則一次群ＰＣＭ信号２１ａとμ則一次群ＰＣＭ信号２１ｂの個々のフレーム位置は、それぞれフレーム検出器３ａ、３ｂによって検出される。またフレーム検出器３ａ、３ｂは、検出したフレームに同期したμ則一次群ＰＣＭ信号２１ａ、２１ｂのフレームバッファ４ａ、４ｂへのフレームバッファ書き込み側アドレスリセットパルス２４ａ、２４ｂ（図２の（２）、（４））を発生する。
【００３４】
フレーム検出器３ａ、３ｂから得られるフレームバッファ書き込み側アドレスリセットパルス２４ａ、２４ｂと、タイミングパルス生成器３５が発生する装置内部フレームパルス３２（図２の（５））との時間差は、フレーム位置比較器５ａ、５ｂによって比較測定される。また、フレーム位置比較器５ａ、５ｂは、その比較測定した結果から、フレームバッファ４ａ、４ｂに蓄積されているＰＣＭ信号の読み出しに用いるフレームバッファ読み出し側アドレスリセットパルス２５ａ、２５ｂを適切なタイミングで送出する。
【００３５】
その結果、フレームバッファ４ａ、４ｂからは装置内部フレームパルス３２に同期したシリアルμ則ＰＣＭ信号２７ａ、２７ｂ（図２の（６）、（７））が順次読み出される。更に、シリアルμ則ＰＣＭ信号２７ａ、２７ｂはそれぞれ８ビット単位のシリアル信号であるため、これをシリアル・パラレル変換器６ａ、６ｂにてパラレルμ則ＰＣＭ信号２３ａ、２３ｂ（図２の（８）、（９））に変換する。
【００３６】
その結果、この装置においては、装置入力のμ則一次群ＰＣＭ信号２１ａ、２１ｂの時点で両者の間にフレーム同期が取れていなくても、パラレルμ則ＰＣＭ信号２３ａ、２３ｂ（図２の（８）、（９））において装置内部フレームパルス３２（図２の（５））への同期が取れている状態となる。
【００３７】
パラレルμ則ＰＣＭ信号２３ａ、２３ｂは、セレクタ７によって順次選択されることで同一の信号線上に時分割多重化され、時分割多重化μ則ＰＣＭ信号２８（図２の（１０））として出力される。時分割多重化μ則ＰＣＭ信号２８は、μ則−Ａ則変換器８に入力され、逐次それに相当するＡ則のビットパターンに置き換えられた時分割多重化Ａ則ＰＣＭ信号２９に変換される。時分割多重化Ａ則ＰＣＭ信号２９は、セレクタ９により然るべきパラレルＡ則ＰＣＭ信号３１ａ、３１ｂへ振り分けられる。
【００３８】
Ａ則信号出力回路１３ａとＡ則信号出力回路１３ｂは同一構成なので、併記して説明する。
【００３９】
パラレルＡ則ＰＣＭ信号３１ａ、３１ｂは、それぞれパラレル・シリアル変換器１０ａ、１０ｂによりシリアル信号に変換され、シリアルＡ則ＰＣＭ信号３０ａ、３０ｂとして出力される。更にシリアルＡ則ＰＣＭ信号３０ａ、３０ｂにはフレーム挿入器１１ａ、１１ｂによってＡ則一次群回線のフレームフォーマットに従ったフレームビットが付加され、フレームビット付加済みシリアルＡ則ＰＣＭ信号３３ａ、３３ｂとなる。フレームビット付加済みシリアルＡ則ＰＣＭ信号３３ａ、３３ｂは、それぞれラインドライバ１２ａ、１２ｂによって装置内部の論理レベルからユニポーラ・バイポーラ変換され、所定の出力レベルに変換したＡ則一次群ＰＣＭ信号３４ａ、３４ｂとして出力される。
（第２の実施の形態）
第２の実施の形態は、３回線以上の複数の回線を収容するμ則−Ａ則変換装置である。収容する回線数に見合った入力選択が可能なセレクタを設けることで３回線以上の収容が可能である。図３はこの発明による第２の実施の形態（３回線以上の複数の回線を収容するμ則−Ａ則変換装置）を示すブロック図である。
【００４０】
このμ則−Ａ則変換装置は、μ則信号受信回路１ａ、１ｂ、１ｃ、１ｘとセレクタ７とμ則−Ａ則変換器８とセレクタ９とＡ則信号出力回路１３ａ、１３ｂ、１３ｃ、１３ｘとで構成される。μ則信号受信回路１ａとμ則信号受信回路１ｂとμ則信号受信回路１ｃとμ則信号受信回路１ｘは同一の構成である。また、Ａ則信号出力回路１３ａとＡ則信号出力回路１３ｂとＡ則信号出力回路１３ｃとＡ則信号出力回路１３ｘは同一の構成である。
【００４１】
μ則信号受信回路１ａ、１ｂ、１ｃ、１ｘはそれぞれμ則一次群ＰＣＭ信号２１ａ、２１ｂ、２１ｃ、２１ｘを入力し、パラレルμ則ＰＣＭ信号２３ａ、２３ｂ、２３ｃ、２３ｘを出力する。
【００４２】
パラレルμ則ＰＣＭ信号２３ａ、２３ｂ、２３ｃ、２３ｘは、セレクタ７によって順次選択されることで同一の信号線上に時分割多重化され、時分割多重化μ則ＰＣＭ信号２８として出力される。時分割多重化μ則ＰＣＭ信号２８は、μ則−Ａ則変換器８に入力され、逐次それに相当するＡ則のビットパターンに置き換えられた時分割多重化Ａ則ＰＣＭ信号２９に変換される。時分割多重化Ａ則ＰＣＭ信号２９は、セレクタ９により然るべきパラレルＡ則ＰＣＭ信号３１ａ、３１ｂ、３１ｃ、３１ｘへ振り分けられる。
【００４３】
Ａ則信号出力回路１３ａ、１３ｂ、１３ｃ、１３ｘは、それぞれパラレルＡ則ＰＣＭ信号３１ａ、３１ｂ、３１ｃ、３１ｘを入力し、Ａ則一次群ＰＣＭ信号３４ａ、３４ｂ、３４ｃ、３４ｘを出力する。
（第３の実施の形態）
第３の実施の形態は、Ａ則をμ則に変換するＡ則−μ則変換装置であり、図１と図３に示したμ則信号とＡ則信号を逆にする構成であり、特にμ則−Ａ則変換器８の代えてＡ則−μ則変換器４０８を用いて実現している。
【００４４】
図４はこの発明による第３の実施の形態（２回線を収容するＡ則−μ則変換装置）を示すブロック図である。図４に示すＡ則−μ則変換装置は、Ａ則信号受信回路４０１ａ、４０１ｂとセレクタ４０７とＡ則−μ則変換器４０８とセレクタ４０９とμ則信号出力回路４１３ａ、４１３ｂとで構成される。Ａ則信号受信回路４０１ａとＡ則信号受信回路４０１ｂとは同一の構成である。また、μ則信号出力回路４１３ａとμ則信号出力回路４１３ｂも同一の構成である。
【００４５】
Ａ則信号受信回路４０１ａとＡ則信号受信回路４０１ｂとを併記しながら説明すると同時に、μ則信号出力回路４１３ａとμ則信号出力回路４１３ｂとを併記しながらこの発明の第３の実施の形態について図４のブロック図を参照して説明する。
【００４６】
受信したＡ則一次群ＰＣＭ信号４２１ａ、４２１ｂは、ラインレシーバ４０２ａ、４０２ｂでＡ則−μ則変換装置内部の論理信号レベルに変換され、ユニポーラＡ則一次群信号４２２ａ、４２２ｂとなってフレームバッファ４０４ａ、４０４ｂに順次書き込まれる。
【００４７】
並行してμ則−Ａ則変換装置に入力される２つのＡ則一次群ＰＣＭ信号４２１ａとＡ則一次群ＰＣＭ信号４２１ｂの個々のフレーム位置は、それぞれフレーム検出器４０３ａとフレーム検出器４０３ｂによって検出される。またフレーム検出器４０３ａ、４０３ｂは、検出したフレームに同期したＡ則一次群ＰＣＭ信号４２１ａ、４２１ｂのフレームバッファ４０４ａ、４０４ｂへのフレームバッファ書き込み側アドレスリセットパルス４２４ａ、４２４ｂを発生する。
【００４８】
フレーム検出器４０３ａ、４０３ｂから得られるフレームバッファ書き込み側アドレスリセットパルス４２４ａ、４２４ｂと、タイミングパルス生成器３５が発生する装置内部フレームパルス３２との時間差は、フレーム位置比較器４０５ａ、４０５ｂによって比較測定される。また、フレーム位置比較器４０５ａ、４０５ｂは、その比較測定した結果から、フレームバッファ４０４ａ、４０４ｂに蓄積されているＰＣＭ信号の読み出しに用いるフレームバッファ読み出し側アドレスリセットパルス４２５ａ、４２５ｂを適切なタイミングで送出する。
【００４９】
その結果、フレームバッファ４０４ａ、４０４ｂからは装置内部フレームパルス３２に同期したシリアルＡ則ＰＣＭ信号４２７ａ、４２７ｂが順次読み出される。更に、シリアルＡ則ＰＣＭ信号４２７ａ、４２７ｂはそれぞれ８ビット単位のシリアル信号であるため、これをシリアル・パラレル変換器４０６ａ、４０６ｂにてパラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂに変換する。
【００５０】
その結果、この装置においては、装置入力のＡ則一次群ＰＣＭ信号４２１ａ、４２１ｂの時点で両者の間にフレーム同期が取れていなくても、パラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂにおいて装置内部フレームパルス３２への同期が取れている状態となる。
【００５１】
パラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂは、セレクタ４０７によって順次選択されることで同一の信号線上に時分割多重化され、時分割多重化Ａ則ＰＣＭ信号４２８として出力される。時分割多重化Ａ則ＰＣＭ信号４２８は、Ａ則−μ則変換器４０８に入力され、逐次それに相当するμ則のビットパターンに置き換えられた時分割多重化μ則ＰＣＭ信号４２９に変換される。時分割多重化μ則ＰＣＭ信号４２９は、セレクタ４０９により然るべきパラレルμ則ＰＣＭ信号４３１ａ、４３１ｂへ振り分けられる。
【００５２】
パラレルμ則ＰＣＭ信号４３１ａ、４３１ｂは、それぞれパラレル・シリアル変換器４１０ａ、４１０ｂによりシリアル信号に変換され、シリアルμ則ＰＣＭ信号４３０ａ、４３０ｂとして出力される。更にシリアルμ則ＰＣＭ信号４３０ａ、４３０ｂには、それぞれフレーム挿入器４１１ａ、４１１ｂによってμ則一次群回線のフレームフォーマットに従ったフレームビットが付加される。フレームビット付加済みシリアルμ則ＰＣＭ信号４３３ａ、４３３ｂは、それぞれラインドライバ４１２ａ、４１２ｂによって装置内部の論理レベルからユニポーラ・バイポーラ変換され、所定の出力レベルに変換したμ則一次群ＰＣＭ信号４３４ａ、４３４ｂとして出力される。
（第４の実施の形態）
図５はこの発明による第４の実施の形態（３回線以上の複数の回線を収容するＡ則−μ則変換装置）を示すブロック図である。
【００５３】
このＡ則−μ則変換装置は、Ａ則信号受信回路４０１ａ、４０１ｂ、４０１ｃ、４０１ｘとセレクタ４０７とＡ則−μ則変換器４０８とセレクタ４０９とμ則信号出力回路４１３ａ、４１３ｂ、４１３ｃ、４１３ｘとで構成される。Ａ則信号受信回路４０１ａとＡ則信号受信回路４０１ｂとＡ則信号受信回路４０１ｃとＡ則信号受信回路４０１ｘは同一の構成である。また、μ則信号出力回路４１３ａとμ則信号出力回路４１３ｂとμ則信号出力回路４１３ｃとμ則信号出力回路４１３ｘは同一の構成である。
【００５４】
Ａ則信号受信回路４０１ａ、４０１ｂ、４０１ｃ、４０１ｘにはそれぞれＡ則一次群ＰＣＭ信号４２１ａ、４２１ｂ、４２１ｃ、４２１ｘが入力され、パラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂ、４２３ｃ、４２３ｘが出力される。
【００５５】
パラレルＡ則ＰＣＭ信号４２３ａ、４２３ｂ、４２３ｃ、４２３ｘは、セレクタ４０７によって順次選択されることで同一の信号線上に時分割多重化され、時分割多重化Ａ則ＰＣＭ信号４２８として出力される。時分割多重化Ａ則ＰＣＭ信号４２８は、Ａ則−μ則変換器４０８に入力され、逐次それに相当するμ則のビットパターンに置き換えられた時分割多重化μ則ＰＣＭ信号４２９に変換される。時分割多重化μ則ＰＣＭ信号４２９は、セレクタ４０９により然るべきパラレルμ則ＰＣＭ信号４３１ａ、４３１ｂ、４３１ｃ、４３１ｘへ振り分けられる。
【００５６】
μ則信号出力回路４１３ａ、４１３ｂ、４１３ｃ、４１３ｘには、それぞれパラレルμ則ＰＣＭ信号４３１ａ、４３１ｂ、４３１ｃ、４３１ｘが入力され、μ則一次群ＰＣＭ信号４３４ａ、４３４ｂ、４３４ｃ、４３４ｘが出力される。
（第５の実施の形態）
図６は、この発明による第５の実施の形態（μ則−Ａ則変換装置とＡ則−μ則変換装置とを含むμ則−Ａ則変換装置及びＡ則−μ則変換装置）を示すブロック図である。図３に示す第２の実施の形態（３回線以上の複数の回線を収容するμ則−Ａ則変換装置）と図５に示す第４の実施の形態（３回線以上の複数の回線を収容するＡ則−μ則変換装置）とを含んだ構成で、双方向性のμ則のＡ則の相互変換装置を実現している。
【００５７】
μ則一次群ＰＣＭ信号２１ａ、２１ｂ、２１ｃ、２１ｘを入力してＡ則一次群ＰＣＭ信号３４ａ、３４ｂ、３４ｃ、３４ｘを出力すると共に、Ａ則一次群ＰＣＭ信号４２１ａ、４２１ｂ、４２１ｃ、４２１ｘを入力してμ則一次群ＰＣＭ信号４３４ａ、４３４ｂ、４３４ｃ、４３４ｘを出力する。
【００５８】
【発明の効果】
この発明においては、入力される２つの信号を装置内部で８ビットのオクテット単位で位相同期させ、８ビットのパラレルデータに変換する。その結果、２つの回線からの入力データを時分割多重することが可能になり、装置内の８ビットのパラレル入出力を行うただ１台のμ則−Ａ則変換器（またはＡ則−μ則変換器）を用いて、μ則−Ａ則変換（またはＡ則−μ則変換）を行うことができる。
【００５９】
従来このような装置においては、収容する回線数だけμ則−Ａ則変換器（またはＡ則−μ則変換器）を必要とするのに対し、この発明によればμ則−Ａ則変換器（またはＡ則−μ則変換器）は装置内に１台あれば良い。そのため、コストが嵩張らず、回路構成が単純化でき、信頼性が向上するという効果を奏する。
【図面の簡単な説明】
【図１】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第１の実施の形態（２回線を収容するμ則−Ａ則変換装置）を示すブロック図である。
【図２】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第１の実施の形態（２回線を収容するμ則−Ａ則変換装置）の各信号のタイミング図である。
【図３】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第２の実施の形態（３回線以上の複数の回線を収容するμ則−Ａ則変換装置）を示すブロック図である。
【図４】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第３の実施の形態（２回線を収容するＡ則−μ則変換装置）を示すブロック図である。
【図５】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第４の実施の形態（３回線以上の複数の回線を収容するＡ則−μ則変換装置）を示すブロック図である。
【図６】この発明によるμ則−Ａ則変換装置及びＡ則−μ則変換装置の第５の実施の形態（μ則−Ａ則変換装置とＡ則−μ則変換装置とを含むμ則−Ａ則変換装置及びＡ則−μ則変換装置）を示すブロック図である。
【符号の説明】
１ａ、１ｂ、１ｃ、１ｘ μ則信号受信回路
２ａ、２ｂ ラインレシーバ
３ａ、３ｂ フレーム検出器
４ａ、４ｂ フレームバッファ
５ａ、５ｂ フレーム位置比較器
６ａ、６ｂ シリアル・パラレル変換器
７ セレクタ
８ μ則−Ａ則変換器
９ セレクタ
１０ａ、１０ｂ パラレル・シリアル変換器
１１ａ、１１ｂ フレーム挿入器
１２ａ、１２ｂ ラインドライバ
１３ａ、１３ｂ、１３ｃ、１３ｘ Ａ則信号出力回路
２１ａ、２１ｂ、２１ｃ、２１ｘ μ則一次群ＰＣＭ信号
２２ａ、２２ｂ ユニポーラμ則一次群信号
２３ａ、２３ｂ、２３ｃ、２３ｘ パラレルμ則ＰＣＭ信号
２４ａ、２４ｂ フレームバッファ書き込み側アドレスリセットパルス
２５ａ、２５ｂ フレームバッファ読み出し側アドレスリセットパルス
２７ａ、２７ｂ シリアルμ則ＰＣＭ信号
２８ 時分割多重化μ則ＰＣＭ信号
２９ 時分割多重化Ａ則ＰＣＭ信号
３０ａ、３０ｂ シリアルＡ則ＰＣＭ信号
３１ａ、３１ｂ、３１ｃ、３１ｘ パラレルＡ則ＰＣＭ信号
３２ 装置内部フレームパルス
３３ａ、３３ｂ フレームビット付加済みシリアルＡ則ＰＣＭ信号
３４ａ、３４ｂ、３４ｃ、３４ｘ Ａ則一次群ＰＣＭ信号
３５ タイミングパルス生成器
４０１ａ、４０１ｂ、４０１ｃ、４０１ｘ Ａ則信号受信回路
４０２ａ、４０２ｂ ラインレシーバ
４０３ａ、４０３ｂ フレーム検出器
４０４ａ、４０４ｂ フレームバッファ
４０５ａ、４０５ｂ フレーム位置比較器
４０６ａ、４０６ｂ シリアル・パラレル変換器
４０７ セレクタ
４０８ Ａ則−μ則変換器
４０９ セレクタ
４１０ａ、４１０ｂ パラレル・シリアル変換器
４１１ａ、４１１ｂ フレーム挿入器
４１２ａ、４１２ｂ ラインドライバ
４１３ａ、４１３ｂ、４１３ｃ、４１３ｘ μ則信号出力回路
４２１ａ、４２１ｂ、４２１ｃ、４２１ｘ Ａ則一次群ＰＣＭ信号
４２２ａ、４２２ｂ ユニポーラＡ則一次群信号
４２３ａ、４２３ｂ、４２３ｃ、４２３ｘ パラレルＡ則ＰＣＭ信号
４２４ａ、４２４ｂ フレームバッファ書き込み側アドレスリセットパルス
４２５ａ、４２５ｂ フレームバッファ読み出し側アドレスリセットパルス
４２７ａ、４２７ｂ シリアルＡ則ＰＣＭ信号
４２８ 時分割多重化Ａ則ＰＣＭ信号
４２９ 時分割多重化μ則ＰＣＭ信号
４３０ａ、４３０ｂ シリアルμ則ＰＣＭ信号
４３１ａ、４３１ｂ、４３１ｃ、４３１ｘ パラレルμ則ＰＣＭ信号
４３３ａ、４３３ｂ フレームビット付加済みシリアルμ則ＰＣＭ信号
４３４ａ、４３４ｂ、４３４ｃ、４３４ｘ μ則一次群ＰＣＭ信号
Claims (8)
- 電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、
装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、
μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、
前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、
前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、
前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、
前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、
前記μ則信号受信回路が、
前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、
前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、
前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、
前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、
前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器と
を含んで構成され、
前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換することを特徴とするμ則−Ａ則変換装置。 - 電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、
装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、
μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、
前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、
前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、
前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、
前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、
前記μ則信号受信回路が、
前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、
前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、
前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、
前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、
前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、
前記Ａ則信号出力回路が、
前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したシリアルＡ則ＰＣＭ信号を出力するパラレル・シリアル変換器と、
前記シリアルＡ則ＰＣＭ信号に必要なフレームビットを付加するフレーム挿入器と、
フレームビット付加済みのシリアルＡ則ＰＣＭ信号を所定の出力振幅レベルに変換したＡ則一次群ＰＣＭ信号を出力するラインドライバとを含んで構成され、
前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換することを特徴とするμ則−Ａ則変換装置。 - 電話回線に用いられる変換則であるμ則とＡ則の変換に関するμ則−Ａ則変換装置であって、
装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、
μ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するμ則信号受信回路と、
前記パラレルμ則ＰＣＭ信号を交互に選択することで前記パラレルμ則ＰＣＭ信号を時分割多重して時分割多重化μ則ＰＣＭ信号を生成する第１のセレクタと、
前記時分割多重化μ則ＰＣＭ信号を時分割多重化Ａ則ＰＣＭ信号に変換するμ則−Ａ則変換器と、
前記時分割多重化Ａ則ＰＣＭ信号をＡ則側回線へ出力されるようにパラレルＡ則ＰＣＭ信号に振り分ける第２のセレクタと、
前記パラレルＡ則ＰＣＭ信号をシリアル信号に変換したＡ則一次群ＰＣＭ信号を出力するＡ則信号出力回路とを備え、
前記μ則信号受信回路が、
前記μ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラμ則一次群信号を出力するラインレシーバと、
前記ユニポーラμ則一次群信号を一時的に蓄積するフレームバッファと、
前記ユニポーラμ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、
前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、
前記フレームバッファから読み出されたシリアルμ則ＰＣＭ信号をパラレル信号に変換したパラレルμ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、
前記μ則信号受信回路の数量と前記Ａ則信号出力回路の数量とが等しく、
前記μ則一次群ＰＣＭ信号を前記Ａ則一次群ＰＣＭ信号に変換することを特徴とするμ則−Ａ則変換装置。 - 電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、
装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、
Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、
前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、
前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、
前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、
前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力す るμ則信号出力回路とを備え、
前記Ａ則信号受信回路が、
前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、
前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、
前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、
前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、
前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器と
を含んで構成され、
前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換することを特徴とするＡ則−μ則変換装置。 - 電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、
装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、
Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、
前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、
前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、
前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、
前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力するμ則信号出力回路とを備え、
前記Ａ則信号受信回路が、
前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、
前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、
前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、
前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、
前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、
前記μ則信号出力回路が、
前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したシリアルμ則ＰＣＭ信号を出力するパラレル・シリアル変換器と、
前記シリアルμ則ＰＣＭ信号に必要なフレームビットを付加するフレーム挿入器と、
フレームビット付加済みのシリアルμ則ＰＣＭ信号を所定の出力振幅レベルに変換したμ則一次群ＰＣＭ信号を出力するラインドライバとを含んで構成され、
前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換することを特徴とするＡ則−μ則変換装置。 - 電話回線に用いられる変換則であるＡ則とμ則の変換に関するＡ則−μ則変換装置であって、
装置内部で基準として使用される装置内部フレームパルスを生成するタイミングパルス生成器と、
Ａ則一次群ＰＣＭ信号を入力してパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するＡ則信号受信回路と、
前記パラレルＡ則ＰＣＭ信号を交互に選択することで前記パラレルＡ則ＰＣＭ信号を時分割多重して、時分割多重化Ａ則ＰＣＭ信号を生成する第３のセレクタと、
前記時分割多重化Ａ則ＰＣＭ信号を時分割多重化μ則ＰＣＭ信号に変換するＡ則−μ則変換器と、
前記時分割多重化μ則ＰＣＭ信号をμ則側回線へ出力されるようにパラレルμ則ＰＣＭ信号に振り分ける第４のセレクタと、
前記パラレルμ則ＰＣＭ信号をシリアル信号に変換したμ則一次群ＰＣＭ信号を出力するμ則信号出力回路とを備え、
前記Ａ則信号受信回路が、
前記Ａ則一次群ＰＣＭ信号をバイポーラ・ユニポーラ変換してユニポーラＡ則一次群信号を出力するラインレシーバと、
前記ユニポーラＡ則一次群信号を一時的に蓄積するフレームバッファと、
前記ユニポーラＡ則一次群信号のフレーム先頭部分を検出しフレーム先頭位置に同期したフレームバッファ書き込み側アドレスリセットパルスを生成するフレーム検出器と、
前記装置内部フレームパルスと前記フレームバッファ書き込み側アドレスリセットパルスとを比較し、その位置の時間的ずれを測定するフレーム位置比較器と、
前記フレームバッファから読み出されたシリアルＡ則ＰＣＭ信号をパラレル信号に変換したパラレルＡ則ＰＣＭ信号を出力するシリアル・パラレル変換器とを含んで構成され、
前記Ａ則信号受信回路の数量と前記μ則信号出力回路の数量とが等しく、
前記Ａ則一次群ＰＣＭ信号を前記μ則一次群ＰＣＭ信号に変換することを特徴とするＡ則−μ則変換装置。 - 前記フレームバッファが２フレーム分のデータ容量を持つＦＩＦＯメモリであることを特徴とする請求項１〜３のいずれかに記載のμ則−Ａ則変換装置。
- 前記フレームバッファが２フレーム分のデータ容量を持つＦＩＦＯメモリであることを特徴とする請求項４〜６のいずれかに記載のＡ則−μ則変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33461599A JP3570941B2 (ja) | 1999-11-25 | 1999-11-25 | μ則−Ａ則変換装置及びＡ則−μ則変換装置 |
| US09/717,403 US6965596B1 (en) | 1999-11-25 | 2000-11-22 | μ-Law-to-a-law translating equipment and a-law-to-μ-law translating equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33461599A JP3570941B2 (ja) | 1999-11-25 | 1999-11-25 | μ則−Ａ則変換装置及びＡ則−μ則変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156725A JP2001156725A (ja) | 2001-06-08 |
| JP3570941B2 true JP3570941B2 (ja) | 2004-09-29 |
Family
ID=18279368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33461599A Expired - Fee Related JP3570941B2 (ja) | 1999-11-25 | 1999-11-25 | μ則−Ａ則変換装置及びＡ則−μ則変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6965596B1 (ja) |
| JP (1) | JP3570941B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE392096T1 (de) * | 2001-11-27 | 2008-04-15 | Nokia Siemens Networks Gmbh | Verfahren zum austauschen von nach unterschiedlichen codierungsgesetzen erzeugten nutzinformationen zwischen wenigstens 2 teilnehmerendeinrichtungen |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534638B2 (ja) | 1973-05-11 | 1980-09-08 | ||
| NL8203110A (nl) * | 1982-08-05 | 1984-03-01 | Philips Nv | Vierde-orde digitaal multiplex systeem voor transmissie van een aantal digitale signalen met een nominale bitsnelheid van 44 736 kbit/s. |
| US4595907A (en) * | 1983-09-06 | 1986-06-17 | Rockwell International Corporation | PCM data translating apparatus |
| JPH0657075B2 (ja) | 1984-05-29 | 1994-07-27 | 富士通株式会社 | ディジタル通話路装置 |
| US5060227A (en) * | 1988-02-29 | 1991-10-22 | Motorola, Inc. | Digital telephone switch with simultaneous dual PCM format compatibility |
| JPH0834641B2 (ja) | 1989-07-19 | 1996-03-29 | 松下電器産業株式会社 | 時分割交換回路 |
| US5610922A (en) * | 1995-03-20 | 1997-03-11 | Raychem Corporation | Voice plus 4-wire DDS multiplexer |
| JP2000032576A (ja) * | 1998-07-09 | 2000-01-28 | Nec Corp | 通話路スイッチング装置および通話路スイッチング方法、並びに記録媒体 |
| US6747988B1 (en) * | 1999-02-26 | 2004-06-08 | Eci Telecom Ltd. | Switching system for telecommunications network |
-
1999
- 1999-11-25 JP JP33461599A patent/JP3570941B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-22 US US09/717,403 patent/US6965596B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6965596B1 (en) | 2005-11-15 |
| JP2001156725A (ja) | 2001-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149038A (en) | Method and apparatus for fault detection in PCM muliplexed system | |
| US4543652A (en) | Time-division switching unit | |
| US5901136A (en) | System and method for controlling timing in a distributed digital cross-connect system | |
| US7362779B1 (en) | Transmission of data frames as a plurality of subframes over a plurality of channels | |
| US7515613B2 (en) | Data transmission apparatus and data transmission method | |
| US6493361B1 (en) | Data transmission and receiving system for multiplexing data with video data | |
| US5892770A (en) | Process for converting digital data streams having an ATM cell structure | |
| KR970002743B1 (ko) | 디지탈 키 전화 시스템 | |
| JP3570941B2 (ja) | μ則−Ａ則変換装置及びＡ則−μ則変換装置 | |
| US6959011B2 (en) | Data transmission and reception system, data transmitter and data receiver | |
| US6285687B1 (en) | Timing system and method for distributing a timing signal | |
| US6625240B1 (en) | Byte alignment/frame synchronization apparatus | |
| US5164940A (en) | Modular communication system with allocatable bandwidth | |
| JPH0712159B2 (ja) | 高次デイジタル伝送システム | |
| JP2005079963A (ja) | 映像信号伝送システム及び方法並びに送信装置及び受信装置 | |
| JP3952676B2 (ja) | 多重化装置 | |
| JP2923363B2 (ja) | 信号処理ユニット | |
| JP2573766B2 (ja) | 映像信号送受信装置 | |
| CA1089962A (en) | Bit switching of word synchronized data | |
| JPH05145591A (ja) | 高速データの伝送方式 | |
| JP2735513B2 (ja) | 多重化変復調装置 | |
| JPS61125240A (ja) | Ｐｃｍ通信におけるシステムの分割方式 | |
| JPS62171357A (ja) | 並列伝送方式 | |
| KR0147508B1 (ko) | 개선된 타임스위치/리이크 인터페이스장치 | |
| JPH04247744A (ja) | Ａｔｍセル同期方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040518 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040608 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040622 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3570941 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070702 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |