KR0147508B1 - 개선된 타임스위치/리이크 인터페이스장치 - Google Patents

Abstract

본 발명은 타임스위치/링크 인터페이스장치에 관한 것으로, 타임스위치 프로세서로 부터 루프백제어명령을 수신받아 루프1 인에이블신호와 루프5 인에이블신호를 발생하는 테스트 인에이블신호 발생수단(31)과; 상기 테스트 인에이블발생수단으로 부터 루프1 인에이블신호가 입력되면 데이타 다중화 및 링크패리티발생부로 부터 소정 타임슬롯의 데이타를 수신하여 데이타송신부측으로 루프백시키는 루프1래치(32);및 상기 테스트 인에이블발생수단으로 부터 루프5 인에이블신호가 입력되면 프레임 메모리로 부터 소정 타임슬롯의 데이타를 수신하여 병렬/직렬 변환부측으로 루프백시키는 루프 5 래치(33)가 구비되어 루프 1이 가능하므로 TSIA측으로 부터 송신된 데이타를 TSIA측에서 받아보아 자신의 통화로를 시험할 수 있으며, 루프5가 가능하므로 상대측에서 통화로를 시험할 수 있으므로 유지보수가 용이하게 된다.

Description

개선된 타임스위치/링크 인터페이스 장치

제1도는 본 발명을 설명하기 위하여 도시한 타임스위칭블럭의 개략적인 구성도.

제2도는 종래의 타임스위치/링크 인터페이스장치를 도시한 블럭도.

제3도는 일반적인 루프백의 종류를 도시한 개략도.

제4도는 본 발명에 따른 개선된 타임스위치/링크 인터페이스장치를 도시한 블럭도.

제5도의 (a)내지 (j)는 제4도에 도시된 프로세서 정합부와 타임스위치 프로세서 사이의 타이밍도.

제6도는 본 발명에 따른 유지보수 레지스터의 데이타 포맷을 도시한 도면

제7도는 본 발명에 따른 에러 및 경보 레지스터의 데이타 포맷을 도시한 도면.

제8도는 본 발명에 따른 상태 레지스터의 데이타 포맷을 도시한 도면

제9도는 본 발명에 따라 CDL과 TSL간 통신채널의 데이타 포맷을 도시한 도면이다.

*도면의 주요부분에 대한 부호의 설명

1-1~1-4: 타임슬롯 인터체인지 장치 2:타임스위치/링크 인터페이스장치

3:제어메모리/유지보수장치 4:타임스위치프로세서

11:데이타수신 및 선택부 12:다중화 및 링크 패리티발생부

13:병/직별 변환부 14:CM12 엔코딩부

15:송신클럭발생부 16:IPC데이타 수신 및 직병렬변환부

17:프러세서 정합부 18:송신메모리

19:수신메모리 20:레지스터부

21:링크패리티 검사부 22:CM12 디코딩부

23:클럭재생부 24:직/병렬변환부

25:프레임 메모리 26:수신리타이밍부

27:데이타송신부 28:병/직렬변환 및 IPC데이타 송신부

30:루프백처리부 31:테스트인에이블 발생회로

32:루프1래치 33:루프5 래치

본 발명은 디지탈 전(全)전자교횐기의 타임스위치에 있어서,타임스위치와 링크간을 인터페이스하기 위한 장치에 관한 것으로, 특히 유지보수를 용이하게 하기 위하여 루프백기능이 추가되어 개선된 타임스위치/링크 인터페이스장치(TLIA:Time Switch Link Interface Board Assembly)에 관한 것이다.

디지탈 전전자교환기의 스위칭계통은 일반적으로 T-S-T로 구성되는바, 타임스위치(T)는 제1도에 도시된 바와 같이 가입자측으로 부터 2,048kHz의 32서브하이웨이(32 SHW:여기서 1SHW는 32채널이므로 32SHW=32×32=1,024채널(=1K 채널))의 직렬 데이타 스트림을 입력받아 병렬로 변환 및 다중화한 후 음성메모리에 순차적으로 기록하고, 제어메모리의 데이타에 따라 랜덤하게 독출하여 타임슬롯을 교환하며 수신된 1K의 타임슬럿을 제어메모리의 제어에 따라 가입자측으로 분배하는 4개의 타임슬롯 인터체인지장치(TSIA; Time Slot Interchange Board Assembly)(1-1~1-4)와; 상기 4개의 TSIA로 부터 입력받은 1K타임슬롯의 데이타를 병직렬변환 및 다중화한 후 CM12 엔코딩하여 1K링크측으로 출력하며 링크측으로부터 수신된 데이타를 CM12디코딩하여 직병렬 변환한 후 역다중화하여 TSIA로 출력하는 타임스위치/링크 인터페이스장치(2); 및 타임스위치 프로세서와 인터페이스하며 각종 제어메모리 및 유지보수기능을 제공하는 제어메모리 및 유지보수장치(3)로 구성되어 타임슬롯교환 을 수행한다 .

이와 같은 타임스위치에 있어서 종래의 TLIA는 제2도에 도시된 바와 같이 제1 TSIA그룹(TSIA0~TSIA3)또는 제2 TSIA그룹(TSIA0~TSIA3)으로 부터 각각 4K 가입자의 전화채널데이타(8비트)와 패리티 비트(1비트)및 유효비트(valid bit:1비트)를 입력받아 상기 유효비트에 따라 가입자전화채널을 선택하는 데이타 수신 및 선택부(11)와 ; 제어 인터워킹(CI: control interworking) 블럭으로부터 이중화된 프로세서간통신(IPC:Inter Processor Communicaton) 데이타를 수신하여 직렬-병렬 변환하는 IPC데이타 수신 및 직렬 / 병렬 변환부(16); 상기 데이타수신 및 선택부(11)의 출력과 IPC데이타수신 및 직렬 / 병렬변환부(16)의 출력을 프레임구조에 따라 다중화하고 링크패리티 데이타를 삽입하여 출력하는 다중화 및 링크패리티발생부(12); 송신클럭발생부(15);상기 송신클럭방생부(15)의 출력클럭에 따라 상기 다중화 및 링크패스티발생부(12)의 다중화된 출력을 병렬-직렬 변환하여 ECL레벨의 NRZ직렬 비트열로 출력하는 병렬/직렬 변환부 (13); 상기 송신클럭발생부(15)의 출력클럭에 따라 상기 직렬변환된 송신데이타를 CM12방식으로 부호화하여 광송수신기(OTRD)로 출력하는 CM12엔코딩부(14); 상기 광송수신기(OTRD)의 출력 혹은 CM12엔코딩된 비트열을 수신하여 CM12디코딩하는 CM12 디코딩부(22); 상기 디코딩된 비트열로부터 수신클럭을 재생하는 클럭재생부(23); 재생된 클럭에 따라 상기 CM12 디코딩부(22)의 출력을 직렬-병렬 변환하는 직병렬변환부(24); 재생된 클럭에 따라 수신타이밍을 발생하는 수신리타이밍부(26); 상기 수신리타이민부(26)의 출력클럭과 프레임동기 신호에 따라 상기 병렬로 변환된 수신데이타를 순차적으로 저장하고, TSIA의 요구타이밍에 따라 순차적으로 읽혀지는 프레임 메모리(25); 상기 프레임 메모리(25)의 출력에서 가입자전화 채널데이타를 TSIA로 송신하는 데이타송신부(27); 상기 프레임 메모리(25)의 출력에서 IPC데이타를 병렬-직렬 변환한 후 CI로 출력하는 병렬 /직렬변환 및 IPC데이타 송신부(28); 상기 프레임 메모리(25)의 출력에서 링크패리티를 검사하는 링크패리티검사부(21); 타임스위치 프로세서와 인터페이스를 위한 프로세서정합부(17); 상기 프로세서정합부를 통해 TSP가 송신하고자 하는 데이타를 저장하고 있는 송신메모리(16); 수신된 데이타를 타임스위치 프로세서에서 읽어가기 위한 수신 메모리(19); 상기 링크패리티검사결과와 같은 각종 상태정보를 저장하고 있는 레지스터부(21)로 구성되어 있다 .상기와 같이 구성된 TLIA는 TSIA로 부터 가입자 전화채널데이타를 수신하고, CI블럭으로 부터 IPC데이타를 수신하여 0타임슬롯부터 1023타임슬롯까지의 8비트, 1024채널 데이타 스트림으로 다중화하고, 이 데이타 스트림에서 512 채널마다 만들어진 링크 패리티 데이타가 511, 1023 타임슬롯에 삽입되며, 링크 상태 데이타가 513타임 슬롯에 , 그리고 512타임슬롯은 CDL블럭과 통신을 위하여 사용된다.

그런데 상기와 같이 구성되는 종래의 타임스위치/링크 인터페이스 장치에서는 시험을 위한 루프백기능이 미비되어 유지보수가 어려운 문제점이 있었다.

즉, 종래의 TLIA에 있어서, 유지보수를 위해서는 CM12엔코더(14)의 출력을 전부 CM12디코딩부(22)로 루프백하여 통화로를 시험해야 했기 때문에 회선을 사용중에는 시험이 어려운 문제점이 있었다.

이에 본 발명은 상기와 같은 종래의 문제점을 해소하기 위하여 안출된 것으로, 유지보수를 용이하게 하기 위하여 루프1, 루프5를 제공하도록 된 개선된 타임스위/링크 인터페이스장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 장치는 타임슬롯교환장치로부터 가입자전화채널 데이타를 병렬로 수신하고, 제어인터워킹(CI)장치로부터 IPC데이타를 직렬로 수신한 후 병렬로 변환하여 상기 가입자 전화채널데이타와 소정 프레임으로 다중화한 후 링크패리티를 삽입한 후 병렬/직렬변환하여 CM12부호화하여 송신클럭에 따라 광송수신기(OTRD)로 전송하고, 상기 OTRD로부터 수신된 데이타를 CM12디코딩하고 클럭을 재생한 후 상기 재생된 클럭에 따라 직렬-병렬 변환하여 프레임동기신호와 수신타이밍 신호에 따라 프레임 메모리에 순차적으로 저장되고, 상기 프레임 메모리로부터 가입자 전화체널데이타는 TSIA로 송신하고, IPC데이타는 병렬-직렬변환후 CI블럭으로 송신하며 타임스위치로부터 송신 데이타를 저장하고 수신데이타를 출력하며 링크패리티를 검사하는 타임스위치/링크 인터페이스장치에 있어서, 상기 타임스위치 프로세서로부터 루프백제어명령을 수신받아 루프1인에이블신호와 루프5 인에에블신호를 발생하는 테스트 인에에블신호 발생수단과 ;상기 테스트 인에이블발생수단으로 부터 루프1 인에이블신호가 입력되면 데이타 다중화 및 링크패리티발생부로 부터 소정 타임슬롯의 데이타를 수신하여 데이타송신부측으로 루프백시키는 루프1 래치; 및 상기 테스트 인에이블발생수단으로 부터 루프5 인에이블신호가 입력되면 프레임 메모리로 부터 소정 타임슬롯의 데이타를 수신하여 병렬/직렬 변환부측으로 루프백시키는 루프5 래치가 구비된 것을 특징으로 한다.

이와 같이 본 발명에 따라 루프 1이 가능하므로 TSIA측으로 부터 송신된 데이타를 TSIA측에서 받아보아 자신의 통화로를 시험할 수 있으며, 루프5가 가능하므로 상대측에서 통화로를 시험할 수 있으므로 유지보수가 용이하게 된다.

이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하기로 한다.

먼저, 이해의 편의를 위하여 일반적인 루프백의 종류를 살펴보면, 제3도에 도시된 바와 같이 ,자신의 타임스위칭블럭(TSW)으로 부터 수신된 데이타를 자신의 타임스위치링크부(TSL)에서 자신측으로 루프백시키는 루프1(LOOP 1)과, 중앙데이타링크(CDL)에서 자신측으로 루프백시키는 루프 2(LOOP 2),공간 스위칭부(SSW)에서 자신측으로 루프백시키는 루프3(LOOP 3), 중앙데이타링크(CDL)에서 상대측으로 루프백시키는 루프 4(LOOP 4), 타임스위치링크부(TSL)에서 상대측으로 루프백시키는 루프 5(LOOP 5)등이 있다.

따라서, 타임스위치링크부(TSL 즉, TLIA)에서 제공할 수 있는 루프기능은 루프1과 루프 5가 있으며, 본 발명에 따른 TLIA보드에서는 제4도에 도시된 바와같이 타임스위치 프로세서로부터 루프백제어명령을 수신받아 루프1 인에이블신호와 루프5 인에이블신호를 발생하는 테스트 인에이블신호 발생회로(31)과; 상기 테이프인 에이블발생회로(31)로 부터 루프 1인 에이블신호가 입력되면 데이타 다중화 및 링크패리티 발생부(12)로 부터 소정 타임슬롯의 데이타를 수신하여 데이타 송신부(27)측으로 루프백시키는 루프1 래치(32); 및 상기 테스트 인에이블발생회로(31)로 부터 루프5 인에이블신호가 입력되면 프레임 메모리 (25)로 부터 소정 타임슬롯의 데이타를 수신하여 병렬/직렬변환부(13)측으로 루프백시키는 루프5 래치(33)로 구형되어 있다.

즉, 본 발명에 따른 개선된 타임스위치/ 링크 인터페이스장치는 제4도에 도시된 바와 같이, 제1 TSIA그룹(TSIA0~TSIA3) 또는 제2 TSIA그룹(TSIA0~TSIA3)으로 부터 각각 4K 가입자의 전화채널데이타(8비트)와 패리티 비트(1비트)및 유효비트(valid bit: 1비트)를 입력받아 상기 유효비트에 따라 가입자전화채널을 선택하는 데이타수신 및 선택부(11)와; 제어 인터워킹(CI:control interworking)블럭으로 부터 이중화된 프로세서간 통신(IPC:Inter Processor Communication)데이타를 수신하여 직렬-병렬 변환하는 IPC데이타 수신 및 직렬/병렬 변환부(16); 상기 데이타수신 및 선택부(11)의 출력과 IPC데이타 수신 및 직렬/병렬 변환부(16)의 출력을 프레임구조에 따라 다중화하고 링크패리티 데이타를 삽입하여 출력하는 다중화 및 링크패리티발생부(12); 송신클럭발생부(15); 상기 송신클럭발생부(15)의 출력클럭에 따라 상기 다중화 및 링크패리티 발생부(12)의 다중화된 출력을 병렬-직렬 변환하여 ECL레벨의 NRZ직렬 비트열로 출력하는 방렬/직렬변환부(13); 상기 송신클럭발생부(15)의 출력클럭에 따라 상기 직렬변환된 송신데이타를 CM12방식으로 부호화하여 광송수신기(OTRD)로 출력하는 CM12엔코딩부(14); 상기 광송수신기(OTRD)의 출력 혹은 CM12엔코딩된 비트열을 수신하여 CM12디코딩하는 CM12디코딩부(22); 상기 디코딩된 비트열로 부터 수신클럭을 제생하는 클럭재생부(23); 재생된 클럭에 따라 상기 CM12디코딩부(22)의 출력을 직렬-병렬 변환하는 직병렬변환부(24); 재생된 클럭에 따라 수신타이밍을 발생하는 수신리타이밍부(26); 상기 수신리타이밍부(26)의 출력클럭과 프레임동기신호에 따라 상기 병렬로 변환된 수신데이타를 순차적으로 저장하고, TSIA의 요구타이밍에 따라 순차적으로 읽혀지는 프레임 메모리(25); 상기 프레임 메모리(25)의 출력에서 가입자전화채널데이타를 TSIA로 송신하는 데이타송신부(27); 상기 프레임 메모리(25)의 출력에서 IPC데이타를 병렬-직렬 변환한 후 CI로 출력하는 병렬/직렬변환 및 IPC데이타 송신부(28); 상기 프레임 메모리(25)의 출력에서 링크패리티를 검사하는 링크패리티검사부(21); 타임스위치 프로세서와 인터페이스를 위한 프로세서정합부(17); 상기 프로세서정합부(17)를 통해 TSP가 송신하고자 하는 데이타를 저장하고 있는 송신메모리(18); 수신된 데이타를 프로세서에서 읽어가기 위한 수신메모리(18); 수신된 데이타를 프로세서에서 읽어가기 위한 수신메모리(19); 상기 링크패리티검사결과와 같은 각종 상태정보를 저장하고 있는 레지스터부(21); 상기 레지스터부(21)를 통해 타임스위치 프로세서로부터 루프백제어명령을 수신받아 루프1 인에이블신호와 루프5 인에이블 신호를 발생하는 테스트 인에이블신호 발생회로(31); 상기 테스트인에이블발생수단으로 부터 루프1 인에이블신호가 입력되면 다중화 및 링크패리티발생부(12)로 부터 소정 타임슬롯의 데이타를 수신하여 데이타송신부(27)측으로 루프백시키는 루프1 래치(32); 및 상기 테스트 인에이블발생회로(31)로 부터 루프5 인에이블신호가 입력되면 프레임 메모리로 부터 소정 타임슬롯의 데이타를 수신하여 병렬/직렬 변환부(13)측으로 루프백시키는 루프5 래치(33)로 구성되어 있다.

상기와 같이 구성되는 TLIA장치의 개략적인 동작을 살펴보면, 가입자 전화채널 데이타는 65.536Mbps의 NRZ 직렬비트열로 다중화되어 CM12 부호로 변환된 후 타임 슬롯0, 1에 CM12부호에 위반되어 삽입된 프레임 정렬데이타(FAW)와 함께 광신호 송수신장치인 OTRD로 송출된다. OTRD로 부터 광신호에서 전기적인 신호로 변환된 CM12비트열을 수신하여 비트클럭 및 프레임을 추출하고, 추출된 비트클럭으로 데이타를 리타임하여 CM12부호를 NRZ로 복호화한다. 이어서 ,검출된 시스템 프레임 위상정보를 기준으로 수신비트열로부터 타임슬롯단위로 8비트의 가입자전화 채널데이타로 변환된 수신데이타는 재생클럭에 동기되어 프레임 메모리(25)에 수록되고, 상기 프레임 메모리(25)에 수록된 데이타는 TSIA의 요구 타이밍에 따라 읽혀지며, 읽혀진 데이타는 링크패리티 검사부(21)에서 데이타 링크의 전송상 오류가 발생하였는지 여부가 점검된다. 또한 프레임 메모리의 수신데이타는 역다중화되어 가입자전화 채널은 TSIA로 송출되고 ,IPC데이타는 CI 블럭으로 송출된다.

이어서, 상기와 같은 구성에서 종래와 중복되는 블럭에 대해서는 자세한 설명을 생략하고, 본 발명에 따라 부가된 루프백기능을 중심으로 설명한다.

먼저, 본 발명에 따른 루프제어명령이 오고가는 TD-BUS는 제5도의 (a)내지 (j)에 도시된 바와 같이, 시스템 클럭선(SCLK), 모드/어드레스 및 송신데이타의 시작을 표시하는 FS신호선, 송신데이타 직렬버스선(TxD), TD버스 선택신호선(TB-SEL), 모드/어드레스 직렬데이타 버스(MOD/ADDR 0), 모드/어드레스 직렬데이타1 버스(MOD/ADDR 1), 모드/어드레스 직렬 데이타 2 버스(MOD/ADDR 2), 모드/어드레스 직렬 데이타3 버스(MOD/ADDR 3), 수신 직렬데이타 버스(RxD), 데이타 송수신 준비상태신호선(/RDY),인터럽트(INT)등과 같은 11개의 신호선을 갖는 직렬버스로서 타임스위치프로세서(TSP)가 프로세서 정합부(17)를 통해 송신 메모리(18), 수신메모리(19), 레지스터부(20)를 억세스할 수 있게 한다.

여기서, 레지스터부(20)는 제6도와 같은 데이타 포맷을 갖는 유지 보수레지스터(MR)와 제7도와 같은 데이타 포맷을 갖는 에러경보레지스터(EAR), 제8도와 같은 데이타 포맷을 갖는 상태 레지스터(STR)로 이루어진다.

또한, 상기 TD-BUS를 통해 데이타가 전달되는 타이밍은 제5도에 도시된 바와 같이, 1.25MHz의 시스템 클럭(SCLK)에 동기되어 8kHz의 /FS신호가 로우가 되는 타이밍에 MOD/ADR 0~MOD/ADR3 선으로 8비트의 모드 및 어드레스신호가 직렬 전송되고 ,상기 어드레스에 의해 선택된 장치가 /RDY신호를 로우로 떨어뜨리며, 이에 따라 TxD 혹은 RxD직렬 버스선을 통해 8비트의 데이타가 전송된다.

여기서, 모드/어드레스신호선을 통해 전송되는 모드신호에 따라 TLIA에서 사용되는 모드별 기능은 다음 표1에 도시된 바와 같다.

상기 표[1]에 있어서, 모드 0~모드4는 TSIA 및 CMMA를 위해 사용되는 모드이고, 모드8은 TSP가 유지보수 레지스터에 제어데이타를 라이트하는 모드이다. 이때, 유지보수 레지스터(MR)의 데이타 포맷은 제6도에 도시된 바와 같이 D0비트가 DSEL, D1비트가 IPSEL1, D2비트가 IPSEL2, D3비트가 TDSEL, D4비트가 루프1, D5비트가 L00P5, D6비트가 1, D7비트가 0이다.

따라서 , 본 발명에 따라 류프백 제어명령은 상기 모드8에서 유지보수 레지스터의 D5, D4비트에 0또는 1을 설정하므로써 발생되는데, 본 발명의 실시예에서는 그 내용이 다음 표[2]와 같다.

상기 표[2]에서와 같이 유지보수 레지스터의 D5, D4비트가 0,0이면 루프1, 루프5가 인에이블되고, 0,1이면 루프5가 인에이블되며, 1,0이면 루프1이 인에이블되고, 1,1이면 루프1, 루프5가 모두 금지된다. 여기서, 루프1이 인에이블되면 다중화 및 링트패리티발생부(12)로 부터 타임슬럿 0의 데이타를 래치하여 데이타 송신부(27)를 통해 TSIA측으로 루프백하고 ,루프5가 인에이블되면 프레임 메모리(25)로 부터 타임슬럿 1,020의 데이타를 래치하여 병렬/직렬 변환부(13)를 통해 OTRD측으로 루프백한다.

한편, 모드9는 레지스터부에 있는 레지스터를 읽어오는 모드로서 ,어드레스비트 A12와 A11이 0.0이면 유지보수레지스터(MR) 리드, 0,1이면 에러경보레지스터(EAR)리드, 1.0이면 상태레지스터(STR)리드를 나타낸다.

이때, 에러경보레지스터(EAR)의 데이타 포맷은 제7도에 도시된 바와 같이 , D0=NFPF, D1=TPE, D2=LNKE, D3=LPE, D4=LNKF, D5=RCLKF, D6=CLKF, D7=OF를 나타내고, 상태레지스터(STR)의 포맷은 제8도에 나타낸 바와같이 D0=DSLD, D1=IPSLD0, D2=IPSLD1, D3=TESTEN, D4=OTBP, D5=CSO, D6=CS1을 나타낸다.

한편, TLIA-A는 CDL블럭과 타임슬럿 512를 이용하여 서로 통신할 수 있는데, 모드 A에서 송신 메모리(18)에 송신하고자 하는 데이타를 라이트하면, 이 데이타는 타임슬롯 512에 실려 CDL블럭으로 전송된다. 그리고 CDL블럭에서 수신되는 데이타는 프레임 메모리(25)를 통해 수신메모리(19)에 순차적으로 저장되므로 타임슬롯512에 해당하는 어드레스 (수신메모리 어드레스 511번지)를 모드 D로 읽어서 CDL 블럭으로 부터 수신된 데이타를 해석한다. 이때 CDL블럭과 전송되는 데이타의 포맷은 제9도에 도시된 바와 같이 D0=SLFF, D1=DSLD, D2=IPSLD1, D3=TDSEL1, D4=TESTEN, D5=IPSLD0, D6=1, D7=0이다 .여기서, SLFF가 0이면 중앙데이타링크가 정상인 것을 나타내고 1이면 기능상에 장애가 발생한 것을 나타내며, DSLD는 SSW로 송출되는 데이타의 액티브 혹은 스탠바이를 나타내는 비트로서 0이면 액티브, 1이면 스탠바이를 나타낸다. 또한 , IPSLD1은 CI로 송출되는 IPC데이타의 액티브 혹은 스탠바이를 나타내는 비트로서, 0이면 액티브, 1이면 스탠바이를 나타내고, TDSEL1은 SSW, CPIA로 부터 오는 데이타 선택을 결정하는 비트로서 0이면 CPIA데이타를 선택하고 1이면 SSW데이타를 선택한다. 그리고 ,TESTEN은 TLIA-A의 IPC데이타 테스트상태를 표시하는 비트로서 ,0이면 테스트중인 것을 나타내고 1이면 테스트중이 아닌 것을 나타내며, IPSLD0은 이중화된 CI(CI(A)), CI(B))로 부터 수신된 데이타의 선택상태를 나타내는 비트로서, 0이면 상대편 플랜의 데이타를 선택한 것을 나타내고, 1이면 자기 플랜의 데이타를 선택한 것을 나타낸다.

이상에서 살펴본 바와 같이 본 발명에 따른 타임스위치/링크 인터페이스장치는 통화로 시험을 위한 루프백기능이 구비되어 유지보수를 용이하게 하며, 특히 서비스를 중단하지 않고서도 통화로를 시험할 수 있는 효과가 있다.

Claims (1)

1. 타임슬롯교환장치(TSIA)로 부터 가입자전화채널 데이타를 병렬로 수신하고, 제어인터워킹(CI)장치로 부터 IPC데이타를 직렬로 수신한 후 병렬로 변환하여 상기 가입자 전화채널데이타와 소정 프레임으로 다중화한 후 링크패리티를 삽입한 후 병렬/'직렬변환하여 CM12부호화하여 송신클럭에 따라 광송수신기(OTRD)로 전송하고, 상기 광송수신기(OTRD)로 부터 수신된 데이타를 CM12 디코딩하고 클럭을 재생한 후 상기 재생된 클럭에 따라 직렬-병렬 변환하여 프레임 동기 신호와 수신타이밍신호에 따라 프레임 메모리(25)에 순차적으로 저장되고, 상기 프레임 메모리로부터 가입자 전화채널데이타는 TSIA로 송신하고, IPC데이타는 병렬-직렬변환 후 CI블럭으로 송신하며 타임스위치 프로세서(TSP)로 부터 입력된 송신 데이타를 저장하고 수신데이타를 출력하며 링크패리티를 검사하는 타임스위치/링크 인터페이스장치에 있어서, 상기 타임스위치 프로세서로 부터 루프백제어명령을 수신받아 루프1 인에이블신호와 루프5 인에이블신호를 발생하는 테스트 인에이블신호 발생수단과 (31); 상기 테스트 인에이블발생수단(31)으로 부터 루프1 인에이블신호가 입력되면 데이타 다중화 및 랭크패리티 발생부(12)로 부터 소정 타임슬롯의 데이타를 수신하여 데이타 송신부(27)로 루프백시키는 루프1 래치(32); 및 상기 테스트 인에이블 발생수단(31)으로 부터 루프5 인에이블신호가 입력되면 상기 프레임 메모리(25)로 부터 소정 타임슬롯의 데이타를 수신하여 병렬/직렬 변환부(13)로 루프백시키는 루프5 래치(33)가 구비된 것을 특징으로 하는 개선된 타임스위치/링크 인터페이스 장치.