JPH07212334A - バースト伝送装置及びバースト伝送システム - Google Patents

Abstract

(57)【要約】 【目的】 バースト化処理の際発生する遅延を減少させ
て、情報の伝送遅延を減少させる。 【構成】 １フレーム構成のデータバーストをｍ個（ｍ
は任意の整数）に分割したｍ個のデータサブバーストと
して伝送路に出力する制御手段（３０、３８）を構成で
ある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル情報の伝送を
バースト方式で行うデータ通信に関し、より詳細には、
バースト方式で１：１又は１：ｎの通信を行う多重化伝
送方式に関する。

【０００２】従来から、交換機と加入者端末とを接続す
る伝送路として２線式ケーブルが用いられている。この
２線式ケーブルを用いた伝送方式としては、２線式時分
割伝送、２線ハイブリッド伝送、２線周波数分割などが
知られている。このうち、２線式時分割伝送方式は他の
２つの伝送方式に比べ、装置構成上の問題点が少なく、
また伝送速度も高くとれることから、現在では最も注目
されている。

【０００３】２線式時分割伝送方式は１：１の伝送を基
本とするが、最近では１：ｎの伝送も提案されている。
いずれにしても、このような伝送では、データのバース
ト化のために、伝送すべき情報を一端バッファに蓄積す
る必要があるため、この際に生じる伝送遅延が問題とな
る。

【０００４】

【従来の技術】図１３は、１：１の伝送方式を用いたバ
ースト伝送システムの構成を示すブロック図である。ア
ナログ電話器やＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅ
ｒｖｉｃｅｓ Ｄｉｇｉｔａｌ ｎｅｔｗｏｒｋ）端末
などの端末装置はそれぞれ、回線終端装置（又はネット
ワーク終端装置ともいう）１０及び伝送路Ｌを介して、
交換局に収容されている。伝送路Ｌは同軸又は光ファイ
バケーブル等で構成される。交換局は、交換機１２、局
内回線終端装置１４及び操作・設定装置１６を有する。
局内回線終端装置１４は、ネットワーク終端装置１０に
接続される伝送路Ｌを収容するとともに、データ多重／
分離の機能を具備する。操作・設定装置１６は、局内回
線終端装置１４の動作を定義する情報を設定する。交換
機１２はデータ交換を行う。なお、図１３において、便
宜上、ネットワーク終端装置１０を記号ＯＮＵで示し、
局内回線終端装置１４を記号ＳＬＴで示してある。

【０００５】図１４は、図１３に示すバースト伝送シス
テムの動作を示すタイミング図である。図１４に示す伝
送はいわゆるピンポン伝送と呼ばれるもので、各伝送路
Ｌを時分割的に用い、一定周期Ｔごとに、交換局から端
末装置へのデータ伝送と端末装置から交換局へのデータ
伝送を交互に行う。図１３及び図１４では、交換局から
端末装置方向を「下り」と定義し、下り方向に伝送され
るデータバーストを下りデータバーストという。また、
端末装置から交換局方向を「上り」、上り方向に伝送さ
れるデータバーストを上りデータバーストという。図１
４では、交換局が送出する伝送情報が下りデータバース
トとして、対応する伝送路Ｌに送出される動作を示して
いる。

【０００６】図１５は、１：ｎの伝送方式を用いたバー
スト伝送システムの構成を示すブロック図である。図１
５において、図１３と同一の構成要素には同一の参照番
号を付してある。

【０００７】図１５に示すように、分岐装置１８が伝送
路Ｌ中に設けられている。分岐装置１８は、１つの伝送
路Ｌを複数の伝送路に分岐させる。この分岐装置１８を
設けることで、交換局から見れば、１つの伝送路Ｌに複
数の端末装置（換言すれば、ネットワーク終端装置）が
接続されたことになる。このような構成により、伝送路
Ｌを効率的に用いて、多くの端末装置を収容することが
可能となる。

【０００８】図１６は、図１５に示すバースト伝送シス
テムの動作を示すタイミング図である。図１６は、分岐
装置１８を介してｎ個の端末装置が接続されているある
１つの伝送路の動作を示す。交換局からの下りデータバ
ーストは、放送形式で伝送される。この下りデータバー
ストは、ｎ個の端末装置の各々に送出されるべき下りデ
ータ列１〜ｎを有している。各下りデータ列１〜ｎは連
続データである。ｎ個の端末装置はそれぞれ、後述する
ようにして決められる各々のタイミングでｎ個の上りデ
ータバーストを対応する伝送路Ｌに出力する。上記、１
つの下りデータバーストを伝送し、引き続いてｎ個のデ
ータバーストをある間隔をもって連続的に伝送する処理
は、一定周期Ｔごとに行われる。なお、一定周期Ｔで伝
送可能な情報量は、１：１及び１：ｎの伝送方式のいず
れを用いても同一である。

【０００９】図１７（Ａ）は１：ｎ伝送で用いられる下
りデータバーストのフレーム構成を示し、図１７（Ｂ）
は１：ｎ伝送で用いられる上りデータバーストのフレー
ム構成を示す。

【００１０】図１７（Ａ）に示す下りデータバーストの
１フレームは周期Ｔｄ（＜Ｔ）の長さであり、この中
に、プリアンブルパターンＰＲ、フレーム同期用パター
ンＦＲ、オーバヘッド情報ＯＨ、及び情報Ｄｉ（ｉ＝
１、２、・・・、ｎ）がこの順に配列されている。プリ
アンブルパターンＰＲ、フレーム同期用パターンＦＲ、
及びオーバヘッド情報ＯＨは冗長部（ヘッダ部）を構成
する。プリアンブルパターンＰＲは、受信データの再生
及びクロック信号の再生のためのパターンデータであ
る。フレーム同期用パターンＦＲは、一定周期Ｔの検出
のためのパターンデータである。オーバヘッド情報は、
情報Ｄ１〜Ｄｎを格納するフレーム内の情報領域の使用
状態を示す情報である。情報Ｄ１〜Ｄｎはそれぞれ、交
換局からｎ個の端末装置へ伝送される情報である。

【００１１】図１７（Ｂ）に示す上りデータバーストの
１フレームは周期Ｔｕ（＜Ｔ）であり、この中に、プリ
アンブルパターンＰＲ、フレーム同期用パターンＦＲ、
オーバヘッド情報ＯＨ、及び情報Ｄがこの順に配列され
ている。なお、上りデータバースト内のフレーム同期用
パターンＦＲは、バーストの先頭を示すパターンであ
る。

【００１２】図１５に示す各ネットワーク終端装置１０
は、伝送路Ｌを介して送信されてきたデータバーストの
プリアンブルパターンＰＲからクロック信号を再生し、
フレーム同期用パターンを検出した後、再生クロック信
号に同期した所定のタイミングになった時に、図１７
（Ｂ）に示すデータバーストの送出を開始する。また、
図１５に示す局内回線終端装置１４は、ｎ個の端末装置
から順次データバーストを受信し、各データバーストの
プリアンブルパターンＰＲからクロック信号を再生し
て、続くフレーム同期用パターンＦＲ及び情報を受信す
る。

【００１３】図１８は、図１５に示す各ネットワーク終
端装置１０及び局内回線終端装置１４の各伝送路Ｌ毎に
設けられるデータのバースト化に関する回路部分（以
下、バースト回路という）の構成を示す図である。図１
８に示す回路は、２つのＴ時間データメモリ回路２０及
び２２と、２つのスイッチ２４（ＳＷ１）及び２６（Ｓ
Ｗ２）と、バースト化回路２８と、Ｔ時間作成回路３０
と、冗長部回路３２と、インバータ３４とを有する。

【００１４】以下、図１５に示す局内回線終端回路１４
の１つの伝送路Ｌに接続された場合を例にとり、図１８
の回路を説明する。図１５に示す交換機１２からの伝送
情報は、スイッチ２４でデータメモリ回路２０と２２の
いずれか一方に送出される。いま、スイッチ２４がデー
タメモリ回路２０を選択しているものとすると、端末装
置宛の上記伝送情報（図１７（Ａ）の情報Ｄ１〜Ｄｎに
相当する）はデータメモリ２０に書き込まれる。この
間、スイッチ２６はデータメモリ回路２２を選択し、先
に書き込まれた伝送情報をデータメモリ回路２２から読
み出す。上記スイッチ２４と２６の制御は、Ｔ時間作成
回路３０が出力するタイミング信号に従い、行われる。
このタイミング信号はスイッチ２６に直接与えられ、ス
イッチ２４にはインバータ３４を介して与えられる。こ
のようにして、Ｔ時間毎にスイッチ２４と２６が切り換
えられ、一方のデータメモリ回路２０又は２２にデータ
を書き込んでいる間に、他方のデータメモリ回路２０又
は２２からデータを読み出す。

【００１５】バースト化回路２８は、Ｔ時間作成回路３
０が出力するタイミング信号を受け、この後スイッチ２
６を介して受け取った伝送情報に対し、冗長部を付加す
る。前述のように、冗長部はプリアンブルパターンＰ
Ｒ、フレーム同期用パターンＦＲ及びオーバヘッド情報
ＯＨを含む。このようにして生成されたデータバースト
は、図１７（Ａ）のフレームフォーマットで対応する伝
送路Ｌに送出される。

【００１６】各ネットワーク終端装置１０に設けられた
図１８の構成も同様に動作する。この場合、スイッチ２
４が受け取る伝送情報は対応の端末装置からのものであ
る。

【００１７】

【発明が解決しようとする問題点】しかしながら、上記
従来の１：１及び１：ｎのバースト伝送のいずれにおい
ても、図１４及び１６に示すように一定時間Ｔのある周
期で情報を蓄積し、次の周期で伝送路Ｌに送出する構成
のため、この処理でＴ時間の遅延が発生し、情報の伝送
遅延が生じるという問題点があった。

【００１８】従って、本発明は上記従来の問題点を解決
し、バースト化処理の際発生する遅延を減少させて、情
報の伝送遅延を減少させることを目的とする。

【００１９】

【問題点を解決するための手段】本発明は、伝送路に接
続され、伝送路に対し伝送すべき伝送情報とその先頭に
付加された制御情報を含む冗長情報（ヘッダ情報）とを
含むフレーム構成のデータバーストを送信するバースト
伝送装置において、伝送情報を一時記憶するメモリ手段
と、該情報に冗長情報を付加する冗長情報付加手段と、
前記メモリ手段からの情報と前記冗長情報付加手段から
の冗長情報を受け取り、前記フレーム構成のデータバー
ストをｍ個（ｍは任意の整数）に分割したｍ個のデータ
サブバーストとして伝送路に出力する制御手段とを設け
た構成である。

【００２０】１フレームのデータバーストは、例えばｍ
個に均等に分割できる。この場合は、例えば、先頭のデ
ータサブバーストのみ冗長情報を有することになる。

【００２１】また、冗長情報のすべて、又は一部をｍ個
に均等に分割し、ｍ個に分割した伝送情報に付加するこ
ともできる。冗長情報の一部をｍ個に分割する場合、残
りの冗長情報は、例えばすべて先頭のデータサブバース
トに付加することができる。

【００２２】

【作用】本発明では、冗長情報と伝送情報とを含むフレ
ーム構成のデータバーストをｍ個のデータサブバースト
に分割して送出する。従って、バースト化の際の遅延
は、１フレームの周期をＴとすればＴ／ｍとなる。例え
ば、メモリ手段が２つのメモリから構成されている場
合、一方に伝送情報を書き込み、他方から読み出すの
で、Ｔ／ｍ時間毎に２つのメモリの動作を切り換えれば
よい。従来構成では、Ｔ時間毎にメモリの動作を切り換
える必要がある。

【００２３】フレーム同期やクロック信号の再生は、あ
るサブバーストに付加された１フレーム分の冗長情報又
は、分割された冗長情報から所定のパターンを検出する
ことで行われる。

【００２４】

【実施例】以下、本発明の実施例を説明する。

【００２５】図１は、従来技術と対比させた本発明の第
１の実施例を示すタイミング図である。説明の都合上、
まず、第１の実施例で１フレームのデータバーストがど
のようにデータサブバーストに分割されるのかを図１を
参照して説明し、その後に第１の実施例のブロック構成
を説明する。

【００２６】図１は、図１５に示すような１：ｎの伝送
方式を用いたバースト伝送システムにおける下り方向
（交換局から端末装置方向）のデータ伝送を示してい
る。従来技術によれば、図示するある端末装置宛の伝送
情報（連続下りデータ列）は、図示する一定周期Ｔ（時
刻ｔ１から始まる）の次の周期（時刻ｔ２から始まる）
で、データバーストとして伝送路に送出される。

【００２７】これに対し、本発明の第１の実施例によれ
ば、従来技術で一定周期Ｔ内に伝送されていた下りデー
タバーストを同一周期内で、その先頭から複数（図１の
例では４つ）のデータサブバーストＤＤ１〜ＤＤ４に均
等に分割して伝送する。ある端末装置宛の伝送情報は、
これらのデータサブバーストＤＤ１〜ＤＤ４内に分散さ
れる。そして、各データサブバーストＤＤ１〜ＤＤ４の
間に、上りデータバーストＵＤ１〜ＵＤ４を伝送する。
図１の例では、上りデータバーストはデータサブバース
トに分割していないが、後述するように、下りデータバ
ーストのサブバースト化に加え、上りデータバーストも
データサブバーストに分割することもできる。

【００２８】図１の例では、一定周期Ｔ内の下りデータ
バーストは４等分される。従って、先頭のデータサブバ
ーストＤＤ１のみ冗長情報を有する。従って、図１に示
すように、データサブバーストＤＤ１が伝送できる伝送
情報量は、他のデータサブバーストＤＤ２〜ＤＤ４が伝
送できる伝送情報量よりも少ない。また、第１の実施例
によれば、下りデータバーストを分割して４つのデータ
サブバーストＤＤ１〜ＤＤ４を生成するためにはＴ／４
の遅延時間でよく、従来技術よりも伝送の高速化が可能
になる。更に、一時的に記憶するメモリ回路の容量も原
理上、／ｍでよい。

【００２９】図２（Ａ）は、第１の実施例による１フレ
ーム分の下り方向データバーストのフォーマットを示
し、図２（Ｂ）は上り方向データバーストのフォーマッ
トを示す。図２（Ａ）に示すように、１フレーム分の下
りデータバーストは、ｍ個に等分されており、各データ
サブバーストはＴｄ／ｍの長さを有している（Ｔｄは一
定周期Ｔ内の下りデータバーストのデータ長）。先頭の
データサブバーストのみ、冗長情報であるプリアンブル
パターンＰＲ、フレーム同期用パターンＦＲ及びオーバ
ヘッド情報ＯＨを含む。その他のデータサブバーストは
伝送情報のみを含む。後述するように、これらの伝送情
報のみを含むデータサブバーストについては、先頭のデ
ータサブバースト内に含まれる冗長情報を検出、保持
し、これを用いて伝送情報を受信し、再生する。

【００３０】図２（Ｂ）に示すように、１フレーム分の
上り方向データバーストをｍ個に等分する。１つの上り
データバーストのデータ長をＴｕとすれば、１つのデー
タサブバーストはＴｕ／ｍのデータ長を持つ。先頭のデ
ータサブバーストのみ、冗長情報であるプリアンブルパ
ターンＰＲ、フレーム同期用パターンＦＲ及びオーバヘ
ッド情報ＯＨを含む。その他のデータサブバーストは伝
送情報のみを含む。例えば、１：１の伝送方式におい
て、ある端末装置は交換局にｍ個のデータサブバースト
を送出し、交換局では先頭のデータサブバーストから冗
長情報を検出、保持し、これを用いて伝送情報を受信
し、再生する。

【００３１】図３は、本発明の第１の実施例の構成を示
すブロック図であって、より詳細には、図１３又は図１
５に示すバースト伝送システムの各ネットワーク終端装
置１０及び局内回線終端装置１４の各伝送路Ｌ毎に設け
られるデータのバースト化に関する回路部分（バースト
回路）の構成を示す図である。図３において、前述した
図に示す構成要素と同一のものには、同一の参照番号を
付してある。図３に示すバースト回路は、２つのデータ
メモリ回路２０Ａ及び２２Ａと、２つのスイッチ２４
（ＳＷ１）及び２６（ＳＷ２）と、バースト化回路２８
Ａと、Ｔ時間作成回路３０と、冗長部回路３２と、イン
バータ３４と、１／ｍ時間作成回路３８と、フォーマッ
ト変換処理部４０と、サービス設定部４２とを有する。

【００３２】１／ｍ時間作成回路３８は、Ｔ時間作成回
路３０が生成するＴ時間毎のタイミング信号を受信し、
Ｔ／ｍ時間毎にタイミング信号（１／ｍ先頭信号）をス
イッチ２６及びインバータ３４に出力する。また、１／
ｍ時間作成回路３８が生成するタイミング信号は更に、
バースト化回路２８Ａに出力される。バースト化回路２
８Ａは、Ｔ時間作成回路３０が出力するタイミング信号
と、１／ｍ時間作成回路３８が出力するタイミング信号
とを同時に受け取ったときに、一定周期Ｔの始まりを知
る。このとき、冗長部回路３２からの冗長信号を伝送路
Ｌに出力する。なお、１／ｍ時間作成回路３８は、一定
周期Ｔの始まりに同期してＴ時間毎に１／ｍ先頭信号を
出力する構成であってもよい。

【００３３】フォーマット変換処理部４０は、例えば交
換機１２（図１３又は図１５）からの伝送情報を受信
し、交換機が扱うことのできるフォーマットから伝送可
能なフォーマットに変換する。なお、このフォーマット
変換を規定するパラメータ情報はサービス設定部４２を
介して、所定の範囲内で任意に設定できる。フォーマッ
ト変換された伝送情報は、スイッチ２４に出力される。
サービス設定部４２は、前述したフォーマット変換を規
定するパラメータ情報の設定や、冗長情報の設定等を行
う。

【００３４】次に、図３に示す構成の動作を説明する。

【００３５】フォーマット変換処理部４０は伝送情報を
受け取り、フォーマット変換処理を行って、フォーマッ
ト変換された伝送情報をスイッチ２４に出力する。今、
スイッチ２４はフォーマット変換処理部４０とデータメ
モリ回路２０Ａとを接続し、スイッチ２６はバースト化
回路２８Ａとデータメモリ回路２２Ａとを接続している
ものとする。フォーマット変換処理部４０からの伝送情
報は、スイッチ２４を介してデータメモリ回路２０Ａに
書き込まれる。この時、先に書き込まれた伝送情報がデ
ータメモリ回路２２Ａから読み出され、バースト化回路
２８Ａに出力される。

【００３６】いま、スイッチ２６が切り換えられて、デ
ータメモリ回路２２Ａからの伝送情報がバースト化回路
２８Ａに出力される際に、Ｔ時間作成回路３０からのタ
イミング信号と１／ｍ時間作成回路３８からの１／ｍ先
頭信号が同時に出力されたものとする。この場合、バー
スト化回路２８Ａは冗長部回路３２が出力する冗長情報
を伝送路Ｌに送出後、引き続いてデータメモリ回路２２
Ａからの伝送情報を伝送路Ｌに送出する。図２（Ａ）に
お示すフォーマットの場合、ＰＲ、ＦＲ、ＯＨの送出
後、伝送情報Ｄ１が伝送路Ｌに送出される。この動作の
間、データメモリ回路２０Ａには、図２（Ａ）に示す伝
送情報Ｄ２、Ｄ３・・・が書き込まれる。

【００３７】Ｔ／ｍ時間経過後、１／ｍ時間作成回路３
８はタイミング信号を出力し、スイッチ２４及び２６が
切り換わる。これにより、フォーマット変換処理部４０
からの伝送情報はスイッチ２４を介してデータメモリ回
路２２Ａに書き込まれ、データメモリ回路２０Ａに書き
込まれた伝送情報は読み出され、スイッチ２６を介して
バースト化回路２８Ａに出力される。図２（Ａ）の場
合、バースト化回路２８Ａは伝送情報Ｄ２、Ｄ３・・・
を受け取り、そのまま伝送路Ｌに出力する。この際、冗
長情報は送出されない。

【００３８】以上のようにして、１フレーム当りｍ個の
データサブバーストを作成し、伝送路Ｌに送出する。Ｔ
時間が経過すると、Ｔ時間作成回路３０はタイミング信
号を出力し、同時に１／ｍ時間作成回路３８が１／ｍ先
頭信号を出力する。従って、バースト化回路２８Ａは次
の周期Ｔの開始を知り、冗長部回路３２からの冗長情報
を伝送路Ｌに送出する。

【００３９】以上、本発明の第１の実施例を説明した。
図３の構成は、図１３及び図１５に示す各ネットワーク
終端装置１０又は局内回線終端装置１４に適上り方向及
び下り方向のバーストデータ伝送のいずれにも適用でき
る。なお、図３に示すフォーマット変換部４０やサービ
ス設定部４２そのものは、従来のバースト伝送システム
でも採用されているので、その詳細な構成の説明は省略
する（便宜上、図１３及び図１５では、これらの図示は
省略してある）。更に、第１の実施例で新たに採用した
１／ｍ時間作成回路３８の構成はハードウエア又はソフ
トウエアのいずれでもよく、かつ当業者であれば明らか
なので、その説明を省略する。

【００４０】次に、本発明の第２の実施例を説明する。

【００４１】図４は、従来技術と対比させた本発明の第
２の実施例を示すタイミング図である。説明の都合上、
まず、第２の実施例で１フレームのデータバーストがど
のようにデータサブバーストに分割されるのかを図４を
参照して説明し、その後に第２の実施例のブロック構成
を説明する。

【００４２】図４は、図１５に示すような１：ｎの伝送
方式を用いたバースト伝送システムにおける下り方向
（交換局から端末装置方向）のデータ伝送を示してい
る。従来技術によれば、図示する伝送情報（連続下りデ
ータ列）は、図示する一定周期Ｔ（時刻ｔ１から始ま
る）の次の周期（時刻ｔ２から始まる）で、データバー
ストとして伝送路に送出される。

【００４３】これに対し、本発明の第２の実施例によれ
ば、従来技術で一定周期Ｔ内に伝送されていた下りデー
タバーストを同一周期内で、冗長情報も含めて複数（図
１の例では４つ）のデータサブバーストＤＤ１〜ＤＤ４
に分割して伝送する。従って、図４に示すように、各デ
ータサブバーストは等しい伝送情報量を有する。この
点、先頭のデータサブバーストのみ他のデータサブバー
ストよりも少ない伝送情報量を有する第１の実施例とは
相違する。なお、第２の実施例によれば、冗長情報のす
べてを分割してもよく、またその一部（例えば、オーバ
ヘッド情報ＯＨのみ）を分割してもよい。

【００４４】なお、第１の実施例と同様に、各データサ
ブバーストＤＤ１〜ＤＤ４の間に、上りデータバースト
ＵＤ１〜ＵＤ４を伝送する。図４の例では、上りデータ
バーストはデータサブバーストに分割していないが、後
述するように、下りデータバーストのサブバースト化に
加え、上りデータバーストもデータサブバーストに分割
することもできる。

【００４５】図５（Ａ）は、第２の実施例による１フレ
ーム分の下り方向データバーストのフォーマットを示
し、図５（Ｂ）は上り方向データバーストのフォーマッ
トを示す。図５（Ａ）に示すように、１フレーム分の下
りデータバーストは、ｍ個に等分されており、各データ
サブバーストはＴｄ／ｍの長さを有している（Ｔｄは一
定周期Ｔ内の下りデータバーストのデータ長）。各デー
タサブバーストは同一の冗長情報量と同一の伝送情報量
を扱うことができる。図５（Ａ）の場合、先頭のデータ
サブバーストのみ、冗長情報として、プリアンブルパタ
ーンＰＲと、フレーム同期用パターンＦＲと、分割され
たオーバヘッド情報ＯＨを有し、その他のデータサブバ
ーストは等しい冗長情報量を伝送可能であるが、分割さ
れたオーバヘッド情報ＯＨのみを有している。受信側で
は、先頭のデータサブバースト内のプリアンブルパター
ンＰＲとフレーム同期用パターンＦＲを検出し、記憶し
て、その後のデータサブバースト受信のためのクロック
信号の生成やタイミングを決める。

【００４６】更に、図５（Ａ）において、冗長情報のす
べてをｍ個に分割することもできる。この場合、各デー
タサブバーストは、分割されたプリアンブルパターンＰ
Ｒと、分割されたフレーム同期用パターンＦＲと、分割
されたオーバヘッド情報とを含む。この場合、図５
（Ａ）の２つのブランク領域にはそれぞれ、ＰＲとＦＲ
が挿入される。プリアンブルパターンＰＲとフレーム同
期用パターンＦＲとが分割されたことで、各データサブ
バーストごとに受信情報の再生のためのクロック信号な
どが抽出される。ただし、各データサブバーストに付加
されている冗長情報は分割された冗長情報なので、信号
再生の精度は多少劣化する。

【００４７】図５（Ｂ）に示すように、図５（Ａ）と同
様にして、１フレーム分の上り方向データバーストをｍ
個に分割する。１つの上りデータバーストのデータ長を
Ｔｕとすれば、１つのデータサブバーストはＴｕ／ｍの
データ長を持つ。図５（Ｂ）の場合、先頭のデータサブ
バーストのみ、冗長情報として、プリアンブルパターン
ＰＲ、フレーム同期用パターンＦＲ及び分割されたオー
バヘッド情報ＯＨを含む。その他のデータサブバースト
は冗長情報として、分割されたオーバヘッド情報のみを
含む。なお、各データサブバーストが分割されたプリア
ンブルパターンＰＲ、分割されたフレーム同期用パター
ンＦＲ及び分割されたオーバヘッド情報を含むようにす
ることもできる。

【００４８】図６は、本発明の第２の実施例の構成を示
すブロック図であって、より詳細には、図１３又は図１
５に示すバースト伝送システムの各ネットワーク終端装
置１０及び局内回線終端装置１４の各伝送路Ｌ毎に設け
られるデータのバースト化に関する回路部分（バースト
回路）の構成を示す図である。図６において、図３に示
す構成要素と同一のものには、同一の参照番号を付して
ある。図６に示すバースト回路は、図３に示す冗長部回
路３２に代えて冗長部回路３２Ａを用い、更に分割回路
４４を設けて構成されている。冗長部回路３２Ａは、サ
ービス設定部４２からの冗長情報に関する設定信号に加
え、Ｔ時間作成回路３０がＴ時間毎に出力するタイミン
グ信号を受け取る。分割回路４４は、１／ｍ時間作成回
路３８が各周期Ｔの開始時点で出力する１／ｍ先頭信号
及び１／ｍ毎に出力するタイミング信号と、Ｔ時間作成
回路３０がＴ時間毎に出力するタイミング信号と、冗長
部回路３２Ａが出力する情報情報とを受け取り、冗長情
報を分割してバースト化回路２８Ａに出力する。

【００４９】次に、図６の動作を説明する。以下に説明
する動作では、図５（Ａ）に示すように、先頭のデータ
サブバーストのみプリアンブルパターンＰＲとフレーム
パターンＦＲを有し、各サブデータブーストは、冗長情
報として分割されたオーバヘッド情報ＯＨのみを有する
ものとする。

【００５０】フォーマット変換処理部４０は伝送情報を
受け取り、フォーマット変換処理を行って、フォーマッ
ト変換された伝送情報をスイッチ２４に出力する。今、
スイッチ２４はフォーマット変換処理部４０とデータメ
モリ回路２０Ａとを接続し、スイッチ２６はバースト化
回路２８Ａとデータメモリ回路２２Ａとを接続している
ものとする。フォーマット変換処理部４０からの伝送情
報は、スイッチ２４を介してデータメモリ回路２０Ａに
書き込まれる。この時、先に書き込まれた伝送情報がデ
ータメモリ回路２２Ａから読み出され、バースト化回路
２８Ａに出力される。

【００５１】いま、スイッチ２６が切り換えられて、デ
ータメモリ回路２２Ａからの伝送情報がバースト化回路
２８Ａに出力される際に、Ｔ時間作成回路３０からのタ
イミング信号と１／ｍ時間作成回路３８からの１／ｍ先
頭信号が同時に出力されたものとする。この場合、冗長
部回路３２Ａは冗長情報を分割回路４４に出力する。分
割回路４４は１／ｍ時間作成回路３８から１／ｍ先頭信
号と１／ｍ時間毎に出力されるタイミング信号とに応答
して、受け取った冗長情報のうち、プリアンブルパター
ンＰＲとフレームパターンＦＲをそのままバースト化回
路２８Ａに出力し、オーバヘッド情報ＯＨのうちの最初
の１／ｍの部分をバースト化回路２８Ａに出力する。バ
ースト化回路２８Ａは冗長部回路３２が出力する冗長情
報を伝送路Ｌに送出後、引き続いてデータメモリ回路２
２Ａからの伝送情報を伝送路Ｌに送出する。図５（Ａ）
にお示すフォーマットの場合、ＰＲ、ＦＲ、ＯＨの送出
後、伝送情報Ｄ１・・・Ｄｍが伝送路Ｌに送出される。
この動作の間、データメモリ回路２０Ａには、図２
（Ａ）に示すＤｍに続く伝送情報が書き込まれる。

【００５２】Ｔ／ｍ時間経過後、１／ｍ時間作成回路３
８はタイミング信号を出力し、スイッチ２４及び２６が
切り換わる。これにより、フォーマット変換処理部４０
からの伝送情報はスイッチ２４を介してデータメモリ回
路２２Ａに書き込まれ、データメモリ回路２０Ａに書き
込まれた伝送情報は読み出され、スイッチ２６を介して
バースト化回路２８Ａに出力される。図５（Ａ）の場
合、分割回路４４は次の１／ｍ時間作成回路３８からの
タイミング信号に同期して、次の１／ｍの分割オーバヘ
ッド情報ＯＨをバースト化回路２８Ａに出力する。バー
スト化回路２８Ａは、受け取った分割オーバヘッド情報
ＯＨを伝送路Ｌに送出した後、データメモリ回路２８Ａ
からの伝送情報を伝送路Ｌに送出する。

【００５３】以上のようにして、図５（Ａ）に示す１フ
レーム当りｍ個のデータサブバーストを作成し、伝送路
Ｌに送出する。Ｔ時間が経過すると、Ｔ時間作成回路３
０はタイミング信号を出力し、同時に１／ｍ時間作成回
路３８が１／ｍ先頭信号を出力する。以下、同様にして
動作する。

【００５４】なお、各データサブバーストに分割したプ
リアンブルパターンＰＲ、フレームパターンＦＲ及びオ
ーバヘッド情報ＯＨを付加する場合には、分割回路４４
は１／ｍ周期で１／ｍ時間作成回路３８から出力される
タイミング信号に応答して、これらの分割された冗長情
報をバースト化回路２８Ａに出力する。

【００５５】次に、本発明の第３の実施例を説明する。

【００５６】図７は、本発明の第３の実施例の構成を示
すブロック図である。図７中、図３及び図６に示す構成
要素と同一のものには同一の参照番号を付してある。第
３の実施例は、デュアルポートメモリなどの単一のデー
タメモリ回路４６を用いている点で、前述の第１及び第
２の実施例とは相違する。これにより、第３の実施例で
は、スイッチ２４及び２６を必要とせず、回路構成が簡
単化できる。

【００５７】図８は、図１５に示すような１：ｎの伝送
方式を用いたバースト伝送システムにおける下り方向
（交換局から端末装置方向）のデータ伝送を示してい
る。本発明の第３の実施例によれば、従来技術で一定周
期Ｔ内に伝送されていた下りデータバーストを同一周期
内で、冗長情報も含めて複数（図１の例では４つ）のデ
ータサブバーストＤＤ１〜ＤＤ４に分割して伝送する。
従って、図８に示すように、各データサブバーストは等
しい伝送情報量を有する。この点、先頭のデータサブバ
ーストのみ他のデータサブバーストよりも少ない伝送情
報量を有する第１の実施例とは相違する。なお、第３の
実施例によれば第２の実施例と同様に、冗長情報のすべ
てを分割してもよく、またその一部（例えば、オーバヘ
ッド情報ＯＨのみ）を分割してもよい。

【００５８】また、データメモリ回路４６の書き込み／
読み出し動作は、伝送情報の書き込みと読み出しが同時
に終了するように行われる。図９は、図８のデータサブ
バーストＤＤ１を拡大して図示したものである。伝送情
報である連続下りデータ列は、時刻ｔ１１でデータメモ
リ回路４６に書き込まれる。データメモリ回路４６の読
み出し動作速度は書き込み動作速度よりも早く設定して
あると、伝送情報の書き込みを開始した後、あるタイミ
ング図９では時刻ｔ１２）で読み出し動作を開始する。
そして、時刻ｔ１３で書き込みが完了すると同時に読み
出しも完了するようにする。

【００５９】次に、本発明の第４の実施例を説明する。
第４の実施例は、図１３又は図１５に示すバースト伝送
システムの各ネットワーク終端装置１０及び局内回線終
端装置１４の各伝送路Ｌ毎に設けられる受信系の構成を
示す図である。前述した第１の実施例では、先頭のデー
タサブバーストのみプリアンブルパターンＰＲとフレー
ム同期要パターンＦＲを有し、続くデータサブバースト
は伝送情報のみ有する。従って、これらの伝送情報のみ
を有するデータサブバーストを受信・再生するためのタ
イミング再生等の構成が必要となる。第４の実施例は、
このようなプリアンブルパターンＰＲとフレーム同期用
パターンＦＲを持たないデータサブバーストを受信・再
生する受信系である。

【００６０】図１０は、第４の実施例の構成を示すブロ
ック図である。図１０に示す受信系は、受信レベル再生
回路５０、ＰＲ（プリアンブルパターン）処理回路５
１、クロック再生回路５２、データ再生回路５３、ＦＲ
（フレーム同期用パターン）検出回路５４、バースト一
検出回路５５、位置情報メモリ回路５６、再生情報メモ
リ回路５７、Ｔ時間作成回路５８、１／ｍ時間作成回路
５９及びサービス設定部６０とを有する。また、装置内
部で生成される装置内クロック信号が図示するように各
部に与えられる。

【００６１】これらで構成される受信系の概要を説明す
ると、フレーム同期用パターンＦＲを持つデータサブバ
ーストでフレーム同期をとり、他のデータサブバースト
では同期をとらず、フレーム同期がとれた時のデータレ
ベル、クロック位相を記憶し、他のデータサブバースト
受信時は記憶された値を用いて処理を実行する。これに
より、バースト受信処理速度を早めることができ、この
結果データサブバースト間を少なくし、伝送情報量を増
加させることができる。

【００６２】以下、受信系の各部を詳述する。

【００６３】受信レベル再生回路５０は、受信レベルが
異なる各データサブバーストと同一レベルにするため、
内蔵する増幅回路のゲインを自動でコントロールする。
この自動コントロールにおいて、各データサブバースト
の仮想先頭位置で後述するリセット信号ＲＳＴを受け、
初期化した後コントロールし、そのときのコントロール
値を信号ＧＰとして、再生情報メモリ回路５７へ出力す
る。また、後述する信号ＧＰｎで指定された場合、その
値にゲインを設定する。

【００６４】ＰＲ処理回路５１は、受信データの位相が
異なる各データサブバーストを正常に受信できる位相を
自動で選択する。選択方法は、リセット信号ＲＳＴで初
期化した後、受信データの変化点を検出して最適な位相
のクロックを選択し、そのときの選択値を信号ＰＰとし
て、再生情報メモリ回路５７へ出力する。

【００６５】クロック再生回路５２は、装置内のクロッ
クを多相化し、信号ＰＰｎの選択値で選択された位相の
クロックを送出する。データ再生回路５３は、受信レベ
ル再生回路５０からの出力データをクロック再生回路５
２で選択されたクロックによりリタイミングする。

【００６６】ＦＲ検出回路５４は、リタイミングされた
データからデータサブバースト内のフレーム同期用パタ
ーンＦＲを検出し、正常なバーストであることを確認す
る。その確認結果を信号ＦＰとして、再生情報メモリ回
路５７及びバースト位置検出回路５５へ出力する。

【００６７】バースト位置検出回路５５は、信号ＦＰを
受けたことにより、Ｔ時間作成回路５８のＴ０からの遅
延をカウントして受信バースト位置とし、Ｔ１からＴｎ
までのバースト位置情報とする。その結果は、信号ＢＰ
として位置情報メモリ回路５６へ出力される。

【００６８】位置情報メモ情報メモリ回路５６は、サー
ビス設定部６０からの受信データサブバーストの数、長
さ、データサブバースト間隔等の情報をもとにＴ時間作
成回路５８及び１／ｍ時間作成回路５９からのタイミン
グ情報と信号ＢＰとで、リセット信号ＲＳＴ及びアドレ
ス信号ＡＤＲを作成する。

【００６９】信号ＢＰはＴ０を受けた時信号ＦＲを受信
している場合に、再生情報メモリ回路５７に格納され
る。リセット信号ＲＳＴは、受信データサブバーストの
先頭にプリアンブルパターンＰＲ及びフレーム同期パタ
ーンＦＲがある場合、新たにクロック再生及び受信レベ
ル再生を行うために各部を初期化する。アドレス信号あ
ＤＲは、１／ｍ時間毎に各データサブバートを再生する
ための必要な情報を格納する再生情報メモリ回路５７
へ、受信データサブバースト毎に格納されたアドレスを
与える。

【００７０】再生情報メモリ回路５７は、リセット信号
ＲＳＴを受けたことにより信号ＰＰ及び信号ＧＰをアド
レス信号ＡＤＲが示すメモリアドレスに格納する。また
リセット信号を受けない時は、アドレス信号ＡＤＲが示
すメモリアドレスに格納した信号ＰＰｎ及びＢＰｎを出
力する。信号ＰＰ及び信号ＧＰは信号ＦＰを受信してい
るときに再生情報メモリ回路５７に格納される。

【００７１】図１１は、位置情報メモリ回路５６と再生
情報メモリ回路５７の記憶内容の例を示す図である。位
置情報メモリ回路５６は端末装置ＯＮＵ１ーＯＮＵｎご
とに、想定位置、信号ＢＰ及びアドレス信号ＡＤＲを記
憶する。再生情報メモリ回路５７は、端末装置ＯＮＵ１
ーＯＮＵｎごとに、信号ＧＰとＰＰを記憶する。

【００７２】図１２は、第４の実施例の動作を示すタイ
ミング図である。想定される先頭の受信データサブバー
ストに対してリセット信号ＲＳＴが出力され、ゲインの
コントロール値を示す信号ＧＰと最適な位相のクロック
を示す信号ＰＰとを再生情報メモリ回路５７に出力す
る。再生情報メモリ回路５７は、各受信データサブバー
ストの先頭で信号ＧＰｎとＰＰｎを出力し、ＰＰとＦＲ
の冗長情報を持たないデータサブバーストを受信し再生
する。

【００７３】上記受信系は図２（Ａ）、（Ｂ）に示すフ
ォーマットのバースト信号を受信できるほか、図５
（Ａ）、（Ｂ）に示すフォーマットのバースト信号も受
信できる。なお、上記受信系は上りデータサブバースト
受信に特に有効であり、各加入者からの受信データの信
号レベル及びクロック位相が異なっても、先頭で検出し
た冗長情報で伝送情報の再生を継続して行えるため、デ
ータサブバースト間及び上りデータバースト間を詰める
ことが可能になり、情報伝送効率の低下を防ぐことがで
きる。

【００７４】

【発明の効果】以上説明したように、本発明によれば、
１フレーム構成のデータバーストをｍ個（ｍは任意の整
数）に分割したｍ個のデータサブバーストとして伝送路
に出力することとしたため、バースト化処理の際発生す
る遅延を減少させて、情報の伝送遅延を減少させること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の原理及び動作を示すタ
イミング図である。

【図２】本発明の第１の実施例で用いられるフレームフ
ォーマットを示す図である。

【図３】本発明の第１の実施例の構成を示すブロック図
である。

【図４】本発明の第２の実施例の原理及び動作を示すタ
イミング図である。

【図５】本発明の第２の実施例で用いられるフレームフ
ォーマットを示す図である。

【図６】本発明の第２の実施例の構成を示すブロック図
である。

【図７】本発明の第３の実施例の構成を示すブロック図
である。

【図８】本発明の第３の実施例の動作を示すタイミング
図である。

【図９】図８に示すタイミング図を一部拡大したタイミ
ング図である。

【図１０】本発明の第４の実施例の構成を示すブロック
図である。

【図１１】図１０に示す位置情報メモリ回路と再生情報
メモリ回路の記憶内容の一例を示す図である。

【図１２】本発明の第４の実施例の動作を示すタイミン
グ図である。

【図１３】１：１伝送方式のバースト伝送システムの構
成を示すブロック図である。

【図１４】図１３のバースト伝送システムの動作を示す
タイミング図である。

【図１５】１：ｎ伝送方式のバースト伝送システムの構
成を示すブロック図である。

【図１６】図１５のバースト伝送システムの動作を示す
タイミング図である。

【図１７】図１５で示すバースト伝送システムで用いら
れるフレームフォーマットを示す図である。

【図１８】従来のバースト回路の構成を示すブロック図
である。

【符号の説明】

２０Ａ、２２Ａ データメモリ回路 ２４、２６ スイッチ ２８Ａ バースト化回路 ３０ Ｔ時時間作成回路 ３２、３２Ａ 冗長部回路 ３４ インバータ ３８ １／ｍ時間作成回路 ４０ フォーマット変換処理部 ４２ サービス設定部 ４４、４４Ａ 分割回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 伝送路に接続され、伝送路に対し伝送す
   べき伝送情報とその先頭に付加された制御情報を含む冗
   長情報とを含むフレーム構成のデータバーストを送信す
   るバースト伝送装置において、 伝送すべき伝送情報を一時記憶するメモリ手段と、 該情報に冗長情報を付加する冗長情報付加手段と、 前記メモリ手段からの情報と前記冗長情報付加手段から
   の冗長情報を受け取り、前記フレーム構成のデータバー
   ストをｍ個（ｍは任意の整数）に分割したｍ個のデータ
   サブバーストとして伝送路に出力する制御手段とを有す
   ることを特徴とするバースト伝送装置。
2. 【請求項２】 前記制御手段は、前記メモリ手段からの
   情報と前記冗長情報付加手段からの冗長情報を受け取
   り、前記フレーム構成のデータバーストを冗長情報から
   順にｍ個（ｍは任意の整数）に等分割したｍ個のデータ
   サブバーストを生成して伝送路に出力する手段を有する
   ことを特徴とする請求項１記載のバースト伝送装置。
3. 【請求項３】 前記ｍ個のデータサブバーストのうち先
   頭のデータサブバーストのみ、前記冗長情報を有するこ
   とを特徴とする請求項１記載のバースト伝送装置。
4. 【請求項４】 前記制御手段は、前記メモリ手段からの
   情報と前記冗長情報付加手段からの冗長情報を受け取
   り、前記フレーム構成のデータバーストを、冗長情報を
   ｍ個（ｍは任意の整数）に分割し、かつ前記伝送情報を
   ｍ個に分割し、それぞれ１つの分割された冗長情報部分
   と情報部分とを有するｍ個データサブバーストを生成し
   て伝送路に出力する手段を有することを特徴とする請求
   項１記載のバースト伝送装置。
5. 【請求項５】 前記制御手段は、前記メモリ手段からの
   情報と前記冗長情報付加手段からの冗長情報を受け取
   り、前記フレーム構成のデータバーストを、冗長情報の
   所定部分をｍ個（ｍは任意の整数）に分割し、かつ前記
   伝送情報をｍ個に分割し、それぞれ１つの分割された冗
   長情報部分と情報部分とを有するｍ個データサブバース
   トを生成して伝送路に出力する手段を有することを特徴
   とする請求項１記載のバースト伝送装置。
6. 【請求項６】 前記ｍ個のデータサブバーストのうち先
   頭のデータサブバーストは、ｍ個に分割された冗長情報
   の１つと分割されない残りの冗長情報を含むことを特徴
   とする請求項５記載のバースト伝送装置。
7. 【請求項７】 前記バースト伝送装置は、更に、 伝送路を介して相手装置から伝送された少なくとも１つ
   のサブバーストに含まれる冗長情報からフレーム同期情
   報を抽出して記憶する同期手段と、 該同期手段に記憶されたフレーム同期情報をもとに規定
   されたタイミングに基づき、サブバースト位置を検出し
   てサブバーストを受信する受信手段とを有することを特
   徴とする請求項１記載のバースト伝送装置。
8. 【請求項８】 前記バースト伝送装置は、更に、 伝送路を介して相手装置から伝送されたフレーム構成の
   前記先頭のサブバーストに含まれる冗長情報からフレー
   ム同期情報を抽出して記憶する同期手段と、 該同期手段に記憶されたフレーム同期情報をもとに規定
   されたタイミングに基づき、残りの（ｍ−１）個のサブ
   バースト位置を検出して該サブバーストを受信する受信
   手段とを有することを特徴とする請求項３記載のバース
   ト伝送装置。
9. 【請求項９】 前記メモリ手段は、 第１のメモリと第２のメモリと、 第１及び第２のメモリと一方に伝送情報を書き込んでい
   る間は他方から伝送情報を読み出す書き込み／読み出し
   動作が、１／ｍの周期で交互に行なわれるように第１及
   び第２のメモリをスイッチ制御するスイッチ手段とを有
   することを特徴とする請求項１記載のバースト伝送装
   置。
10. 【請求項１０】 前記メモリ手段は、伝送情報の書き込
    みと読み出しが同時に終了するような書き込み／読み出
    し動作のタイミングで動作する単一のメモリを有するこ
    とを特徴とする請求項１記載のバースト伝送装置。
11. 【請求項１１】 交換局と、複数の端末装置と、複数の
    伝送路に設けられた端末装置側の終端装置と、交換局内
    に設けられ前記複数の伝送路に接続される終端装置とを
    有し、前記伝送路に対し情報とその先頭に付加された制
    御情報を含む冗長情報とを含むフレーム構成のデータバ
    ーストを伝送するバースト伝送システムにおいて、前記
    各終端装置はバースト伝送装置を有し、 該バースト伝送装置は、 伝送すべき伝送情報を一時記憶するメモリ手段と、 該情報に冗長情報を付加する冗長情報付加手段と、 前記メモリ手段からの情報と前記冗長情報付加手段から
    の冗長情報を受け取り、前記フレーム構成のデータバー
    ストをｍ個（ｍは任意の整数）に分割したｍ個のデータ
    サブバーストとして伝送路に出力する制御手段とを有す
    ることを特徴とするバースト伝送システム。
12. 【請求項１２】 各終端装置に設けられた前記バースト
    伝送装置は、更に、 伝送路を介して相手装置から伝送された少なくとも１つ
    のサブバーストに含まれる冗長情報からフレーム同期情
    報を抽出して記憶する同期手段と、 該同期手段に記憶されたフレーム同期情報をもとに規定
    されたタイミングに基づき、サブバースト位置を検出し
    てサブバーストを受信する受信手段とを有することを特
    徴とする請求項１１記載のバースト伝送システム。