JPS625745A - デジタル回線多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的に通信装置に関し、特に回線多重化装
置に関する。

〔従来の技術及び発明が解決しようとする問題点〕各種
の回線多重化装置が、特許文書および市場で知られてい
る。このような装置の一つとして、時間割当音声挿入（
ＴＡＳＩ）装置がある。本出願人による欧州特許出願第
７９，３０１，９１７．５号および米国特許第４．５２
３，３０９号は、ＴＡＳＩ装置を開示しており、この装
置は市場で広く受け入れられている。前記欧州特許出願
および米国特許第４，５２３，３０９号は、参考として
本出願に取入れた。

本発明は、高効率のデジタル回線多重化装置を提供しよ
うとするものである。

〔問題点を解決するための手段〕

そのため、本発明が提供するシステムは、複数のベアラ
チャネルを有する送信リンクを、第２の複数の電話通信
トランクに相互接続するためのデジタル回線多重化シス
テムであって、前記通信チャネルはベアラビットストリ
ームを介して伝送され、前記第２の複数は前記最初の複
数よりも多く、前記第２の複数の電話通信トランクの信
号を検出するための手段と、信号が存在するトランクを
前記第１の複数のベアラチャネルの使用可能チャネルに
割り当て、かつその割当を示す割当メッセー、ジを与え
るための手段とを有する、送信リンクの第１の端部にあ
る送信装置と、 前記第１の複数のベアラチャネルに結合され、ビットが
減少された形態において音声信号を送信するように動作
する、適応差動パルス符号変調送信手段と、 前記適応差動パルス符号変調送信手段の出力を受け、そ
の出力を前記第１の複数のベアラチャネルに沿って前記
割当メツセージと結合するための結合手段と、 前記送信リンクの第２の端部にあり、前記結合手段を介
して伝送される前記音声信号および割当メツセージを受
信し、そこから前記割当メツセージを分離するように動
作する、信号受信およびメツセージ検出手段と、 前記信号受信およびメツセージ検出手段に結合され、前
記割当メツセージを受け取り、前記送信装置から受信す
る割当情報に基づき、信号を搬送する各前記第１の複数
のベアラチャネルを前記第２の複数のトランクの対応す
る一つに割り当てる、受信装置とを具備する、デジタル
回線多重化システムである。

本発明の一実施例に基づき、前記信号受信およびメツセ
ージ検出手段は、前記適応差動パルス符号変調送信手段
から受信する信号を一時的に記憶するための受信遅延回
路構成と、 前記受信した信号中に含まれる割当メツセージを検出す
るための、前記受信遅延回路構成に結合されたメッセー
ジ受信手段と、 前記受信遅延回路構成の遅延出力を受け取り、前記割当
メッセージを所定の信号パターンに置き換えて当該割当
メツセージの存在しない出力信号を提供するためのメッ
セージ抽出手段とを備えている。

また、本発明の一実施例に基づき、前記所定の信号パタ
ーンは、音声の無いことまたはほとんど無いことを示す
基準信号に対応する。

また、本発明の一実施例に基づき、前記信号受信および
メツセージ検出手段は、さらに、量子化手段と予測手段
とを備え、音声の無いことまたはほとんど無いことを示
す通常の信号があたかも存在するかのように、前記所定
の信号パターンが、前記量子化手段および予測手段に出
現するように形成される。

また、本発明の一実施例に基づき、前記割当メーッセー
ジは、割当情報を含ε・第１のビット数と、前記第１の
ビット数を超過する同定符号情報専用の第２のビット数
とを有する。

さらに、本発明の一実施例に基づき、前記割当メツセー
ジは、割当情報を含む第１のビット数と、前記第１のビ
ット数を実質的に超過する同定符号情報専用の第２のビ
ット数とを有する。

また、本発明の好適実施例に基づき、可変ビット伝送速
度送信および受信装置が設けられ、この装置は、過負荷
時に、選択的にビット割当を減少させ、これによって使
用可能追加ベアラチャネルを作り出すように動作する。

また、本発明の一実施例に基づき、前記可変ビット伝送
速度装置は、ペアラビットストリーム内のニプルの最下
位ビットを付加音声信号サンプルに割り当てるように動
作し、前記ビットストリーム内のサンプルの位置は、各
チャネルに可変ビット数が割り当てられても、安定であ
る。

さらに、本発明の一実施例に基づき、前記送信トランク
リンクに沿って送信されるペアラビットストリーム中の
ニプルの３個の最上位ビットとともに分散制御メツセー
ジを送信するための装置を設け、これにより、可変ビッ
ト伝送速度装置の動作と、分散制御メツセージを送信す
るための装置の動作とが相互作用しないようにする。

〔実施例〕

第１図を参照する。この図は、送信側の全体機能ブロッ
ク図であり、本システムの各種要素のトランク拡張機能
を縮尺で示す。受信側は、送信側と鏡面対称形であるた
め、第１図には示さない。

本システムは、トランクＰＣＭインタフェース（ＴＤＬ
Ｉ）２０を有する。このＴＤＬＩ２０は、１．５４４Ｍ
ｂｐｓまたは２．０４８ＭｂｐｓのＰＣＭ信号と、本シ
ステムが使用する２、０４８Ｍｂｐｓ（ＮＲＺ）の内部
信号との間に、インタフェースを提供するように動作す
る。

好適実施例において、ＴＤＬＩ２０は、一つの２．０４
８Ｍｂｐｓのベアラに対し、　１５０の６４ＫｂρＳの
トランクを集束するようなネットワークで動作する。こ
の集束は、一つの２．０４８門ｂｐｓのベアラにつき、
２４０のトランクまで増加させることができ、これに繁
忙時呼量が分散される。

ＴＤＬＩは、同期と、独立同期緩衝と、任意書式変換と
を提供するように動作する。ＴＤＬＬの下流には、タイ
ムスロットインタチェンジ（ＴＳＩ）２２があり、タイ
ムスロットのマツピングを行う。このＴＳＩ２２は、１
０個までの２４チヤネルのビットストリームを８個の３
０／３２チヤネルのピットストリームに再編成すること
を可能にし、このマツピングをＳｉｅｍｅｎｓ社製ＦＥ
Ｂ２０４０などのＶＬＳＩ製時間／空間ＰＣＭスイッチ
を用いて実行する。これについては後述する。

第１図から分るように、ＴＤＬＩ２０もＴＳＩ２２も、
それ自体は実際にはトランク拡張機能を実行しない。

トランク拡張機能の第１段階は、デジタル音声挿入（Ｄ
ＳＩ）回路構成２４により提供される。ＤＳＩ２４は、
時間割当音声挿入（ＴＡＳＩ）方式により音声圧縮を行
い、一般に２４０までのトランクを６２のベアラチャネ
ルに圧縮する。ベアラチャネル数は、可変ビット伝送速
度技術を応用して効果的に増加させることができる。こ
れについては、後述する。

ＤＳＩ回路構成の大半は、前記米国特許第４，５２３．
３０９号の特に第２図、第２０〜２５図、第２８図、お
よび第２７図に説明し、請求しているものとばぼ同様で
ある。この米国特許第４，５２３，３０９号は、参考と
して本明細書に取り入れた。本発明の好適実施例では、
ＤＳＩ２４は２．５：１の圧縮を行う。

さらに別の２：１の圧縮が、適応作動パルス符号変ｉｌ
ｌ（ＡＤＰＣＭ）回路構成２６によって与えられる。

ＡＤＰＣＭ２６は、ＣＣＩＴＴ勧告Ｇ、７２１に基づ＜
　ＡＤＰＣ門アルゴリズムを使用し、少なくとも６２チ
ヤネルを含む３個の２．０４８Ｍｂｐｓのピットストリ
ームを、１個の２．０４８Ｍｂｐｓのピットストリーム
に圧縮する。

ＡＤＰＣＭ２６は、信頼性の高い音声帯域の伝送を特に
最適化するため、９．６　ＫｂｐｓのＶ−２９モデムを
有し、チャネル当り３２ＫｂｐｓＬ、か使用しないＡＤ
ＰＣＭコーデックを使用する。音声帯域データ呼量は、
これらコーデックを介して送られる。

可変ビット伝送速度（ＶＢＲ）回路構成２８も本発明の
好適実施例に基づき設けられ、付加のベアラチャネル（
６２を越える）効果的に生成し、呼量過負荷を克服する
。ＶＢＲ２８は、過剰呼量要求が発生すると、多数の音
声ＡＤＰＣＭコーデックにつき、４ビツトではなく３ビ
ツトの動的割当によって呼量過負荷を克服する機能を実
行する。通常動作中（過負荷でない動作中）は、６２個
の音声ＡＤＰＣＭコーデックが、ＣＣＩＴＴ勧告Ｇ、７
２１に忠実に基づく４ビツト量子化器により、音声を処
理する。過負荷状態中は、ビットロビング技術により、
より多くの音声チャネルが生成される。３ビット／サン
プル符号が、擬似ランダムにてすべての音声チャネルに
分散される。

ＶＢＲ回路構成の動作は、各端末における専用マイクロ
プロセッサによって制御され、また３　Ｋｂｐｓの同期
チャネルを介して二つの端末間で同期される。前記同期
チャネルは、例えば、各非フレーミングＴＳＯのビット
７およびビット８を介して伝送される。

へＤＰＣＭ段階からの２．０４８Ｍｂｐｓ出力と、標準
１．５４４／２．０４８Ｍｂｐｓの標準ＰＣＭベアラチ
ャネルとの間のインタフェースは、ベアラＰＣＭインタ
フェース（ＢＤＩ、Ｔ）３０によって提供される。

次に第２図を参照する。この図は、本発明に基づくシス
テムの送信部分のブロック図であり、第１図の機能ブロ
ック図に対応する。国際交換局または他の適当なソース
からのＰＣ旧言号は、ＴＤＬＩ２０を経由して本システ
ムに入る。ＴＤＬＩ２０は、各ピットストリームに対応
する複数のＤＬＩカード４０を有する。一般に、二種類
のＤＬＩカードが設けられる。一方のタイプ（ＤＬ４−
Ａ）は、１．５４４Ｍｂｐｓ基準に互換であり、他のタ
イプ（ＤＬＩ−Ｂ）は、２．０４８Ｍｂｐｓ基準に互換
である。ＯＬ１カードは次の機能を果す。

Ａ・バイポーラ回線信号へのインタフェース。

Ｂ・バイポーラ信号からＮＲＺ信号への変換。

Ｃ・タイミング回復 Ｄ・フレーム同期および独立同期緩衝。

Ｅ・警報検出と警報ｃｐｕへのインタフェース。

Ｆ・２．０４８Ｍｂｐｓビット伝送速度でのＴＳＩへの
出力提供。

本発明の好適実施例に基づき、少なくとも一つの冗長Ｄ
ＬＩカードが、該冗長ＤＬＩカードと障害ＤＬＩカード
との交換用装置とともに設けられる。

トランクＤＬＩカードに障害が検出されると、ＤＬＩの
バイポーラ入力は、冗長ＤＬＩに自動的に切り換えられ
る。冗長Ｄ１．ＩのＮＲＺ出力は、ＴＳ１回路構成２２
によって、障害ＤＬＩ出力に代えて本システムへ送られ
る。

警報ＣＰＵ４２は、次の状態にらいて各ＤＩＪ内の警報
検出回路構成を監視する。

Ａ、警報指示信号（ＡＩＳ）。

Ｂ、信号の損失。

Ｃ，フレームの損失。

Ｄ、遠方警報指示（ＲＡＴ）。

Ｅ、スリップ。

従って、前記のそれぞれにつき、下記の累積計数が出力
用に記憶される。

Ａ、リフレーム率。

Ｂ、ビット誤り率。

Ｃ２誤り秒数。

Ｄ、誤り秒数率。

Ｅ１重大誤り秒数。

Ｆ０重大誤り秒数率。

Ｇ、低下時間（分）。

Ｈ，スリップ率 出力は、周期的に、または即座に、または要求によって
、得ることができる。主ＣＰＵ４４は、ＤＳ１回路構成
の一部を形成するように示されており、警報ＣＰＵ４２
が検出する警報状態の通報を受ける。

主ＣＰＵ４４は、警報ＣＰ　１１４２を介してＤＬＩカ
ードの動作を制御する。例えば、ＡＩＳおよびループバ
ック状態は、主ＣＰＵ４４により発生され、警報ＣＰＵ
４２を介して適当なりＬＩに転送される。

呼線検査入力回路４６は、保守用に本システムを介して
会話するために設けられ、付加的に部分的に使用される
２、０４８Ｍｂｐｓのビットストリームに沿って出力を
与える。このビットストリームは、呼線制御盤から発生
される音声タイムスロットと、診断用の各種検査音およ
びテストパターンとを含む。

第１図に関連して説明したように、ＴＳ１回路構成２２
は、Ｓｉｅｍｅｎｓ社製ＦＥＢ２０４０などのＶＬＳ　
Ｉ製ＰＣＭスイッチに基づいている。すべてのＤＬＩカ
ードからの出力は、直列２．０４８Ｍｂｐｓ信号であり
、これらはクロック同期およびフレーム同期されている
。ＴＳＩ２２は、通常、ＯＬ１カードから１１個までの
２．０４８Ｍｂｐｓのビットストリームを受けつけ、呼
線／検査回路４６から１個の２．０４８Ｍｂｐｓを受け
つける。

Ｓｉｅｍｅｎｓ社製ＦＥＢ２０４０スイッチは、１６個
までの２．０４８Ｍｂｐｓのビットストリームを受けつ
け、８個の２．０４８Ｍｂｐｓのビットストリームを出
力する。

この出力ビットストリームは、入力ビットストリームの
タイムスロットのプログラムされた組み合わせからなる
。

ＴＳ１回路構成は、通常、次の機能を果す。

Ａ、操作者ステーションを介して挿入されるマツプに基
づく、トランクビットストリームの半永久的を基本とし
たタイムスロット（６４Ｍｂｐｓ）マツピング。

８．２４個のみの有効音声タイムスロットしか含まない
ＤＬＩカードが発生する１０個までの２．０４８Ｍｂｐ
ｓピットストリームを、８個の全使用の２．０４８Ｍｂ
ｐｓビットストリームに配置。この機能は、１．５４４
Ｍｂｐｓのトランクビットストリームを受信する端末に
おいてのみ要求される。

Ｃ９使用ＤＬＩカードの一つが故障した場合、冗長ＤＬ
Ｉカードの本システムへの切換え。

Ｄ、特定のタイムスロットへの呼線および検査信号の挿
入。

Ｅ、出力ビツトストリームの固定タイムスロットへの国
際交換局（ＩＳＣ）情報の割当て。

ＴＳＩマフピングは、主ＣＰＵ４４によって制御される
。ＴＳＩの出力は、８個の２．０４８Ｍｂｐｓビットス
トリームからなり、これらビットストリームはビット同
期およびフレーム同期されている。

ＴＳＩから出力される８個の２．０４８Ｍｂｐｓピット
ストリームは、ＤＳ１回路構成２４に供給され、送信遅
延メモリ５０と、音声および信号音検出回路構成５２と
に並列に送られる。送信遅延メモリ５０は、時間間隔を
与える。この時間間隔内に、音声を切り取ることなしに
、音声検出と、ＣＰＵ処理と、割当メツセージ伝送とが
実行される。基準伝送遅延時間は、２１．８７５ｍ５ｅ
ｃである。前記送信遅延メモリは、通常、４個のスタテ
ィックＣＭＯ３記憶装置を基本としており、４４８００
バイトの情報を有する。

送信遅延メモリ５０の出力は、入力と同一構成である。

つまり、８個の直列２．０４８Ｍｂｐｓのビットストリ
ームであり、ビット同期およびフレーム同期がなされて
いる。

音声および信号音検出（ＳＰＤ）回路構成５２は、通常
、４個のＳＰＤ回路からなる。各ＳＰＤ回路は、送信Ｔ
ＳＩ回路構成２２から、２　Ｘ　２．０４８Ｍｂｐｓの
デジタルストリームを受ける。ＳＰＤ回路構成５２は、
各タイムスロットにつき、調整可能な闇値より上の音声
エネルギーの存在を検出するように動作する。この闇値
は、通常、　３２ｄＢｍＯに設定される。

内部ＤＣＭＳエコー制御が設けられる場合、前記闇値は
、エコー予測回路構成によって、動的に調整される。こ
のエコー予測回路構成は、受信回路構成の一部を形成し
、第３図に示されている。

音声エネルギーが存在する場合、主ＣＰＵ４４は、どの
タイムスロットが有効音声を有しているかを通告される
。音声検出器の応答時間は、通常、８〜ｌＱｍｓｅｃで
あり、ハングオーバ時間は、通常、６４ｍ５ｅｃである
。このハングオーバ時間は、主ＣＰＵ４４の制御下で、
動的に変更することができる。

また、ＳＰＤ回路構成５２の信号検出器部分は、を効音
声につき、エコーサプレッサ禁止信号音（ＣＣＩＴＴ勧
告Ｇ−１６４に基づく）である２１００Ｈｚ信号音の持
続的な存在を検査する。その信号音が検出されると、主
ＣＰＵ４４に通報される。

主ＣＰＵ４４は、ＤＳＩ動作と、本発明のデジタル回線
多重化システム（ＤＣＭＳ）の機能とを制御する。本シ
ステムの送信部における主ＣＰＵ４４の主な仕事は、音
声および信号音動作情報を受け、稼動トランクに使用可
能なベアラタイムスロットを割り当てることである。こ
れは、送信ＤＳＴを制御することによって行われる。主
ＣＰＵは、代表的には、Ｉｎｔｅ１社製８０２８６マイ
クロコンピユータに基づく。そのソフトウェアの大半は
、前記米国特許第４，５２３，３０９号に記載のタイプ
の装置から取られる。

主ＣＰＵの他の機能は次の通りである。

Ａ、　　ＴＳＩ回路構成の制御。

Ｂ、非音声信号について、送信遅延メモリ回路構成５０
の禁止。

Ｃ，メツセージ発生器５４を介しての制御メツセージ伝
送の起動。

Ｄ、送信デジタル音声挿入（ＤＳＩ）の制御。

Ｅ、警報ＣＰＵ４２を介してのＤＬＩカードの制御。

Ｆ、　ＡＤＰＣＭ動作の監視。

Ｇ、ＶＢＲ回路構成２８の制御。

Ｈ０自己検査機能の実行。

■、下記との通信。

１、警報ＣＰＵ４２゜ ２、　　ＶＢＲ回路構成２８の一部を形成するＶＢＲ割
当ｃｐｕ。

３、制御盤。

４、操作者ステーション。

５、オプションの国際関門局インタフェース５８゜ ６、遠端ＤＣＭＳ端末（複数）。

送信デジタル音声挿入（ＤＳＩ）スイッチ５６は、主Ｃ
Ｐｔ１４４からの指令に応じ、送信遅延メモリ５０から
８　ｘ　２．０４８Ｍｂｐｓのデジタルストリームを受
け、９６個までのタイムスロットを選択し、３個の３．
０４８Ｍｂｐｓのデジタルストリーム出力を形成する。

次に、２　ｘ　２．０４８Ｍｂｐｓのビットストリーム
は、次の回路に並列に接続される。

Ａ、　ＡＤＰＣＭ回路構成２６の一部を形成するＡＤＰ
Ｃとエンコーダ（音声およびデータ）。

Ｂ、オプションのＭｕ規則／Ａ規則変換器。

標準２．０４８Ｍｂｐｓピットストリームは３０個の音
声タイムスロット（ＴＳ）を含むが、ＤＣＭＳ内では、
ＴＳ１６が信号情報の伝送に使用されていない場合、３
１個のタイムスロットが音声用に使用可能で、ある。従
って、各２．０４８Ｍｂｐｓ　ビットストリームは３１
個の音声チャネルからなり、従って、ＤＳ＋スイッチ５
６の出力は、６２個の音声チャネルを含む。

与えられたトランクが遠端端末において受信ＤＳＴスイ
ッチ内に接続される場合があるが、同じトランクは送信
ＤＳＩスイッチ内で接続されない（例えば、エコー抑制
、自己検査）。この場合、完全な無音が、完べきなデジ
タル接続を介して、遠端加入者に伝送される。従って、
オプションのノイズ発生器５９が設けられ、出側のいず
れの空きタイムスロットにも空きチャネルノイズを挿入
する。ノイズ発生器の出力レベルは−４５〜−６５ｄＢ
ｍＯｐ　Ｔ：調整可能である。

オプションの国際交換局（ＩＳＣ）インタフェース５８
は、送信ＴＳＩから８個までの２．０４８Ｍｂｐｓデジ
タルストリームを受け取れ、要求に応じてトランク回路
（タイムスロット）からＩＳＣ通信を受信するために使
用される。このようにして受信された情報は、復号され
、主ＣＰｔ１４４に渡される。または、ｒｓｃインタフ
ェースは、Ｖ、２４／Ｒ５−２３２イ７夕７工−スなど
のデータリンクを経由して、国際交換局から直接に信号
情報を受信することもできる。

メツセージ発生器５４は、主ＣＰＵ４４から２バイト　
（１６ビツト）のメッセージ情報を受け取る。

主ＣＰｔ１４４は、制御メッセージの内容と、そのメツ
セージが伝送されるチャネル番号とを同定する。

前記メツセージ発生器は、代表的に、１６ビソトのメッ
セージデータと、５６ビツトの固定識別コードおよび誤
り修正コードとを結合し、７２ビツトのメツセージを形
成する。このメツセージは、２４個の連続するフレーム
中の各フレームにおいて、特定のニプル（各ニプルの４
ビットのうちの３ビツト）を使用して伝送される。従っ
て、合計のメツセージ伝送時間は、３　ｍ５ｅｃである
。

７２ビツトのメツセージは、次のように構成される。

Ａ、メッセージ識別用の４９ビツトのコード。

Ｂ、　３２，７６８個の異なるメツセージが可能な１６
ビツトのデータ。

０．７ビツトの誤り検出および修正コード。

前記メツセージ発生器は、次に、ＢＤＬ１回路構成の一
部を形成する出力スイッチ６０に２．０４．８Ｍｂｐｓ
の速度で７２ビツトのメッセージを送る。

送信タイミング回路構成６２は、下記から同期源を選択
する。

Ａ、　　Ｉ−ランクＯＬ１カード（独立、または主−従
属モードにおける主）の内の一つにおける、いずれかの
回復されたクロック。

Ｂ、ベアラＤＬ１カード（主−従属モードにおける従属
）の回復されたクロック。

Ｃ９外部クロック源。

Ｄ、内部クロック源。

ＤＣＭＳタイミングは、２段階の位相同期ループ（ＰＬ
Ｌ）回路（図示せず）を使用して、同期源と同期される
。制御論理は、第１段階に設けられ、広い入来ジッタ捕
捉域を確保する。第２段階は、高いＱを有し、シフタ動
作の良好な出力と送信とを確保する。高いＱのＰＬＬの
出力は、タイミング発生器（図示せず）を駆動する。こ
のタイミング発生器は、ＤＣＭＳ端末のすべての送信路
に各種のタイミングパルスを与える。

ＡＤＰＣＭ回路構成２６は、ＡＤＰＣＭエンコーダアッ
センブリ６４からなる。このアッセンブリ６４は、送信
ＤＳＩスイッチ５６から３個の２．０４８Ｍｂｐｓのデ
ジタルストリームを受ける。これら３個のストリームは
、９６個の音声タイムスロットを含む。通常動作中は、
６２個のタイムスロットが、６２個のチャネル毎のＡＤ
ＰＣＭエンコーダにより処理される。各ＡＤＰＣＭエン
コーダは、Ｍｕ規則またはＡ規則の８ビットＰＣＭサン
プルを、ＣＣＩＴＴ勧告Ｇ７２１に基づき、４ビツトに
変換する。

ＡＤＰＣＭで符号化されたタイムスロットは、６２個ま
でのニプルタイムスロットを搬送する２、０４８Ｍｂｐ
ｓのデジタルストリームとして、送信出カスイソチロ０
に送られる。各ＡＤＰＣＭエンコーダは、ＶＢＲ回路構
成２８により制御され、サンプル当り３ビツトまたは４
ビツトを出力する。過剰呼量状態中は、ＶＢＲ回路構成
２８により、追加の有効音声チャネルが生成される。こ
の結果、追加のエンコニダが起動され、ベアラ出力に使
用可能ビットを配分する。追加エンコーダは、アソセン
ブ６４に内臓されている本来の６２個のエンコーダと同
一であり、それらの出力は、ＶＢＲ回路構成２８の一部
を形成するＶＢＲセレクタ６６に送られる。さらに、Ｎ
＋１の冗長がＡＤＰＣＭエンコーダに設けられる。

付加＾叶ＣＭエンコーダは、音声帯域データ信号伝送に
専用で使用される。それらは、この目的のために特に最
適化されているため、９．６　Ｋｂｐｓ　Ｖ　−２９を
含むモデム信号の信頼性の高い伝送を提供できる。信号
音検出器で検出されるすべての音声帯域データ信号は、
これらエンコーダの一つを経由される。これらエンコー
ダの出力は、すべてバッファメモリ６８内において、単
一の２．０４８ビツトストリームに結合される。バッフ
ァメモリ６８は、制御メモリ６９を介して主ＣＰＵ４４
により制御される。

ＡＤＰＣＭ検査デコーダは、主ＣＰＵ４４からの指令に
応じ、各エンコーダの符号化が適切かどうかを周期的に
検査する。エンコーダに障害が発見されると、それがＣ
ＰＵに通知され、１０個の冗長エンコーダの一つが障害
エンコーダと切り換えられる。

Ｍｕ規則／Ａ規則変換器７２は、２個の２．０４８デジ
タルストリームを受け取り、Ｍｕ規則からＡ規則への変
換を行う。変換器７２の出力は、２個の２．０４８Ｍｂ
ｐｓのＡ規則のデジタルストリームであり、これが送信
出力スイッチ６０に供給される。

可変ビット速度回路構成２８は、ＶＢＲセレクタ回路構
成６６を有する。ＶＢＲセレクタ回路構成６６は、ＶＢ
Ｒ割当ＣＰＵ７４の制御下で、各エンコーダ６４からの
３または４ビットＡＤＰＣＭと、メツセージ発生器５４
からの３ビツト　（３ビソトハイト）の、送信出力スイ
・ノチ６０への径路を決定し、「盗まれた」タイムスロ
ットの最下位ビットを置換える。ＶＢＲセレクタ回路構
成６６は、ＶＢＲにより得られたチャネルを含むすべて
の音声チャふルに沿って、割当メツセージ送信を提供す
る。

ＶＢＲ割当ＣＰ［Ｉ７４は、主ＣＰＵ４４から、−ｆ−
ヤネルがいくつ必要かについての情報と、データチャネ
ルの位置についての情報とを受け取る。この情報に基づ
き、および内蔵擬似ランダム発生器を使用して、ＶＢＲ
ＣＰＵ７４は、ＶＢＲセレクタ６６および出力スイッチ
６０を制御し、各フレームに適切にビ・７トを割り当て
る。

同期発信器７６は、ＶＢＩ？のＣＰｔ１７４の制御下で
、８Ｋｂｉｔ／ｓｅｃの制御チャネルを発信する。ＶＢ
Ｒ制御メツセージビットは、ビット位置７および８にお
いて、工６の非フレーミングタイムスロット０（ＴＳＯ
）に挿入される。

ベアラＰＣＭインタフェースは、送信出力スイッチ６０
を備える。この送信出力スイッチ６ｏは、下記から２．
０４８Ｍｂｐｓのデジタルストリームを受ける。

Ａ、　　ＡＤＰＣＭエンコーダ６４゜ Ｂ、Ｍｕ規則／Ａ規則変換器７２゜ Ｃ，メッセージ発生器５４゜ Ｄ、　　ＶＢＲ（！ｌ／ｌ／フタ６ 前記出力スイッチは、主ＣＰＩＪ４４からの指令に基づ
き、これら各種入力からの選択された８ビ、ト、４ビツ
ト、または３ビツトのタイムスロットを結合し、単一の
２．０４８Ｍｂｐｓのデジタルストリームに配置する。

タイムスロット番号Ｏは、ベアラおよびＶＢＲ同期チャ
ネル上に、フレーミング情報用として予約される。出カ
スイソチロ０は、ＢＤＬ　１回路構成の他の部分に３１
のビットストリームが結合されて一つになったタイムス
ロットビットストリームを与えるように動作する。

ＢＤＬ１回路構成３０の他の部分は、ベアラＤＬＩイン
タフェース７８からなる。このインタフェース７８は、
送信出力スイッチ６０から２．０４８ＭｂｐｓのＮＲＺ
デジタルストリームを受信し、タイムスロ・７トＯにフ
レーミング情報を付加する。このデジタルストリームは
、バイポーラＨＤＢ　３デジタルストリームに変換され
、ＴＡＴ−８海底ケーブルプロジエクトに使用されたよ
うなより高い階層のマルチプレクサとのインタフェース
を行う。１＋１の冗長が、前記ベアラＤＬＩインタフェ
ースに設けられる。

ＢＤＬＩインタフェース７８は、２．０４８Ｍｂｐｓデ
ジタル信号を受信するトランクＤＬ４インタフェース４
０と実質的に同一である。警報ＣＰＵ４２は、ＴＤＬＩ
インタフェース４０について前記したと同じ方法でＢＤ
ＬＩインタフェース７８を監視し制御する。

１．５４４Ｍｂｐｓベアラ回線への適用については、Ｂ
ＤＬＩは、１．５４４Ｍｂｐｓデジタル信号を受信する
ＴＤＬＩと同一であ゛る。このＢＤＬＩに送られる２、
０４８Ｍｂｐｓデジタルストリームは、２４の稼動チャ
ネルを含み、フレーミングは１９３番目のビットとして
追加される。

第３図は、受信回路構成を示すブロック図であり、前記
送信回路構成とともに完全なりＣＭＳシステムを形成す
る。

第３図の受信回路構成は、ＢＤＬ４インタフェース８２
を有するＢＤＬ１回路構成８０を具備する。ＢＤＬＩイ
ンタフェース８２は、前記インタフェース７８と実質的
に同一である。インタフェース８２は、ＴＡＴ−８装置
に使用されるような適当なデマルチプレクサから、２．
０４８Ｍｂｐｓの速度で、バイポーラ＋１ＤＢ　３ビツ
トストリームを受信する。オプションとして、本システ
ムは１　、５４４Ｍｂｐｓ　ビットストリーム用とする
こともできる。２．０４８Ｍｂｐｓ　（ＤＬＩ−Ｅ）ま
たは１．５４４Ｍｂｐｓ（ＤＬＩ−Ａ）のインク７　ニ
ー　スノ選択は、所望のインタフェースカードへのプラ
グ接続によって行われる。

インタフェース８２に内蔵されたＤＬＩカードは、次の
機能を行う。

Ａ、バイポーラ回線信号とのインタフェース。

Ｂ、バイポーラからＮＲＺ信号への変換。

Ｃ，タイミング回復。

Ｄ、フレーム同期。

Ｅ、警報の監視、検出、および警１１ａ　ＣＰＵ４２と
のインタフェース。

Ｆ、　１．５４４Ｍｂｐｓ　　）ランクビットストリー
ムを受信する端末にＤＬＩ−Ａを使用する場合、内部２
．０４８Ｍｂｐｓ書式へのフレームと速度との調整が行
われる。

ＶＢＲ回路構成８４は、ベアラ側からビットストリーム
を受けるＶＢＲセレクタ８６を含む。このＶＢＲ回路構
成は、送信回路構成の一部を形成するＶＢＲ割当ＣＰ［
Ｉ７４　（第２図）、からの指令に基づき、受信したビ
ットを適切に割り当てて３ビツトチヤネルまはた４ビツ
トチヤネルを形成するように動作する。

ＶＢＲ割当ＣＰＵ７４は、遠端に位置する同期受信器８
８と、ＣＰＵ７４内に位置する内蔵擬似ランダム発生器
とから情報を受け取る。同期受信器８８は、ＴＳＯから
関連ビットを抽出し、８にビット／ｓｅｃ制御チャネル
ビットストリームを組み立て、この制御チャネルを介し
て前記情報をＶＢＲ割当ＣＰＩＪ７４に伝送し、擬似ラ
ンダム発生器を同期させる。

ＶＢＲセレクタ８６の出力は、６２以上のチャネルを含
み、ＤＳ１回路構成９２の一部を形成するＲＸ遅延およ
びメツセージ阻止回路構成９０へ供給される。

前記遅延の機能は、メツセージ受信器９４による制御メ
ツセージの検出に必要な時間間隔を与え、検出されたメ
ツセージを２．０４８Ｍｂｐｓ　ビットストリームから
取り出し、これをＡＤＰＣＭデコーダに送らないように
することである。受信遅延時間は、一般に３．７５ｍ５
ｅｃである。

この受信遅延は、−ｉに１個のスタティックＣＭＯ３記
憶装置に基づいている。受信遅延９０からの出力は、２
個の直列２．０４８Ｍｂｐｓビットストリビットストリ
ー ムブルタイムスロットの一つにメッセージが検出される
と、空きコードがこれら特定のニプルに置き換えられる
ため、出力ビットストリームは制御メッセージを含まな
い。メツセージ受信器は、６２個の全ニプルタイムスロ
ットと追加タイムスロットとにつき、チャネルごとに、
受信遅延メモリを高速で走査する。各チャネルは６マイ
クロ秒（１２／２．０４８）以下で走査され、全チャネ
ルは０．３７５ｍ５ｅｃ　（ａ　ＰＣＭフレーム）内で
走査される。３　ｍ５ｅｃのメツセージ長さに０．５　
ｍ５ｅｃの走査時間を加えたものは、受信遅延の長さよ
り小さく、メツセージ検出は確実に行われる。

メッセージ受信器９４は、専用メッセージ識別コードと
それに続くメッセージ内容とを探す。それが検出される
と、メツセージ内容は誤り修正コードを使用して修正さ
れる。修正されたメッセージ内容は、主ＣＰＵ４４に転
送される。主ＣＰＵ４４は前記した通りであり、送信お
よび受信機能の両方を制御する。主ＣＰＵ４４の基本的
な受信機能は、受信した割当メッセージに従って、受信
ＤＳＩスイッチ９５を制御することである。

受信遅延９０の遅延出力はＡＤＰＣＭ回路構成９８の一
部を形成するバッファメモリ９６に供給される。バッフ
ァメモリ９６はＡＤＰ（Ｊｌデコーダ１００４こ出力し
、制御メモリ９７を介して主ＣＰＵ４４に制御される。

各へ叶ＣＭデコーダは、１個の２．０４８Ｍｂｐｓデジ
タルストリームを受け取り、これを２個の２．０４８　
Ｍｂｐｓデジタルストリームに変換する。

入力ビソ１−ストリームは、へ〇ＰＣＭ音声の６２個以
上のニプルからなる。各ニプルは、チャネル別のＡＤＰ
ＣＭデコーダによって処理される。各ＡＤＰＣＭデコー
ダは、ＣＣＩＴＴ勧告Ｇ、７２１に基づく４ビツトまた
は３ビツトのＰＣＭサンプルを、Ｍｕ規則またはＡ規則
の８ビ、　ｌ−ＰＣＭに変換する。２個の２．０４８Ｍ
ｂｐｓ出力ビソトストリビット、各々少なくとも３１個
の８ビツトタイムスロツトを含ム。

付加ＡＤＰＣＭデコーダは、音声帯域データ信号を処理
するために設けられる。最適化されたＡＤＰＣＭアルゴ
リズムは、各々の音声帯域データチャネルにつき、デジ
タル信号プロセッサ（ＤＳＰ）装置により実行される。

遠端の信号音発生器５２（第２図）が検出したすべての
データ呼出しは、追加ＡＤＰＣＭデコーダを介して受信
回路構成を経由される。

へＤＰＣＭ検査エンコーダ１０２は、主ＣＰＵ４４の指
令に応じ、デコーダ１００に追加入力を与え、これを周
期的に検査する。ＡＤＰＣＭ検査エンコーダ１０２は、
デコーダ１００に既知の信号パターンを挿入することに
より動作する。検査下のデコーダの出力は、呼線カード
２２上の検査回路構成により監視される。デコーダに障
害が発見されると、ＣＰＵ４４は冗長デコーダと障害デ
コーダとを置き換える。

Ａ規則／　Ｍ　ｕ規則変換器は、？、０４８Ｍｂｐｓビ
ットストリームを受け取り、Ａ規則／　Ｍ　ｕ規則変換
を行うために設けられる。

受信ＤＳＩ機能は２段階で実行される。第１段階はＡＤ
ＰＣＭ段階の前に実行され、第２段階はＡＤＰＣＭ段階
の後に実行される。第１段階は前記に説明した通りであ
る。

前記したように、主ＣＰＵは送信機能と受信機能の両方
を制御する。主ＣＰＵ４４は前記した基本機能に加えて
、次の機能を実行する。

Ａ、　　ＴＳＩスイッチ１０６の制御。

Ｂ、受信遅延およびＡＤＰＣＭデコーダ周囲の６４Ｋｂ
ｐｓデ一タ信号の径路。

Ｃ，メツセージ受信器を経由しての音声割当以外の各種
制御メツセージの受信、応答。

Ｄ、警報ＣＰＵｌｌ０を介してのＤＬＩカード１０８の
制御。

Ｅ、　　ＡＤＰＣＭ復号化の監視。

Ｆ、　　ＶＢＲ回路構成８４の制御。

Ｇ、エコー抑制動作を任意に制御。

Ｉ（、外部エコー消去装置と任意に通信しエコー消去機
能を実行させる。

受信ＤＳＩスイッチ９５は、ＡＤＰＣＭ７’：７−ダ１
００から２個の２．０４８Ｍｂｐｓデジタルストリーム
を受ける。各ビットストリームは、３１個までの８ビツ
ト音声タイムスロツトを含む。６４Ｋｂｐｓデータは、
使用禁止された受信遅延９０と使用禁止されたＡＤＰＣ
Ｍデコーダとを経由して受信ＤＳＩスイッチ９５に送ら
れる。

受信ＤＳＩスイッチ９５へのすべての入力は、８ビット
ＰＣＭタイムスロットである。これらは、遠端端末から
受信された径路メッセージに基づき、ＣＰＵ４４の制御
下で、８個までの２．０４８Ｍｂｐｓビットストリーム
に切り換えられる。

遠端端末から来る信号に接続されないすべてのトランク
出力は、空きチャネルノイズ発生器１１２に接続される
。このノイズは、空きトランクに挿入され、物理的な接
続が与えられない場合でも、実際の接続効果を実現する
。ノイズレベルは、−４５〜−６５ｄＢｍＯｐの間で調
整できる。

積分エコー制御が求められる場合、エコー予測カード１
１４を設け、各々のトランクにつき、エコーの大きさを
計算することができる。

エコー予測器１１４は、音声検出器５２　（第２図）と
共に動作する。各エコー予測器カードは、４個の２．０
４８Ｍｂｐｓ　ビットストリーム（つまり、１２０トラ
ンク）についてのエコーの大きさを計算する。

このため、各音声検出器カードは、２個の２．０４８Ｍ
ｂｐｓビットストリーム（つまり、６０トランク）を処
理し、各エコー予測器カードは、２枚の稼働音声検出器
カードに信号を供給する。

ここで使用されるエコー予測技術は、最悪の混成反射減
衰量の場合と、最悪の終止回路往復遅延の場合とを考慮
している。各トランクにつき予測されたエコーは、音声
検出回路構成内で、そのトランク上の送信信号と比較さ
れる。音声検出器は、次に、与えられたトランク上に存
在する音声動作がエコーであるか近端指向音声であるか
を決定できる。

外部エコー消去動作が求められる場合、エコー予測器と
外部エコー消去装置との間に、インタフェース１１６が
設けられる。エコー予測器は、前記外部エコー消去装置
のエコー反射減衰量増強を考慮する。

オプションの国際交換局（ｒｓｃ）インタフェース１１
８は、２．０４８Ｍｂｐｓビットストリームを介して受
信ＴＳ１１０６に接続することができる。このインタフ
ェースは、１個以上のトランクビットストリームの所定
のタイムスロットにＩＳＯ通信を挿入するために使用さ
れる。ＩＳＣ情報へのＤＣＭＳの挿入は、主ＣＰＵ４４
の指令のもとで行われる。または、ＩＳＣ情報は、適当
なデータリンクを介して伝送することも可能である。

受信タイミング回路構成１２０は、入来ビットストリー
ムに同期される。クロック同期障害の場合、省略時内部
クロック源が選択される。

海外リンクに沿って蓄積される大きなリンクやシフタを
克服し、すぐれた出力安定性を持続させるため、２段階
ＰＬＬ構成が行われる。第１のＰＬＬは、低いＱを有し
、入来ジッタのほとんどを吸収する。第２のＰＬＬは、
高いＱを有し、ＶＣＸＯに基づいているため、非常に安
定した出力を有する。

第２のＰＬＬの出力は、タイミング発生器を駆動する。

このタイミング発生器は、ＤＣＭＳ端末のすべての受信
装置に、各種タイミングパルスを提供する。

受信ＴＳ１１０６は、受信ＤＳＴスイッチ９５から、８
個の２．０４８Ｍｂｐｓデジタルストリームを受け取り
、主ＣＰＵ４４の制御下で、各８ビツトタイムスロツト
を、受信ＤＬ１１０８に接続される１０個までの２．０
４８Ｍｂｐｓデジタルストリームに切り換える。

受信ＤＬ１１０８へのトランクインタフェースが１．５
４４Ｍｂｐｓである場合、前記受信ＴＳＩは、２．０４
８Ｍｂｐｓビットストリームに各々２４個のみの有効８
ビツトタイムスロツトを配置する。

受信ＤＬ１１０８へのトランクインタフェースが２．０
４８Ｍｂｐｓであれば、前記受信ＴＳＩは、８個の２．
０４８Ｍｂｐｓデジタルストリームに、各々３０個の有
効８ビツトタイムスロツトを配置する。前記受信ＴＳＩ
は、障害ＤＬＩからのビットストリームの一つを冗長ビ
ットストリームに切り換える。

また、受信ＴＳ１１０６は、２．０４８Ｍｂｐｓデジタ
ルストリームを介して、呼線および検査出力１２２とイ
ンタフェースし、ＣＰＵからの指令のもとで８ビツトの
タイムスロットをその径路に接続できる。前記受信ＴＳ
Ｉは、トランクデジタルビットストリームを介してＩＳ
Ｃとの通信が行われるたびに、ＩＳＣにメッセージを送
るようにも動作する。

国際交換局または他の適当な中継設備にＰＣＭ（３号を
供給するため、１０枚までのＤＬＩカード１０８がある
。

前記ＤＬＩカードのトランク入力部は、前記した通りで
ある。このカードのその他の部分は、トランクＰＣＭ出
力に関係し、受信ＴＳＩから２．０４８Ｍｂｐｓのデジ
タルストリームを受け取り、それを独立同期バッファに
記憶する。この独立同期バッファは、２．０４８Ｍｂｐ
ｓまたは１．５４’４Ｍｂｐｓの速度で読み取られる。

読取りクロック源は、選択されるＤＣＭＳ同朋モードに
依存する。適切なフレーム同期コードがビットストリー
ムに挿入される。

特定の警報状態では、応答ビットパターンが挿入される
。ＮＲＺビットストリームは、ＡＭＩ／ＨＤＢ　３エン
コーダであり、標準バイポーラ形式に変換される。

警報ＣＰＵは、前記に説明した通りである。この警９［
３ｃＰＵは、ＤＬＩカードの動作と、各ビットストリー
ム上の警報状態とを制ｆｆ１ｌする。

呼線および検査出力１２２は、２．０４８Ｍｂｐｓデジ
タルストリームを介して受信ＴＳＩに接続される。この
呼線および検査出力１２２は、遠端端末呼線入力から呼
ｖＡ８ビットタイムスロットを受け取るために使用され
る。この回路は、ＣＰＵの制御下で、または装置および
ネットワークの品質検査を実行している技術者の制御下
で、各種検査信号を受信するために設けられている。

第４図は、第２図に示す送信回路構成の主要部品の相互
接続図である。

ＤＳＩ−Ｔ回路構成１５０は、ＴＳ１回路２２、とＤＳ
Ｉ回路構成部品５０，５６．５９および６２とを備え、
ＤＬＩカード４０と呼線検査入力回路構成４６とから入
力を受ける。送信タイミング回路構成６２（第２図）は
、回路構成１５０にクロック入力を与える。

ＤＳＩ−Ｔ回路構成１５０は、次の出力を提供する。

Ａ、２個のＰＣＭビットストリーム。各々ＡＤＰＣＭエ
ンコーダ１５２　、１５４に供給され、ＶＢＲ回路構成
の動作から得られるものではない通常のチャネル用であ
る。

Ｂ、１個のＰＣＭビットストリーム。ＡＤＰＣＭエンコ
ーダ１５２　、１５４の双方に供給され、ＶＢＲ回路構
成の動作から得られる特別チャネル用である。

Ｃ，２個のＰＣＭビットストリーム。最適化データＡＤ
ＰＣＭエンコーダ１５６に供給され、音声帯域データ信
号を搬送する。

Ｄ、２個のＰＣＭビットストリーム。ベアラ出カスイン
チ回路構成（ＢＯ５）　１５８に直接供給され、８ビツ
ト／チヤネルモードにおいて信号を搬送する。

Ｅ、８個のＰＣＭビットストリーム。ＤＳＴ−Ｔ回路構
成１５０に内蔵された送信Ｔ３１回路構成２２（第２図
）から発生され、音声検出および信号音検出回路構成５
２（第２図）に供給される。

Ｆ、ビットストリーム。モニタに供給されるＧ、複数の
タイミング出力。第２図に示す装置内の各種回路要素に
供給される。

Ｈ０送信トランク制御ビット。音声検出および信号音検
出回路構成５２に供給される。

主ＣＰＵ４４は、双方向バスを介してＤＳＴ−Ｔ回路構
成１５０と連絡する。

へ〇ＰＣＭエンコーダ１５２および１５４は、冗長エン
コーダも含む。これら冗長エンコーダは、動作中のエン
コーダの障害の検出に応じ、ＣＰＵが必要と゛する場合
、動作するように切り換えられる。

ＢＯＳ回路構成１５８は、出力スイッチ６０と、ＶＢＲ
セレクタ６６と、バッファメモリ６８と、制御メモリ６
９と、Ｍｕ規則／Ａ規則変換器７２とを備え、これらす
べては第２図に示されている。

ＢＯ５回路構成１５８は、次の入力を受ける。

Ａ、ＡＤＰＣＭエンコーダ１５２および１５４からの、
圧縮音声信号からなる３個のピットストリーム。このう
ち、２個は通常チャネル伝送用であり、１個は特別チャ
ネル伝送用である。

Ｂ、　　ＡＤＰＣＭエンコーダ１５６からの、圧縮音声
帯域データ信号からなる２個のピットストリーム。

Ｃ，ＤＳＩ−Ｔ回路構成１５０からの２個のピットスト
リーム。

Ｄ、メツセージ発生器５４と同期発信器７６（第２図）
とを含むＭＴＸ回路構成からの次の出力。

１、ＤＣＣ・・・通常チャネルに沿ってＤＣＣメ・ノセ
ージストローブとともに伝送される分散制御チャネルメ
ツセージ。

２　、　ＥＸＴＲＡ　ＤＣＣ・・・特別チャネルニ沿、
　テＥＸＴＲＡＤＣＣメツセージストローブとともに伝
送される分散制御チャネルメツセージ。

３、ＶＣＣ・・・Ｖ　Ｂ　Ｒ１ｌｉｌ制御チヤネルメッ
セージ。

主ＣＰＵ４４とＶＢＲノＣＰＵ７４の各々は、別個の双
方向バスを介してＢＯＳ回路構成１５８と連絡する。

ＢＯＳ回路構成１５日の出力は、結合されたベアラチャ
ネルビットストリームであり、ベアラＤＬＩインタフェ
ース７８に供給され、ＢＯ５回路構成への前記入力の組
合せを含んでいる。

ＢＯ５回路構成１５８は、回路１５２および１５４内の
ＡＤＰＣＭ音声エンコーダの動作を制御し、サンプル当
りの符号化されたビット数を決定する（つまり、ＶＢＲ
回路構成によって決定される３または４）ようにも動作
する。

次に第５図を参照する。この図は、第４図に示したＤＳ
Ｉ−Ｔ回路構成１５０をさらに詳細に示す。タイムベー
ス回路構成１６０は、従来のタイミング回路構成を備え
る。このタイミング回路構成は、タイミング回路構成６
２からの選択された伝送りロック出力に同期され、第２
図の回路要素によって要求される各種タイミング出力を
提供する。

ＴＳＩスイッチ２２は、第２図を参照して既に説明した
が、トライステートバッファ１６４を介して、直列遅延
メモリ１６２に、８個のＰＣＭビットストリ−ムを与え
る。直列遅延メモリ１６２は、その入力を、遅延カウン
タ１６６によって決定される量だけ遅延させる。遅延カ
ウンタ１６６は、デジタルベアラについては２１．８７
５ｍ５ｅｃ、その他のベアラについては４３ｍ５ｅｃの
いずれかの遅延を提供するように動作する。

遅延許可／禁止セレクタ１６８は、メモリ１６２からの
遅延ピットストリームと、ＴＳＩスイッチ２２からの直
接の非遅延ピットストリームとの両方を受け取り、タイ
ムスロット毎を基本として、遅延信号または非遅延信号
を選択するように動作する。

送信トランク制御メモリ１７０は、２５６個のトランク
入力の各々につき、８ビツトのメモリを提供する。これ
ら入力は、主ＣＰＵ４４によって、双方向パスを介して
、前記メモリ内に書き込まれる。トランク当り１ビツト
が、ラッチ１７４を伴った直列／並列変換器１７２に供
給される。ラッチ１７４の出力は、遅延許可／禁止セレ
クタ１６８を制御する。

別の６個のピットが、制御メモリ１７０から、各々ラン
チ１８８．１９０．１９２．１９４．１９６．１９８を
伴った直列／並列変換器１７６、１７８．１８０．１８
２．１８４．１８６に各々供給される。ラッチ１８８か
らの出力は、トランクごとに音声検出器５２　（第２図
）を許可するために使用される。ラッチ１９０からの出
力は、トランク−トランクベースにて、ＳＰＤのハング
オーバ時間を制御する。ラッチ１９２からの出力は、ト
ランク−トランクベースにて、回路５２中の信号音検出
器を許可する。その他のラッチの出力は、予備として保
持される。

ＤＳＩスイッチ５６は、遅延許可／禁止セレクタ１６８
からの出力と、ノイズ発生器５９からのランダムノイズ
入力とを受ける。０５１スイツチ５６の動作は、双方向
バスを介して主ＣＰｔ１４４によって制御され、前記米
国特許第４．５２３，３０９号に詳細を開示したように
、要求に基づき稼働トランクへの接続を提供する。

次に第６図および第７図を参照する。両図は、ＢＯ５回
路構成１５８の詳細を示す。ＡＤＰＣＭエンコーダ１５
２および１５４（第４図）によって提供される圧縮信号
は、マルチプレクサ２０２と、直列／並列変換器２０４
と、ラッチ２０６とを経由して、出カバソファメモリ２
００に書き込まれる。

出カバソファ２００は、各々４ビツト容量の６４の記憶
場所を備え、６２個の通常チャネルの音声ＡＤＰＣＭサ
ンプルを記憶する。２個の記憶場所は使用されない。メ
モリ２００の別の部分は、音声帯域データ最適化ＡＤＰ
ＣＭエンコーダ１５６（第４図）によって提供されるサ
ンプルを記憶する。この部分も、各々４ビツト容量の６
４の記憶場所からなる。

６４の記憶場所のうち３７は、マルチプレクサ２０８と
、直列／並列変換器２１０と、ラッチ２１２とを介して
書き込まれる。

制御メモリ２１４は、各々が８ビツトの容量を有する６
４の記憶場所を備え、下記の伝送を選択するように動作
する。

Ａ、出力バッファメモリ２００からの音声＾ＤＰＣＭサ
ンプル。

Ｂ、出力パフファメモリ２００からの音声帯域データＡ
ＤＰＣＭサンプル。

ｃ、ｏｓｉスイッチ５６　（第５図）からのクリアデー
タ伝送用の８ビットサンプル信号。

Ｄ、第２図に示す回路構成７２を含むＭｕ規則／Ａ規則
変換器２１６を介して受信される８ビットサンプル信号
。

マルチプレクサ２１８は、ラッチ２２０を介して制御メ
モリ２１４から受ける制御信号に応じて、前記にリスト
した入力を選択するように動作する。制御メモリ２１４
は、デコーダ２２２とマルチプレクサ２２４とに制御信
号を与える。デコーダ２２２は、音声データ選択または
音声帯域データ選択のいずれかに対応する制御信号を検
出し、マルチプレクサ２２４に適切な信号を与える。

マルチプレクサ２２４は、マルチプレクサ２２６を経由
して、出カバソファメモリ２００に読出しアドレスを与
える。マルチプレクサ２２６は、出力バノファメモリ２
００への、順次書込みアドレスまたは選択読取り７ドレ
スを選択するように動作する。

選択された読取りメモリの内容は、並列／直列変換器２
２８を経由してマルチプレクサ２１８に与えられる。

マルチプレクサ２１８の出力は、第４図にもＭＴＸとし
て示されているＤＣＣメッセージ発生器５４の出力とと
もに、マルチプレクサ２３０に供給される。

マルチプレクサ２３０は、前記ＭＴＸ回路構成によって
与えられるメツセージストローブ入力に基づき、ＤＣＣ
メッセージをベアラチャネルのいずれかに挿入するよう
に動作する。

出力マルチプレクサ２３２は、ベアラ出力ビツトストリ
ームに、第４図にもＭＴＸ回路構成の一部として示され
ている同期送信器７６（第２図）によって発生されるＶ
ＣＣ（ＶＢＲ制御チャネル）メツセージと、ＶＢＲ回路
構成の一部を形成するマルチプレクサ２６０によって与
えられる特別チャネルビットとを挿入するように動作す
る。ｖＣＣメツセージは、すべての奇数（非フレーミン
グ）タイムスロット０　　（ＴＳＯ）のビット７および
ビット８に挿入される。

特別チャネルビットは、マルチプレクサ２３２により、
各ニプルの最下位ビット、つまりビット４およびビット
８において、ベアラ出力ビットストリームに挿入される
。この挿入は、ＶＢＲ回路構成の一部を形成する遅延要
素２４８からの特別チャネルロブ信号の受信に応じて発
生する。ＶＢＲ動作全体の許可は、出力ボート２３４を
介して主ＣＰＵ４４によって与えられる。

マルチプレクサ２３６は、ラッチ２３７に入力を提供し
、直列／並列変換器２３８を経由して到着する特別音声
ＡＤＰＣＭエンコーダの出力信号か、あるいは直列／並
列変換器２４０を経由するＭＴＸ回路構成からの特別Ｄ
ＣＣメツセージのいずれかを選択するように動作する。

ラッチ２３７からの選択された信号は、特別チャネル二
重バッファ２４２に順次書き込まれる。

バッファ２４２は、二つの実質的に同一の部分を具備し
、各々２０ニプルからなる。与えられるいかなる時間に
おいても、前記二つの部分の一方は選択的読取り用に動
作し、他方は順次書込み用に一動作する。前記二つの部
分の機能は、各フレームの最初に相互交換される。

ＶＢＲ制御メモリ２４３は、二重制御バッファ２４４と
、制御遅延要素２４６および２４８と、ランチ２５０と
を備える。二重バッファ２４４は、二つの実質的に同一
な部分からなり、それらの機能は、各ＶＢＲスーパーフ
レームの最初に相互交換される。前記ＶＢＲスーパーフ
レームは、一般に３２のＰＣＭフレームからなり、一般
に４　ｍ５ｅｃの持続時間を有する。

与えられるいかなる時間においても、二重バッファ２４
４の一方の部分は、ＶＢＲ選択処理を制御するように動
作し、他方の部分は、シＢＲＣＰＵ７４から制御指示を
受ける。各スーパーフレームの最初において、前記二つ
の部分の機能は、相互交換される。

二重バッファ２４４の各部分は、ベアラ出力ビツトスト
リームの６４ニプルに対応する６４の記憶場所を備える
。各ベアラ出力ビツトストリームの最下位ビットは、特
別チャネルビットの伝送用に割り当てできる。この場合
、二重バッファ２４４内の対応する記憶場所は、特別チ
ャネル番号と伝送されるビット番号とを同定する。

二重バッファ２４１の各部分は、また、２０個のみが使
用される６４個の記憶場所をも具備する。

前記使用される２０個は、ＶＢＲ回路構成によって与え
られるであろう２０の特別チャネルに対応する。各記憶
場所は、各特別チャネル（３ビ・ノドまたは４ビツト）
の各サンプルに割り当てられるビット数を定義する。

二重バッファの一方の部分の内容は、ラッチ２５０を介
してフレーム毎に読み出され、音声ＡＤＰＣＭエンコー
ダ１５２および１５４に出力ビット数を示す。

二重バッファ２４４からの読出し内容は、１フレーム遅
延を与える遅延要素２４６および２４８によって各々遅
延される。この遅延の提供は、ＡＤＰＣＭエンコーダと
特別チャネル二重バッファ２４２の書込み動作とによっ
て要求される処理時間について補償を行い、特別チャネ
ル二重バッファ２４２からの読取り動作と、バッファ２
４４によってラッチ２５０を経由して提供される制御出
力に起因する信号が二重バッファ２４２内に存在するこ
とが一致するようにする。

遅延要素２４８からの出力は、マルチプレクサ２５２と
、マルチプレクサ２６０と、既に説明したマルチプレク
サ２３２とに供給されろ。マルチプレクサ２５２は、順
次書込みアドレスと選択された読取りアドレスとの間で
選択を行い、その選択したアドレスを特別チャネル二重
バッファ２４２に供給する。マルチプレクサ２６０は、
特別チャネル二重バッファ２４２の読出し内容の１ビツ
トを選択し、この１ビツトはベアラ出力ピットストリー
ムに挿入される。

次に第８図を参照する。この図は、第３図の受信回路構
成の主要構成部品の相互接続図である。

これら構成部品は、ベアラ入カスイソチ回路構成（ＢＩ
Ｓ）３００と、音声ＡＤＰＣＭデコーダ３０２および３
０４と、最適化音声帯域データＡＤＰＣｌ’ｌデコーダ
３０６と、ＤＳＴ−Ｒ回路構成３０８とを含む。

ＢＩＳ回路構成３００は、ＶＢＲセＬ／クタ８６と、受
信遅延およびメツセージ阻止回路構成９０と、バッファ
メモリ９６と、制御メモリ９７とを備えており、これら
はすべて第３図に示されている。

ＢＩＳ回路構成３００は、ＢＤＬＩインタフェース８２
（第３図）から入力を受け、また、通常チャネルおよび
特別チャネルの両方に関してメツセージ受信器９４から
メッセージ消去入力を受け取る。

ＢＩＳ回路構成３００は次の出力を与える。

Ａ、２個のビットストリーム。これらは、ＤＳＴ回路構
成３０８に直接供給され、８ビツト／チヤネルモードに
て信号を搬送する。

Ｃ，２個のビラトス１−リーム。これらは、通常および
特別のＡＤＰＣＭデコーダ３０２および３０４へ圧縮音
声信号を搬送する。

Ｄ、１個のビットストリーム。これは、最適化音声帯域
データデコーダ３０６へ圧縮音声帯域データ信号を搬送
する。

Ｅ０通常および特別ＡＤＰＣＭデコーダ３０２および３
０４への制御信号であり、信号が３ビット書式または４
ビット書式のどちらに基づいて復号されるのかを示す。

Ｆ、共に第８図にＭＲＸ回銘構成として示されているメ
ッセージ受信器９４および同期受信器８８（第３図）′
Ａ、の３個のビットストリーム。

主ＣＰＵ４４およびＶＢＲＣＰＵ７４の各々は、別個の
双方向バスを経由してＢＴＳ回路構成３００と連絡する
。

へ〇ＰＣＭデコーダ３０２および３０４　も、冗長デコ
ーダを含み、これらは、動作しているデコーダの障害検
出に応じて、主ＣＰｔ１４４によって必要とされる場合
、動作するように切り換えられる。

０３１−Ｒ回路構成３０８は、第３図に示すＤＳＩおよ
びＴＳＩ回路構成の要素９５．１０６．１１２、および
１２０を含み、次の入力を受け取る。

Ａ、２個のＰＣＭビットストリーム。これらの各々は、
各々のＡＤＰＣＭデコーダ３０２　、３０４から受けを
られ、ＶＢＲ回路構成の動作から得られるのではない通
常のチャネル用である。

８．１個のＰＣＭビットストリーム。これは、両方のＡ
ＤＰＣＭデコーダ３０２および３０４から受げ取られ、
ＶＢＲ回路構成の動作から得られる特別チャネル用であ
る。

Ｃ，２個のＰＣＭビットストリーム。これらは、最適化
データＡＤＰＣＭデコーダ３０６から受け取られ、音声
帯域データ信号を搬送する。

Ｄ、２個のＰＣＭビットストリーム。これらは、ベアラ
入カスイソチ回路構成（ＢＩＳ）３００から直接受け取
られ、８ビツト／チヤネルモードにて信号を搬送する。

ＤＳＩ−Ｒ回路構成３０８は、次の主力を与える。

Ａ、　ＴＤＬＩカード１０８への１０個までのビットス
トリーム。

Ｂ、呼線および検査回路構成１２２への１個のビットス
トリーム。

Ｃ１第３図の回路構成の回路要素への各種タイミング信
号。

主ＣＰＵ４４は、双方向バスを経由してＤＳＩ−１？回
路構成３０８と連絡する。

次に第９図を参照する。この図は、第８図に示すＤＳＩ
−Ｒ回路構成３０８をさらに詳細に示す。タイムベース
回路構成３１０は、従来のタイミング回路構成からなり
、この従来の回路構成は、タイミング回路構成１２０か
らの選択された受信クロック出力に同期され、第３図に
示す回路要素が要求する各種タイミング出力を提供する
。

受信ＤＳＩスイッチ９５およびノイズ発生器１１２は、
第３図に関連して説明した通りである。受信ＴＳＩスイ
ッチ１０６（第３図）は、２個のスイッチ要素３１２お
よび３１４を備える。スイッチ要素３１２は最初の８枚
のＴＤＬＩカード１０８に出力を与え、スイッチ要素３
１４は２枚の追加ＴＤＬＩカード１０８と呼線および検
査回路構成１２２とに出力を与える。

次に第１０図および第１１図を参照する。これらは、共
にＢＩＳ回路構成３００　（第８図）の詳細図である。

他端からのペアラビットストリーム入力は、ＢＤＬＩイ
ンタフェース８２　（第３図）を経由してＢＩＳ回路構
成３００へ供給され、マルチプレクサ３１６にて受け取
られる。

マルチプレクサ３１６は、ＢＤＬＩインタフェースの障
害が検出されると、出力ポート３１８を経由して主ＣＰ
Ｕ４４から受け取られる指令に基づき、冗長ＢＤＬＩイ
ンタフェースから受信するビットストリームを選択する
ように動作する。

ＶＢＲ制御メモリ３２０は、二重バッファとして構成さ
れ、第７図に示す二重バッファ２４４の動作と同様に動
作する。与えられるいかなる時間においても、制御メモ
リ３２０の一方の部分はＶＢＲ選択を制御するように動
作し、他方の部分はνＢＲＣＰＵＴ４から制御命令を受
け取る。一般的に４　ｍ５ｅｃの持続時間の各スーパー
フレームの最初において、ＶＢＲ制　　・御メモリ３２
０の二つの部分の機能は相互交換される。

ＶＢＲ制御メモリ３２０の各部分は、ベアラ出力ビツト
ストリームの６４ニプルに対応する６４の記憶場所を備
える。各ベアラ出力ビツトストリームの最下位ビットは
、特別チャネルビットの受信用に割り当てることができ
る。この場合、ＶＢＲ制御メモリ３２０内の対応する記
憶場所は、特別チャネル番号と受け取られるビット番号
とを同定する。

シＢＲ制御メモリ３２０の各部分は、追加の６４の記憶
場所をも具備し、それらのうち２０のみが使用される。

この２０は、ＶＢＲ回路構成によって与えられる２０の
特別チャネルに対応する。各追加記憶場所は、各特別チ
ャネル（３ビツトまたは４−ビット）の各サンプルに割
り当てられるビット数を定義する。ＶＢＲ制御メモリ３
２０の内容は、与えられるいかなるフレームについても
、二重バッファ２４４の内容と同一である。この与えら
れるフレームは、二重バッファ２４４の制御下で伝送さ
れ、ＶＢＲ制御メモリ３２０の制御下で受け取られるも
のである。

各フレーム中、マルチプレクサ３１６から受け取られる
情報は、遅延要素３２２と特別チャネル二重バッファ３
２４とに書き込まれる。二重バッファ３２４は、二つの
実質的に同一な部分を具備し、各部分は、特別チャネル
ビットストリームフレームの各ビットに対応する２５６
の記憶場所を具備する。与えられるいかなる時間におい
ても、バッファ３２４の二つの部分の一方は選択的書込
み用に動作し、他方は順次読取り用に動作する。二つの
部分の機能は、各フレームの最初において相互交換され
る。

二重バッファ３２０の一方の部分の内容は、各フレーム
中に、ラッチ３２６および３２８に読み出される。特に
、前記内容は、二重バッファ３２４について書込みアド
レスを定義する。二重バッファ３２４についての書込み
アドレスは、特別チャネル番号と、受け取られたビット
が向かわせられろ特別チャネル内のビット番号とを示す
。

ラッチ３２８の出力は、各特別チャネルの各サンプルに
割り当てられるビット数を示す。この出力は、対応する
特別チャネルの信号サンプルビットとともに、特別チャ
ネル二重バッファ３２４に書き込まれる。従って、特別
チャネル二重バッファ３２４の順次読取りは、二つの出
力を与える。つまり、特別チャネルビットストリームと
制御ビットストリームであり、この制御ピットストリー
ムは、各特別チャネル（３ビツトまたは４ビツト）に割
り当てられるビット数を示す。特別チャネル二重バッフ
ァ３２４への書込み動作は、各ベアラビットスト、リー
ムタイムスロットのビ・ノド４およびビ・７ト８中にお
いてのみ、ＡＮＤゲート３３０によって許可される。こ
れらビットは、各ベアラビットストリームニプルの最下
位ビットであり、特別チャネルビットを搬送できる。

マルチプレクサ３１６からの通常ベアラチャネル情報と
、ラッチ３２６からの３ビ・ントまたは４ビツトの制御
情報とは、通常チャネルと特別チャネルの遅延を等しく
するたぬに、ｌフレーム遅延３２２内で遅延される。

メツセージ受信器（ＭＲＸ）　９４　（第３図）は、Ｂ
ＩＳ回路構成３００から次の信号を受ける。Ａ、同期受
信器８８　（第３図）によるＶＢＲ制御チャネルメツセ
ージの検出のための、マルチプレクサ３１６からのピッ
トストリーム。

Ｂ０通通常チャネル上分散制御チャネルメッセージ検出
のための、遅延要素３２２からの通常チャネルピットス
トリーム。

Ｃ３特別チヤネル上の分散制御チャネルメツセージ検出
のための、特別チャネル二重バッファ３２４からの特別
チャネルピットストリーム。

通常および特別のチャネルピットストリームは、トライ
ステートバッファ３３４を経由して、信号ピットストリ
ーム（通常および特別）の各々につき、４ビツト／３ビ
ツト制御ピツトストリームとともに、受信遅延メモリ３
３２に接続される。受信遅延メモリ３３２は、各々の４
ビツト７３ビツト制御信号とともに受信信号を遅延させ
、分散制御メツセージが検出されるための時間を与える
ように動作する。受信遅延３３２の時間間隔は、遅延カ
ウンタ３３６によって制御され、一般に、デジタルベア
ラについては３．７５ｍ５ｅｃであり、オプションのア
ナログベアラについては３２ｍ５ｅｃである。

マルチプレクサ３３８および３４０は、通常チャネルお
よび特別チャネル上の制御メツセージを各々消去するた
めに提供される。遅延された通常のピットストリームは
、遅延メモリ３３２からマルチプレクサ３３８へ接続さ
れる。通常チャネルにメツセージが検出されると、制御
信号がＭＲＸ９４からマルチプレクサ３３８へＯＲゲー
ト３４２を経由して送られる。この制御信号は、マルチ
プレクサ３３８を使用し、通常チャネルに、メツセージ
ピットに代えｔ空き音声パターンを挿入できる。

同様の方法で、遅延メモリ３３２からの特別チャネルピ
ットストリームがマルチプレクサ３４０を通過する際、
特別チャネル上のメツセージが消去される。メツセージ
が特別チャネル上で検出されると、制御信号がＭＲＸ９
４からＯＲゲート３４４を経由してマルチプレクサ３４
０に送られる。この制御信号は、マルチプレクサ３４０
により、特別音声チャネルに、メツセージビットに代え
て空き音声パターンを挿入させる。

１フレーム遅延要素３２２からの通常ピットストリーム
も、クリアチャネル受信用のＤＳＩ−Ｒ回路構成３０８
（第８図）に直接接続され、また、直列／並列変換器３
４６にも接続される。直列／並列変換器３４６の並列出
力は、ラッチ３４８を経由してバッファメモリ３５４の
入力に供給される。バッファメモ１７３５４は、通常ベ
アラピットストリーム内の６４のニプルタイムスロット
に対応する６４のニプルを記憶する容量がある。

バッファメモリ３５４は、チッチ３５２を経由して、直
列／並列変換器３５０からの空きデータ入力を受け取る
。この入力は、音声帯域データ信号が受信されない場合
、バッファメモリ３５４のすべてに書き込まれる。音声
帯域データ信号が通常チャネルのいずれかに受信される
と、そのサンプルが、直列／並列変換器３４６およびラ
ッチ３４８を経由して、バッファメモリ３５４内の対応
するニプルに書き込まれる。

制御メモリ３５６は、ベアラピットストリームの６４ニ
プルに対応する６４の記憶場所を具備する。

各記憶場所は、各ニプルが音声帯域信号を搬送するかど
うか、および音声帯域データ信号が接続されようとする
データ最適化ＡＤＰＣＭデコーダの番号を示す。

制御メモリ３５６も、６４の追加記憶場所を備え、一般
的にそのうち２０のみが使用される。これら２０の追加
記憶場所は、２０の特別チャネルに対応する。各記憶場
所は、各特別チャネルが使用されているか否かを示す。

各フレーム中に、制御情報が制御メモリ３５６からラッ
チ３５８および３６０に読み出される。ラッチ３５８の
出力はＯＲゲート３４２を経由してマルチプレクサ３３
８を制御し、対応するニプルが音声信号ではなく音声帯
域データ信号を搬送する場合、各音声ＰＳＤＰＣＭデコ
ーダに空き音声パターンを挿入する。

ランチ３６０の出力は、ランチ３６２によって遅延され
、次に、ＯＲゲート３４４を経由してマルチプレクサ３
４０を制御し、現在使用されていない特別ＡＤＰＣＭ７
’−ｙ−ダのいずれかに空き音声パターンを挿入する。

マルチプレクサ３３８からの通常ビ１．トスドリームと
マルチプレクサ３４０からの特別ピットストリームとは
、遅延要素３６４に接続され、各ピットストリームには
その３ビツトまたは４ビツトの制御ピットストリームが
伴う。遅延要素３６４の出力は、音声ＡＤＰＣＭデコー
ダ３０２および３０４（第８図）に供給される。マルチ
プレクサ３３８の出力は、また、８ビツトＰＣ旧云送用
のＡ規則／　ｐＡ　ｕ規則変換器３６６にも供給される
。Ａ規則／　Ｍ　ｕ規則変換器３６６の出力は、ＤＳＩ
−Ｒ回路構成３０８（第８図）に接続される。

ランチ３５８の出力は、バッファメモリ３５４の書込み
アドレス入力に結合される。従って、音声帯域データ信
号を搬送するベアラ入カニプルは、バッファメモリ３５
４内の制御メモリ３５６によって同定される記憶場所に
書き込まれる。バッファメモリ３５４の内容は、ラッチ
３フ２内に順次読み取られ、次に並列／直列変換器３７
４により直列ピットストリームに変換される。この直列
ピットストリームは、音声帯域データ信号を、データ最
適化ＡＤＰＣＭデコーダ３０６（第８図）に搬送する。

次に第１２図を参照する。この図は、本発明のシステム
に使用されるデジタル回線インタフェースカード（第２
図の参照番号４０および７８、および第３図の参照番号
８２および１０８）の構成を示す。

２タイプのデジタル回線インタフェース（ＤＬＩ）カー
ドが本発明の装置に使用される。

Ａ、　１．５４４Ｍｂｐｓインタフェーインタフェース
互換０４８Ｍｂｐｓインタフェーインタフェース互換プ
とも第１２図に示し下記に説明する機能ブロックを使用
する。入力回路構成４００は一１入データおよび回復ク
ロックにつき、ＨＤＢ　３　（２，０４８Ｍｂｐｓ基準
について符号化されたもの）などのバイポーラ入力から
ＴＴＬレベルＮＲＺ信号への変換を提供する。出力回路
構成４０２は、回線バイポーラ信号の書式化された出デ
ータのＮＲＺ書式を、所望のパルス形およびその他特性
に合うように変換する。

出力４０２から入力回路４００にループバック回路を保
守用に設けることができる。インタフェースループバッ
ク状態は、リレーによって、バイポーラ出力信号をバイ
ポーラ入力にループする。この場合、入力回線は、適切
に終止され、すべての「１」信号（ＡＩＳ）は、出力回
線に駆動される。

警報検出回路４０４は、入来警報（遠端警報）と不良回
線状態（過剰ビット誤り率）との検出を提供する。この
回路の出力は、各回線状態により警報ＣＰＩ］１１０　
（第３図）を更新する。フレーム整列回路構成４０６は
、インタフェースの大信号へのフレーム同期を提供する
。回復タイミング回路４０８は、整列回路４０６の出力
に依存する。フレーム状態の指示は、警報ＣＰｔ１ｌｌ
Ｏに供給される。

回復タイミング回路４０８は、入力装置に必要なすべて
のタイミングパルスを提供する。局所ＰＬＬにより、よ
り高い周波数のクロ・ンクが発生され、１．５４４Ｍｂ
ｐｓにおける速度変換と、入出カニラスティックバッフ
ァ４１０および４１１についてのメモリ制御とを提供す
る。入力マルチプレクサ４１２は、通常動作中に入デー
タの選択を許可し、あるいは自己検査動作中にループバ
ンクデータの選択を許可し、選択された信号は入力ニラ
スティックバッファ４１０に供給される。この選択は、
タイムスロット毎を基本として実行される。

入力ニラスティックバッファおよびフレーム変換器４１
０は、次の機能を提供する。

１、トランク側における入データとシステムタイミング
との間の独立同期バッファリング。

２、すべての入ビットストリームの間でのフレーム同期
。

３、１．５４４Ｍｂｐｓタイプおよび異なるデータバッ
ファリングについてのフレーム変換。

出力ニラスティックバッファおよびフレーム変換器４１
１は、前記入力ニラスティックバッファおよびフレーム
変換器４１０の機能と同様の機能を、出力信号とシステ
ムタイミングとの間に実行する。

警報発生器４１４は、警報ＣＰＵ１１０によって制御さ
れ、前記回路構成の他の要素に起因する出力警報コード
を発生する。

フレーム整列発生器４１６は、フレーム整列信号を提供
し、この信号は出力信号上の情報信号と多重化される。

出力マルチプレクサ４１８は、すべての制御された信号
を一つの出ビットストリームに結合する。ＮＲＺ情報は
、出力回路４０２に与えられる。

次に第１３図〜第１６図を参照する。これらは、詳細図
であり、簡潔のため本文内では再び説明しない。

第１３図は、第２図に使用されている分散制御チャネル
メツセージ送信器（メツセージ発生器５４）を示すブロ
ック図である。

第１４図は、第２図で使用されているＶＢＲ制御チャネ
ルメツセージ送信器（同期送信器７４）を示すブロック
図である。

第１５図は、第３図に使用されている分散制御チャネル
メツセージ受信器（メ・ノセージ発生器９４）を示すブ
ロック図である。

第１６図は、第３図に使用されているＶＢＲ制御チャネ
ルメツセージ受信器（同期受信器８８）を示すブロック
図である。

当業者には明らかなように、本発明は、前記に特に示し
説明したものに限定されるものではない。

本発明の範囲は、特許請求の範囲によってのみ限定され
るものである。

【図面の簡単な説明】

第１図は、本発明の好適実施例に基づき構成され動作さ
れるデジタル回路多重化システムのトランク拡張機能を
示す、本システムの送信側の機能ブロック図、 第２図は、本発明の好適実施例に基づき構成され動作さ
れる送信回路構成を示すブロック図、第３図は、本発明
の好適実施例に基づき構成され動作される受信回路構成
を示すブロック図、第４図は、第２図に示す装置内の送
信音声の流れの回路構成を示すブロック図、 第５図は、第２図に示す装置の一部を形成する送信デジ
タル音声挿入回路構成を示すブロック図、第６図は、第
２図に示す装置の一部を形成するベアラ出力スイッチ回
路構成の一部を示すブロック図、 第７図は、第２図に示す装置の一部を形成するベアラ出
力スイッチ回路構成の他の部分を示すブロック図、 第８図は、第３図に示す装置内の受信音声の流れの回路
構成を示すブロック図、 第９図は、第３図に示す装置の一部を形成する受信デジ
タル音声挿入回路構成を示すブロック図、第１０図は、
第３図に示す装置の一部を形成するベアラ入力スイッチ
回路構成の一部を示すブロック図、 第１１図は、第３図に示す装置の一部を形成するベアラ
入力スイッチ回路構成の他の部分を示すブロック図、 第１２図は、第２図および第３図に示す装置内に使用さ
れるＤＬＩカードを示すブロック図、第１３図は、第２
図に使用される分散制御チャネルメッセージ送信器を示
すブロック図、第１４図は、第２図に使用されるＶＢＲ
制御チャネルメツセージ送信器を示すブロック図、第１
５図は、第３図に使用される分散制御チャネルメツセー
ジ受信器を示すブロック図、および第１６図は、第３図
に使用されるＶＢＲ制御チャネルメツセージ受信器を示
すブロック図である。 （符号の説明） ２０・・・トランクＰＣＭインタフェース、２２・・・
タイムスロットインタチェンジ、２４・・・デジタル音
声挿入回路構成、２６・・・アダプティブ差動パルス符
号変調回路構成、２８・・・可変ビット伝送速度回路構
成、３０・・・ベアラＰＣＭインタフェース。 以下余白

Claims (1)

1. 【特許請求の範囲】 １、複数の通信チャネルを有する送信トランクリンクを
   、第２の複数の電話通信トランクに相互接続するための
   デジタル回線多重化装置であって、前記通信チャネルは
   ベアラビットストリームを介して伝送され、前記第２の
   複数は前記最初の複数よりも多く、 前記第２の複数の電話通信トランクの信号を検出するた
   めの手段と、信号が存在する各電話通信回線を前記第１
   の複数の通信チャネルの使用可能チャネルに割り当て、
   かつその割当を示す割当メッセージを与えるための手段
   とを有する、送信トランクリンクの第１の端部にある送
   信装置と、前記第１の複数の通信チャネルに結合され、
   ビットが減少された形態において音声信号を送信するよ
   うに動作する、適応差動パルス符号変調送信手段と、 前記適応差動パルス符号変調送信手段の出力を受け、そ
   の出力を前記第１の複数の通信チャネルに沿って前記割
   当メッセージと結合するための結合手段と、 前記送信リンクの第２の端部にあり、前記結合手段を介
   して伝送される前記音声信号および割当メッセージを受
   信し、そこから前記割当メッセージを分離するように動
   作する、信号受信およびメッセージ検出手段と、 前記信号受信およびメッセージ検出手段に結合され、前
   記割当メッセージを受け取り、前記送信装置から受信す
   る割当情報に基づき、信号を搬送する各前記第１の複数
   の通信チャネルを前記第２の複数の電話通信回線の対応
   する一つに割り当てる、受信装置とを具備する、デジタ
   ル回線多重化装置。 ２、前記信号受信およびメッセージ検出手段が、前記適
   応差動パルス符号変調送信手段から受信する信号を一時
   的に記憶するための受信遅延回路構成と、 前記受信した信号中に含まれる割当メッセージを検出す
   るためのメッセージ受信手段と、 前記受信遅延回路構成の遅延出力を受け取り、前記割当
   メッセージを所定の信号パターンに置き換えて当該割当
   メッセージの存在しない出力信号を提供するためのメッ
   セージ抽出手段とを備える、特許請求の範囲第１項に記
   載の装置。 ３、前記所定の信号パターンが、音声の無いことまたは
   ほとんど無いことを示す基準信号に対応する、特許請求
   の範囲第２項に記載の装置。 ４、前記信号受信およびメッセージ検出手段が、さらに
   、量子化手段と予測手段とを備え、音声の無いことまた
   はほとんど無いことを示す通常の信号があたかも存在す
   るかのように、前記所定の信号パターンが、前記量子化
   手段および予測手段に出現するように形成される、特許
   請求の範囲第２項または第３項のいずれかに記載の装置
   。 ５、前記割当メッセージが、割当情報を含む第１のビッ
   ト数と、前記第１のビット数を超過する同定符号情報専
   用の第２のビット数とを有する、特許請求の範囲第１項
   から第４項までのいずれかに記載の装置。 ６、前記割当メッセージが、割当情報を含む第１のビッ
   ト数と、前記第１のビット数を実質的に超過する同定符
   号情報専用の第２のビット数とを有する、特許請求の範
   囲第１項から第５項までのいずれかに記載の装置。 ７、過負荷状態において、非過負荷状態のもとで音声信
   号サンプルに割り当てられる通常のビット数よりも少な
   いビット数を前記音声信号サンプルに割り当てるように
   動作する可変ビット伝送速度手段をさらに具備する、特
   許請求の範囲第１項から第６項までのいずれかに記載の
   装置。 ８、前記可変ビット伝送速度手段が、ベアラビットスト
   リーム内のニプルの最下位ビットを追加音声信号サンプ
   ルに割り当てるように動作し、前記ビットストリーム内
   のサンプルの位置は、各チャネルに可変ビット数が割り
   当てられても、安定である、特許請求の範囲第７項に記
   載の装置。 ９、前記送信トランクリンクに沿って送信されるベアラ
   ビットストリーム中のニプルの３個の最上位ビットとと
   もに分散制御メッセージを送信するための手段をさらに
   具備する、特許請求の範囲第１項から第８項までのいず
   れかに記載の装置。