JP3311517B2 - 位相比較型ビット同期確立回路 - Google Patents
位相比較型ビット同期確立回路Info
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- JP3311517B2 JP3311517B2 JP25560994A JP25560994A JP3311517B2 JP 3311517 B2 JP3311517 B2 JP 3311517B2 JP 25560994 A JP25560994 A JP 25560994A JP 25560994 A JP25560994 A JP 25560994A JP 3311517 B2 JP3311517 B2 JP 3311517B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Description
【０００１】
【産業上の利用分野】本発明は、ＴＤＭＡ（Time Divis
ion Multiplex Access）方式で送信された送信信号のビ
ット位相同期を確立する位相比較型ビット同期確立回路
に関し、特に、複数の加入者からのバースト状の送信信
号を１本の光ファイバ伝送路で受信する場合の受信側の
位相比較型ビット同期確立回路に関する。
ion Multiplex Access）方式で送信された送信信号のビ
ット位相同期を確立する位相比較型ビット同期確立回路
に関し、特に、複数の加入者からのバースト状の送信信
号を１本の光ファイバ伝送路で受信する場合の受信側の
位相比較型ビット同期確立回路に関する。
【０００２】近年、電話加入者に提供されるサービスの
高度化、すなわちマルチメディア化等が計画されつつあ
る。これらサービスの高度化につれて、通信される情報
量が莫大な量となっている。こうした莫大な情報量を通
信するためには、従来のメタリック電話線では対応しき
れず、加入者伝送線路を光ファイバ化することが不可欠
となっている。
高度化、すなわちマルチメディア化等が計画されつつあ
る。これらサービスの高度化につれて、通信される情報
量が莫大な量となっている。こうした莫大な情報量を通
信するためには、従来のメタリック電話線では対応しき
れず、加入者伝送線路を光ファイバ化することが不可欠
となっている。
【０００３】
【従来の技術】光ファイバ化された加入者伝送線路にお
ける１つのネットワーク形態としてＰＯＮ(Passive Opt
ical Network) がある。これは、図６に示すように、電
話局１０１からの１本の光ファイバ（本線）１０２を光
カプラ１０３で複数の光ファイバ（支線）１０４〜１０
９に分岐させ、これらの複数の光ファイバ（支線）１０
４〜１０９を各加入者宅１１０〜１１５に接続するよう
にしている。これにより、広範囲に分布する加入者宅を
電話局からの数少ない光ファイバ（本線）によって効率
的に収容し、経済的なネットワークを構築することがで
きる。
ける１つのネットワーク形態としてＰＯＮ(Passive Opt
ical Network) がある。これは、図６に示すように、電
話局１０１からの１本の光ファイバ（本線）１０２を光
カプラ１０３で複数の光ファイバ（支線）１０４〜１０
９に分岐させ、これらの複数の光ファイバ（支線）１０
４〜１０９を各加入者宅１１０〜１１５に接続するよう
にしている。これにより、広範囲に分布する加入者宅を
電話局からの数少ない光ファイバ（本線）によって効率
的に収容し、経済的なネットワークを構築することがで
きる。
【０００４】こうしたＰＯＮでは、加入者宅１１０〜１
１５から電話局１０１への方向である上り方向の通信方
式として、例えばＴＤＭＡ方式が採用されている。ＴＤ
ＭＡ方式では、バースト信号が加入者宅１１０〜１１５
から電話局１０１へ、予め決められた互いに異なるタイ
ミングでそれぞれ送られ、これにより、図７に示すよう
に、加入者１，２，３，４・・・からの各バースト信号
が１フレーム内に重なり合うことなく配列され、多重化
が行われる。電話局１０１では、こうしたフレーム構成
の多重信号を受信し、配列順序に基づき、各バースト信
号がいずれの加入者からのものであるかを識別する。配
列順序はフレーム毎に変化することはない。
１５から電話局１０１への方向である上り方向の通信方
式として、例えばＴＤＭＡ方式が採用されている。ＴＤ
ＭＡ方式では、バースト信号が加入者宅１１０〜１１５
から電話局１０１へ、予め決められた互いに異なるタイ
ミングでそれぞれ送られ、これにより、図７に示すよう
に、加入者１，２，３，４・・・からの各バースト信号
が１フレーム内に重なり合うことなく配列され、多重化
が行われる。電話局１０１では、こうしたフレーム構成
の多重信号を受信し、配列順序に基づき、各バースト信
号がいずれの加入者からのものであるかを識別する。配
列順序はフレーム毎に変化することはない。
【０００５】各加入者宅１１０〜１１５から送られる送
信信号は、電話局１０１からの下り信号に同期している
ため、電話局１０１の受信回路では、基本的には周波数
の同期が確立している。しかし、複数の光ファイバ（支
線）１０４〜１０９の長さが、各加入者宅１１０〜１１
５の配置位置が原因で、互いに異なるため、各加入者宅
１１０〜１１５から電話局１０１へ送られた各バースト
信号のビット位相がずれてしまう。そのため、電話局１
０１の受信回路は、各バースト信号毎にビット位相の同
期を確立する必要がある。
信信号は、電話局１０１からの下り信号に同期している
ため、電話局１０１の受信回路では、基本的には周波数
の同期が確立している。しかし、複数の光ファイバ（支
線）１０４〜１０９の長さが、各加入者宅１１０〜１１
５の配置位置が原因で、互いに異なるため、各加入者宅
１１０〜１１５から電話局１０１へ送られた各バースト
信号のビット位相がずれてしまう。そのため、電話局１
０１の受信回路は、各バースト信号毎にビット位相の同
期を確立する必要がある。
【０００６】このためには、各バースト信号毎にビット
同期回路を設けることが考えられるが、加入者の数だけ
のビット同期回路を用意しなければならないので、現実
的ではない。そこで考え出されたのが位相比較型ビット
同期確立回路である。
同期回路を設けることが考えられるが、加入者の数だけ
のビット同期回路を用意しなければならないので、現実
的ではない。そこで考え出されたのが位相比較型ビット
同期確立回路である。
【０００７】位相比較型ビット同期確立回路では、図８
に示すように、加入者１，２，３・・・からのバースト
信号の各ビット位相を、遅延素子等によりそれぞれシフ
トして、受信回路側のビットクロック信号を安定して打
ち抜けるようにする。すなわち、受信回路側のビットク
ロック信号の立ち上がりタイミング位置に、バースト信
号の各ビットの中心位置が合うように、各バースト信号
の位相をバースト信号毎に調整する。これにより、各バ
ースト信号毎のビットデータの再生が可能となる。な
お、図８では、説明の都合上、バースト信号が数ビット
で構成されているように示されているが、実際には数十
〜数千ビットで構成される。
に示すように、加入者１，２，３・・・からのバースト
信号の各ビット位相を、遅延素子等によりそれぞれシフ
トして、受信回路側のビットクロック信号を安定して打
ち抜けるようにする。すなわち、受信回路側のビットク
ロック信号の立ち上がりタイミング位置に、バースト信
号の各ビットの中心位置が合うように、各バースト信号
の位相をバースト信号毎に調整する。これにより、各バ
ースト信号毎のビットデータの再生が可能となる。な
お、図８では、説明の都合上、バースト信号が数ビット
で構成されているように示されているが、実際には数十
〜数千ビットで構成される。
【０００８】つぎに、従来の位相比較型ビット同期確立
回路の構成を、図９を参照して説明する。なお、この従
来の位相比較型ビット同期確立回路の各部の信号形態を
図１０に示し、以下の説明において適宜参照する。
回路の構成を、図９を参照して説明する。なお、この従
来の位相比較型ビット同期確立回路の各部の信号形態を
図１０に示し、以下の説明において適宜参照する。
【０００９】従来の位相比較型ビット同期確立回路で
は、入力された所定のバースト信号を、直列に並んだ７
つの遅延素子（ＤＬ）１２１〜１２７に順に入力する。
遅延素子１２１〜１２７の各遅延量は、受信回路のビッ
トクロック信号の周期を８等分した値とする。これによ
り、所定のバースト信号の少しずつ位相シフトされたも
の、および所定のバースト信号が、Ｄ−フリップフロッ
プ（Ｆ／Ｆ）１２８の各Ｄ端子へ入力される（図１０の
「−ａ」〜「−ｈ」）。Ｄ−フリップフロップ１２
８のクロック端子には受信回路のビットクロック信号が
入力される（図１０の「」）。図１０の「」に示す
ように、各加入者からのバースト信号は、プリアンブル
（ＰＲ）、フレーム（ＦＲ）、データの３つの領域から
構成される。プリアンブル（ＰＲ）は、「１，０」の交
番信号から成り、ビット位相同期の確立や、受信増幅器
の増幅率調整に使用される。フレーム（ＦＲ）は、バー
スト信号のフレーム同期を確立するために使用される。
は、入力された所定のバースト信号を、直列に並んだ７
つの遅延素子（ＤＬ）１２１〜１２７に順に入力する。
遅延素子１２１〜１２７の各遅延量は、受信回路のビッ
トクロック信号の周期を８等分した値とする。これによ
り、所定のバースト信号の少しずつ位相シフトされたも
の、および所定のバースト信号が、Ｄ−フリップフロッ
プ（Ｆ／Ｆ）１２８の各Ｄ端子へ入力される（図１０の
「−ａ」〜「−ｈ」）。Ｄ−フリップフロップ１２
８のクロック端子には受信回路のビットクロック信号が
入力される（図１０の「」）。図１０の「」に示す
ように、各加入者からのバースト信号は、プリアンブル
（ＰＲ）、フレーム（ＦＲ）、データの３つの領域から
構成される。プリアンブル（ＰＲ）は、「１，０」の交
番信号から成り、ビット位相同期の確立や、受信増幅器
の増幅率調整に使用される。フレーム（ＦＲ）は、バー
スト信号のフレーム同期を確立するために使用される。
【００１０】Ｄ−フリップフロップ１２８は、各Ｄ端子
へ入力された各信号を、クロック端子に入力されたビッ
トクロック信号の立ち上がりエッジのタイミングで打ち
抜いて、図１０の「−ａ」〜「−ｈ」に示す各信号
を出力する。すなわち、Ｄ−フリップフロップ１２８
は、ビットクロック信号の立ち上がりエッジの発生時点
で各Ｄ端子へ入力している各信号を出力するとともに、
それらの出力を次のビットクロック信号の立ち上がりエ
ッジ発生時点まで保持する。
へ入力された各信号を、クロック端子に入力されたビッ
トクロック信号の立ち上がりエッジのタイミングで打ち
抜いて、図１０の「−ａ」〜「−ｈ」に示す各信号
を出力する。すなわち、Ｄ−フリップフロップ１２８
は、ビットクロック信号の立ち上がりエッジの発生時点
で各Ｄ端子へ入力している各信号を出力するとともに、
それらの出力を次のビットクロック信号の立ち上がりエ
ッジ発生時点まで保持する。
【００１１】位相比較回路１２９は、Ｄ−フリップフロ
ップ１２８の各出力を比較する。すなわち、図１０の
「−ａ」〜「−ｈ」に示す各信号を、この並び順に
おける隣接どうしで比較し、データの変化する信号をま
ず検出する。図１０の例では、信号「−ａ」と信号
「−ｂ」とでデータの変化があり、また、信号「−
ｅ」と信号「−ｆ」とでデータの変化がある。これら
の変化の生じている信号は、受信回路のビットクロック
信号によって打ち抜かれる際にマージンの最も少ない信
号と考えらえる。したがって、位相比較回路１２９は、
これらの信号から位相が１８０°離れた、つまりビット
クロック信号に対してセットアップ、ホールドマージン
の最も大きい信号を選択する。図１０の例では、信号
「−ｃ」または信号「−ｄ」、あるいは信号「−
ｇ」または信号「−ｈ」が選択される。位相比較回路
１２９はセレクタ（ＳＥＬ）１３０に入力端子信号を送
る。この入力端子信号は、位相比較回路１２９で選択さ
れた信号が入力されているセレクタ１３０の端子をコー
ド化した信号である。
ップ１２８の各出力を比較する。すなわち、図１０の
「−ａ」〜「−ｈ」に示す各信号を、この並び順に
おける隣接どうしで比較し、データの変化する信号をま
ず検出する。図１０の例では、信号「−ａ」と信号
「−ｂ」とでデータの変化があり、また、信号「−
ｅ」と信号「−ｆ」とでデータの変化がある。これら
の変化の生じている信号は、受信回路のビットクロック
信号によって打ち抜かれる際にマージンの最も少ない信
号と考えらえる。したがって、位相比較回路１２９は、
これらの信号から位相が１８０°離れた、つまりビット
クロック信号に対してセットアップ、ホールドマージン
の最も大きい信号を選択する。図１０の例では、信号
「−ｃ」または信号「−ｄ」、あるいは信号「−
ｇ」または信号「−ｈ」が選択される。位相比較回路
１２９はセレクタ（ＳＥＬ）１３０に入力端子信号を送
る。この入力端子信号は、位相比較回路１２９で選択さ
れた信号が入力されているセレクタ１３０の端子をコー
ド化した信号である。
【００１２】セレクタ１３０の各入力端子には、Ｄ−フ
リップフロップ１２８の各出力がそれぞれ入力されてお
り、セレクタ１３０は、入力端子信号により指定された
入力端子に入力される信号だけを選択してＤ−フリップ
フロップ（Ｆ／Ｆ）１３１のＤ端子へ出力する。Ｄ−フ
リップフロップ１３１は、Ｄ端子へ入力された信号を、
クロック端子に入力される受信回路のビットクロック信
号に基づき、波形成形してビット再生データとして出力
する。
リップフロップ１２８の各出力がそれぞれ入力されてお
り、セレクタ１３０は、入力端子信号により指定された
入力端子に入力される信号だけを選択してＤ−フリップ
フロップ（Ｆ／Ｆ）１３１のＤ端子へ出力する。Ｄ−フ
リップフロップ１３１は、Ｄ端子へ入力された信号を、
クロック端子に入力される受信回路のビットクロック信
号に基づき、波形成形してビット再生データとして出力
する。
【００１３】以上のように位相比較型ビット同期確立回
路が構成されるので、バースト信号のプリアンブル（Ｐ
Ｒ）領域が入力されている間に、受信回路のビットクロ
ック信号で安定して打ち抜けるように位相調整がされ
る。後続のバースト信号のフレーム（ＦＲ）領域および
データ領域も、その選択された遅延素子を経由する。こ
れにより、フレーム（ＦＲ）領域およびデータ領域も位
相調整がされ、受信回路のビットクロック信号で安定し
て打ち抜かれる。
路が構成されるので、バースト信号のプリアンブル（Ｐ
Ｒ）領域が入力されている間に、受信回路のビットクロ
ック信号で安定して打ち抜けるように位相調整がされ
る。後続のバースト信号のフレーム（ＦＲ）領域および
データ領域も、その選択された遅延素子を経由する。こ
れにより、フレーム（ＦＲ）領域およびデータ領域も位
相調整がされ、受信回路のビットクロック信号で安定し
て打ち抜かれる。
【００１４】以降、新たなバースト信号（図１０のの
「加入者２」以降のバースト信号）が入力されると、そ
の都度、位相比較型ビット同期確立回路は新たな位相シ
フト量の選択を行う。フレームが次回のフレームに移
り、再び「加入者１」のバースト信号が入力した場合で
も、位相比較型ビット同期確立回路は新たな位相シフト
量の選択を行う。
「加入者２」以降のバースト信号）が入力されると、そ
の都度、位相比較型ビット同期確立回路は新たな位相シ
フト量の選択を行う。フレームが次回のフレームに移
り、再び「加入者１」のバースト信号が入力した場合で
も、位相比較型ビット同期確立回路は新たな位相シフト
量の選択を行う。
【００１５】
【発明が解決しようとする課題】しかし、従来の位相比
較型ビット同期確立回路では、同一加入者から入力する
各フレームでのバースト信号に対して、それらの入力毎
に位相シフト量の決定を行って位相調整をする構成にな
っている。
較型ビット同期確立回路では、同一加入者から入力する
各フレームでのバースト信号に対して、それらの入力毎
に位相シフト量の決定を行って位相調整をする構成にな
っている。
【００１６】一方、位相シフト量は、加入者側の支線の
光ファイバの長さに関連して決定されるものであるの
で、同一の加入者からのバースト信号に対する位相シフ
ト量は、原則的にフレーム毎に変動するものでなく、し
たがって、バースト信号の入力毎に決定されねばならな
いものではない。
光ファイバの長さに関連して決定されるものであるの
で、同一の加入者からのバースト信号に対する位相シフ
ト量は、原則的にフレーム毎に変動するものでなく、し
たがって、バースト信号の入力毎に決定されねばならな
いものではない。
【００１７】もし、位相シフト量をバースト信号の入力
毎に決定した結果、その値が変動するような場合は、擾
乱によってプリアンブル領域に異常が生じていることが
考えられる。そうした誤った位相シフト量に基づき位相
調整を行うと、バースト信号を的確なビット位相で打ち
抜けなくなる危険性があり、また、バースト信号毎にデ
ータの誤り率が異なる事態を招くという問題があった。
毎に決定した結果、その値が変動するような場合は、擾
乱によってプリアンブル領域に異常が生じていることが
考えられる。そうした誤った位相シフト量に基づき位相
調整を行うと、バースト信号を的確なビット位相で打ち
抜けなくなる危険性があり、また、バースト信号毎にデ
ータの誤り率が異なる事態を招くという問題があった。
【００１８】本発明はこのような点に鑑みてなされたも
のであり、擾乱があっても正常にデータの再生を行うこ
とを可能にした位相比較型ビット同期確立回路を提供す
ることを目的とする。
のであり、擾乱があっても正常にデータの再生を行うこ
とを可能にした位相比較型ビット同期確立回路を提供す
ることを目的とする。
【００１９】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、受信フレーム内の所
定のバースト信号の位相を、互いに異なる量だけシフト
させる複数の位相シフト手段１１と、複数の位相シフト
手段１１の各出力に対し、所定のクロック信号に基づき
ビット位相同期をそれぞれ行うビット位相同期手段１２
と、ビット位相同期手段１２の各出力を比較し、複数の
位相シフト手段１１のうちの最適の位相シフト手段を決
定する決定手段１３と、上記の所定のバースト信号が、
決定手段１３で決定された位相シフト手段でシフトさ
れ、かつビット位相同期手段１２によってビット位相同
期を実施されたものを選択し、ビット再生データとして
出力する第１の選択出力手段１４と、決定手段１３で決
定された位相シフト手段の識別符号を記憶する記憶手段
１５と、上記の所定のバースト信号に対応する次回以降
の受信フレーム内のバースト信号が、記憶手段１５に識
別符号を記憶された位相シフト手段によりシフトされ、
かつビット位相同期手段１２によってビット位相同期を
実施されたものを選択し、ビット再生データとして出力
する第２の選択出力手段１６とを、有することを特徴と
する位相比較型ビット同期確立回路が提供される。
成するために、図１に示すように、受信フレーム内の所
定のバースト信号の位相を、互いに異なる量だけシフト
させる複数の位相シフト手段１１と、複数の位相シフト
手段１１の各出力に対し、所定のクロック信号に基づき
ビット位相同期をそれぞれ行うビット位相同期手段１２
と、ビット位相同期手段１２の各出力を比較し、複数の
位相シフト手段１１のうちの最適の位相シフト手段を決
定する決定手段１３と、上記の所定のバースト信号が、
決定手段１３で決定された位相シフト手段でシフトさ
れ、かつビット位相同期手段１２によってビット位相同
期を実施されたものを選択し、ビット再生データとして
出力する第１の選択出力手段１４と、決定手段１３で決
定された位相シフト手段の識別符号を記憶する記憶手段
１５と、上記の所定のバースト信号に対応する次回以降
の受信フレーム内のバースト信号が、記憶手段１５に識
別符号を記憶された位相シフト手段によりシフトされ、
かつビット位相同期手段１２によってビット位相同期を
実施されたものを選択し、ビット再生データとして出力
する第２の選択出力手段１６とを、有することを特徴と
する位相比較型ビット同期確立回路が提供される。
【００２０】
【作用】以上の構成によれば、複数の位相シフト手段１
１と、ビット位相同期手段１２と、決定手段１３と、第
１の選択出力手段１４とは、従来の位相比較型ビット同
期確立回路における各部と同じ動作を行う。
１と、ビット位相同期手段１２と、決定手段１３と、第
１の選択出力手段１４とは、従来の位相比較型ビット同
期確立回路における各部と同じ動作を行う。
【００２１】一方、本発明では、記憶手段１５が、決定
手段１３で決定された位相シフト手段の識別符号を記憶
しておく。つぎに、所定のバースト信号に対応する次回
以降の受信フレーム内のバースト信号が入力されると、
このバースト信号が、記憶手段１５に識別符号を記憶さ
れた位相シフト手段によりシフトされ、かつビット位相
同期手段１２によってビット位相同期を実施されたもの
を、第２の選択出力手段１６が選択し、ビット再生デー
タとして出力する。
手段１３で決定された位相シフト手段の識別符号を記憶
しておく。つぎに、所定のバースト信号に対応する次回
以降の受信フレーム内のバースト信号が入力されると、
このバースト信号が、記憶手段１５に識別符号を記憶さ
れた位相シフト手段によりシフトされ、かつビット位相
同期手段１２によってビット位相同期を実施されたもの
を、第２の選択出力手段１６が選択し、ビット再生デー
タとして出力する。
【００２２】すなわち、次回以降の受信フレームが受信
された際には、所定のバースト信号に対応するバースト
信号の入力に対して、決定手段１３による新たな位相シ
フト手段の決定を行わず、記憶手段１５に識別符号を記
憶された、前回フレームで使用された位相シフト手段を
使用するようにする。
された際には、所定のバースト信号に対応するバースト
信号の入力に対して、決定手段１３による新たな位相シ
フト手段の決定を行わず、記憶手段１５に識別符号を記
憶された、前回フレームで使用された位相シフト手段を
使用するようにする。
【００２３】したがって、次回フレーム以降に擾乱があ
ったとしても、誤った位相シフト量に基づき位相調整を
行うことが回避でき、またバースト信号を的確なビット
位相で打ち抜くことができる。また、バースト信号毎に
データの誤り率が異なる事態も回避できる。すなわち、
擾乱があっても正常にデータの再生を行うことが可能と
なる。
ったとしても、誤った位相シフト量に基づき位相調整を
行うことが回避でき、またバースト信号を的確なビット
位相で打ち抜くことができる。また、バースト信号毎に
データの誤り率が異なる事態も回避できる。すなわち、
擾乱があっても正常にデータの再生を行うことが可能と
なる。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２は、本発明の位相比較型ビット同期確立回路
の第１の実施例の構成を示すブロック図である。図中の
遅延素子（ＤＬ）２１〜２７、Ｄ−フリップフロップ
（Ｆ／Ｆ）２８、位相比較回路２９、セレクタ３０、お
よびＤ−フリップフロップ（Ｆ／Ｆ）３１は、図９に示
した遅延素子１２１〜１２７、Ｄ−フリップフロップ１
２８、位相比較回路１２９、セレクタ１３０、およびＤ
−フリップフロップ１３１とそれぞれ同一の構成であ
り、同一の動作を行う。ただし、位相比較回路２９はセ
レクタ３０に記憶・微調整回路３２を介して接続され
る。
する。図２は、本発明の位相比較型ビット同期確立回路
の第１の実施例の構成を示すブロック図である。図中の
遅延素子（ＤＬ）２１〜２７、Ｄ−フリップフロップ
（Ｆ／Ｆ）２８、位相比較回路２９、セレクタ３０、お
よびＤ−フリップフロップ（Ｆ／Ｆ）３１は、図９に示
した遅延素子１２１〜１２７、Ｄ−フリップフロップ１
２８、位相比較回路１２９、セレクタ１３０、およびＤ
−フリップフロップ１３１とそれぞれ同一の構成であ
り、同一の動作を行う。ただし、位相比較回路２９はセ
レクタ３０に記憶・微調整回路３２を介して接続され
る。
【００２５】記憶・微調整回路３２には位相比較回路２
９から入力端子信号が送られるとともに、位相比較型ビ
ット同期確立回路の後段に接続される通信回路（図示せ
ず）から、加入者装置有無信号Ｓ１および加入者装置選
択信号Ｓ２が入力される。加入者装置有無信号Ｓ１は、
加入者毎に、加入者からのバースト信号が前回フレーム
において存在したか否かを示す信号であり、原則的に、
初めてのフレームにおいては、どの加入者からのバース
ト信号に対しても「無」となり、２回目以降のフレーム
ではどの加入者からのバースト信号に対しても「有」と
なる。また加入者装置選択信号Ｓ２は、入力されたバー
スト信号がどの加入者からのものであるかを示す信号で
ある。
９から入力端子信号が送られるとともに、位相比較型ビ
ット同期確立回路の後段に接続される通信回路（図示せ
ず）から、加入者装置有無信号Ｓ１および加入者装置選
択信号Ｓ２が入力される。加入者装置有無信号Ｓ１は、
加入者毎に、加入者からのバースト信号が前回フレーム
において存在したか否かを示す信号であり、原則的に、
初めてのフレームにおいては、どの加入者からのバース
ト信号に対しても「無」となり、２回目以降のフレーム
ではどの加入者からのバースト信号に対しても「有」と
なる。また加入者装置選択信号Ｓ２は、入力されたバー
スト信号がどの加入者からのものであるかを示す信号で
ある。
【００２６】図３は、記憶・微調整回路３２の内部構成
を示すブロック図である。図中、選択部３２ａ、選択部
３２ｅ、および微調整部３２ｄの各一方の入力端子に
は、位相比較回路２９から入力端子信号が入力される。
選択部３２ａの出力は記憶部３２ｂへ送られる。記憶部
３２ｂは加入者毎の記憶場所を備え、加入者装置選択信
号Ｓ２によって指定された加入者に対応する記憶場所を
選択して選択部３２ｅから送られた入力端子信号の書き
込みを行う。記憶部３２ｂには該当加入者装置選択部３
２ｃが接続され、該当加入者装置選択部３２ｃは、加入
者装置選択信号Ｓ２によって指定された加入者に対応す
る記憶部３２ｂの記憶場所に記憶された入力端子信号の
読み出しを行い、微調整部３２ｄの他方の入力端子へ出
力する。微調整部３２ｄは、両入力端子から送られた入
力端子信号を比較し、同一であればそのまま出力し、異
なっていれば、位相シフト量において、両入力端子信号
の間に位置する入力端子信号を決めて出力する。この決
め方については後述する。微調整部３２ｄの出力は、選
択部３２ａおよび選択部３２ｅの各他方の入力端子に入
力される。選択部３２ａおよび選択部３２ｅは、加入者
装置有無信号Ｓ１が「無」であるときには、上記の各一
方の入力端子に入力された信号をそれぞれ選択して出力
し、加入者装置有無信号Ｓ１が「有」であるときには、
上記の各他方の入力端子に入力された信号をそれぞれ選
択して出力する。
を示すブロック図である。図中、選択部３２ａ、選択部
３２ｅ、および微調整部３２ｄの各一方の入力端子に
は、位相比較回路２９から入力端子信号が入力される。
選択部３２ａの出力は記憶部３２ｂへ送られる。記憶部
３２ｂは加入者毎の記憶場所を備え、加入者装置選択信
号Ｓ２によって指定された加入者に対応する記憶場所を
選択して選択部３２ｅから送られた入力端子信号の書き
込みを行う。記憶部３２ｂには該当加入者装置選択部３
２ｃが接続され、該当加入者装置選択部３２ｃは、加入
者装置選択信号Ｓ２によって指定された加入者に対応す
る記憶部３２ｂの記憶場所に記憶された入力端子信号の
読み出しを行い、微調整部３２ｄの他方の入力端子へ出
力する。微調整部３２ｄは、両入力端子から送られた入
力端子信号を比較し、同一であればそのまま出力し、異
なっていれば、位相シフト量において、両入力端子信号
の間に位置する入力端子信号を決めて出力する。この決
め方については後述する。微調整部３２ｄの出力は、選
択部３２ａおよび選択部３２ｅの各他方の入力端子に入
力される。選択部３２ａおよび選択部３２ｅは、加入者
装置有無信号Ｓ１が「無」であるときには、上記の各一
方の入力端子に入力された信号をそれぞれ選択して出力
し、加入者装置有無信号Ｓ１が「有」であるときには、
上記の各他方の入力端子に入力された信号をそれぞれ選
択して出力する。
【００２７】こうした構成の記憶・微調整回路３２の動
作をつぎに説明する。まず、初めてのフレームにおい
て、加入者装置有無信号Ｓ１は、どの加入者からのバー
スト信号に対しても「無」であり、この場合には、選択
部３２ａおよび選択部３２ｅは、位相比較回路２９から
の入力端子信号を選択して出力する。したがって、選択
部３２ｅからセレクタ３０へ入力端子信号が送られ、こ
の場合の動作は、図９に示す従来の位相比較型ビット同
期確立回路の動作と全く同じとなる。ただし、選択部３
２ａから記憶部３２ｂへ、位相比較回路２９からの入力
端子信号が送られ、記憶部３２ｂは、そのときに送られ
ている加入者装置選択信号Ｓ２に基づき、その入力端子
信号を該当加入者の記憶場所に書き込む。
作をつぎに説明する。まず、初めてのフレームにおい
て、加入者装置有無信号Ｓ１は、どの加入者からのバー
スト信号に対しても「無」であり、この場合には、選択
部３２ａおよび選択部３２ｅは、位相比較回路２９から
の入力端子信号を選択して出力する。したがって、選択
部３２ｅからセレクタ３０へ入力端子信号が送られ、こ
の場合の動作は、図９に示す従来の位相比較型ビット同
期確立回路の動作と全く同じとなる。ただし、選択部３
２ａから記憶部３２ｂへ、位相比較回路２９からの入力
端子信号が送られ、記憶部３２ｂは、そのときに送られ
ている加入者装置選択信号Ｓ２に基づき、その入力端子
信号を該当加入者の記憶場所に書き込む。
【００２８】次回のフレームでは、加入者装置有無信号
Ｓ１は、どの加入者からのバースト信号に対しても
「有」であり、この場合には、選択部３２ａおよび選択
部３２ｅは、微調整部３２ｄからの入力端子信号を選択
して出力する。ところで、この場合、記憶部３２ｂには
既に各記憶場所に入力端子信号が記憶されているので、
該当加入者装置選択部３２ｃは、加入者装置選択信号Ｓ
２によって指定された加入者に対応する記憶部３２ｂの
記憶場所に記憶された入力端子信号の読み出しを行い、
微調整部３２ｄの他方の入力端子へ出力する。微調整部
３２ｄの一方の入力端子には、この次回フレームでの該
当バースト信号に基づく入力端子信号が入力されてい
る。もし、該当バースト信号に対して擾乱が無ければ、
この一方の入力端子に入力されている入力端子信号は、
他方の入力端子に入力されている、前回フレームでの該
当バースト信号に基づく入力端子信号と同じである。こ
の場合には、他方の入力端子に入力されている、前回フ
レームでの入力端子信号を出力する。
Ｓ１は、どの加入者からのバースト信号に対しても
「有」であり、この場合には、選択部３２ａおよび選択
部３２ｅは、微調整部３２ｄからの入力端子信号を選択
して出力する。ところで、この場合、記憶部３２ｂには
既に各記憶場所に入力端子信号が記憶されているので、
該当加入者装置選択部３２ｃは、加入者装置選択信号Ｓ
２によって指定された加入者に対応する記憶部３２ｂの
記憶場所に記憶された入力端子信号の読み出しを行い、
微調整部３２ｄの他方の入力端子へ出力する。微調整部
３２ｄの一方の入力端子には、この次回フレームでの該
当バースト信号に基づく入力端子信号が入力されてい
る。もし、該当バースト信号に対して擾乱が無ければ、
この一方の入力端子に入力されている入力端子信号は、
他方の入力端子に入力されている、前回フレームでの該
当バースト信号に基づく入力端子信号と同じである。こ
の場合には、他方の入力端子に入力されている、前回フ
レームでの入力端子信号を出力する。
【００２９】ところで、位相の最適なシフト量が、最初
のフレームにおいて決定した値から、後々のフレームに
おいて徐々に変化することがあり得、一方、擾乱による
位相のシフト量の変動は大幅に変化すると思われる。し
たがって、もし、微調整部３２ｄの上記一方の入力端子
に入力されている、今回フレームでの入力端子信号が、
上記他方の入力端子に入力されている、前回フレームで
の入力端子信号と異なっているときには、前回フレーム
での入力端子信号を、位相シフト量において、前回フレ
ームでの入力端子信号に近づけるように直し、この直さ
れた入力端子信号を出力する。
のフレームにおいて決定した値から、後々のフレームに
おいて徐々に変化することがあり得、一方、擾乱による
位相のシフト量の変動は大幅に変化すると思われる。し
たがって、もし、微調整部３２ｄの上記一方の入力端子
に入力されている、今回フレームでの入力端子信号が、
上記他方の入力端子に入力されている、前回フレームで
の入力端子信号と異なっているときには、前回フレーム
での入力端子信号を、位相シフト量において、前回フレ
ームでの入力端子信号に近づけるように直し、この直さ
れた入力端子信号を出力する。
【００３０】すなわち、例えば、図２のセレクタ３０の
上から３番目の入力端子（図９の信号「−ｃ」が入力
される端子に相当）に対応する入力端子信号が前回フレ
ームで選択され、記憶されていたとし、今回フレームで
は、図２のセレクタ３０の上から６番目の入力端子（図
９の信号「−ｆ」が入力される端子に相当）に対応す
る入力端子信号が選択されたとする。そのときに、微調
整部３２ｄは、図２のセレクタ３０の上から４番目の入
力端子（図９の信号「−ｄ」が入力される端子に相
当）に対応する入力端子信号を出力するようにする。
上から３番目の入力端子（図９の信号「−ｃ」が入力
される端子に相当）に対応する入力端子信号が前回フレ
ームで選択され、記憶されていたとし、今回フレームで
は、図２のセレクタ３０の上から６番目の入力端子（図
９の信号「−ｆ」が入力される端子に相当）に対応す
る入力端子信号が選択されたとする。そのときに、微調
整部３２ｄは、図２のセレクタ３０の上から４番目の入
力端子（図９の信号「−ｄ」が入力される端子に相
当）に対応する入力端子信号を出力するようにする。
【００３１】微調整部３２ｄからの出力は、選択部３２
ｅを介してセレクタ３０へ送られ、新たな入力端子信号
に対応する入力端子へ入力する信号が選択されるととも
に、選択部３２ａを介して記憶部３２ｂの該当記憶場所
に送られ、新たな入力端子信号が記憶される。
ｅを介してセレクタ３０へ送られ、新たな入力端子信号
に対応する入力端子へ入力する信号が選択されるととも
に、選択部３２ａを介して記憶部３２ｂの該当記憶場所
に送られ、新たな入力端子信号が記憶される。
【００３２】以上のように、擾乱による位相のシフト量
の大幅な変動があっても、それに全面的に引きずられる
ことなく、しかし、位相の最適なシフト量が、最初のフ
レームにおいて決定した値から、後々のフレームにおい
て徐々に変化した場合には充分対応できるようになって
いる。
の大幅な変動があっても、それに全面的に引きずられる
ことなく、しかし、位相の最適なシフト量が、最初のフ
レームにおいて決定した値から、後々のフレームにおい
て徐々に変化した場合には充分対応できるようになって
いる。
【００３３】なお、上記の第１の実施例では微調整部３
２ｄが設けられているが、これに代わって、微調整部３
２ｄを設けず、かつ記憶部３２ｂには、最初のフレーム
における入力端子信号だけを記憶して以後の更新を行わ
ない構成にするようにしてもよい。この構成では、位相
の最適なシフト量が、最初のフレームにおいて決定した
値から、後々のフレームにおいて徐々に変化するような
事態には対応できないが、擾乱による位相のシフト量の
変動に対しては、充分な抑止効果を発揮できる。
２ｄが設けられているが、これに代わって、微調整部３
２ｄを設けず、かつ記憶部３２ｂには、最初のフレーム
における入力端子信号だけを記憶して以後の更新を行わ
ない構成にするようにしてもよい。この構成では、位相
の最適なシフト量が、最初のフレームにおいて決定した
値から、後々のフレームにおいて徐々に変化するような
事態には対応できないが、擾乱による位相のシフト量の
変動に対しては、充分な抑止効果を発揮できる。
【００３４】つぎに、第２の実施例を説明する。図４
は、本発明の位相比較型ビット同期確立回路の第２の実
施例の構成を示すブロック図である。先の第１の実施例
では、受信されたバースト信号の位相をシフトすること
が行われているが、第２の実施例では、受信されたバー
スト信号の位相をシフトすることをせず、受信回路のビ
ットクロック信号の位相をシフトして位相の異なる複数
のビットクロック信号を用意し、その中から、バースト
信号の各ビットの中心を打ち抜くビットクロック信号を
選択するようにしている。
は、本発明の位相比較型ビット同期確立回路の第２の実
施例の構成を示すブロック図である。先の第１の実施例
では、受信されたバースト信号の位相をシフトすること
が行われているが、第２の実施例では、受信されたバー
スト信号の位相をシフトすることをせず、受信回路のビ
ットクロック信号の位相をシフトして位相の異なる複数
のビットクロック信号を用意し、その中から、バースト
信号の各ビットの中心を打ち抜くビットクロック信号を
選択するようにしている。
【００３５】すなわち、入力された所定のバースト信号
が、並列に並んだ８つのＤ−フリップフロップ（Ｆ／
Ｆ）４８〜５５の各Ｄ端子へ入力される。一方、受信回
路のビットクロック信号が、直列に並んだ遅延素子（Ｄ
Ｌ）４１〜４７に順に入力される。遅延素子４１〜４７
の各遅延量は、受信回路のビットクロック信号の周期を
８等分した値とする。これらの遅延素子４１〜４７によ
り、互いに異なる量だけ位相をシフトされた７つのビッ
トクロック信号および元のビットクロック信号が、Ｄ−
フリップフロップ４８〜５５の各クロック端子に入力さ
れる。各Ｄ−フリップフロップ４８〜５５は、Ｄ端子へ
入力された信号を、クロック端子に入力されたビットク
ロック信号の立ち上がりエッジのタイミングで打ち抜い
て出力する。Ｄ−フリップフロップ４８〜５５の各出力
は、第１の実施例のＤ−フリップフロップ２８の各出力
と同じものとなる。
が、並列に並んだ８つのＤ−フリップフロップ（Ｆ／
Ｆ）４８〜５５の各Ｄ端子へ入力される。一方、受信回
路のビットクロック信号が、直列に並んだ遅延素子（Ｄ
Ｌ）４１〜４７に順に入力される。遅延素子４１〜４７
の各遅延量は、受信回路のビットクロック信号の周期を
８等分した値とする。これらの遅延素子４１〜４７によ
り、互いに異なる量だけ位相をシフトされた７つのビッ
トクロック信号および元のビットクロック信号が、Ｄ−
フリップフロップ４８〜５５の各クロック端子に入力さ
れる。各Ｄ−フリップフロップ４８〜５５は、Ｄ端子へ
入力された信号を、クロック端子に入力されたビットク
ロック信号の立ち上がりエッジのタイミングで打ち抜い
て出力する。Ｄ−フリップフロップ４８〜５５の各出力
は、第１の実施例のＤ−フリップフロップ２８の各出力
と同じものとなる。
【００３６】位相比較回路５６、セレクタ（ＳＥＬ）５
７、および記憶・微調整回路５８は、第１の実施例の位
相比較回路２９、セレクタ３０、および記憶・微調整回
路３２とそれぞれ同じ構成であり、同じ動作をする。図
５は記憶・微調整回路５８の内部構成を示す図である
が、第１の実施例の記憶・微調整回路３２（図３）と全
く同じ構成となっている。
７、および記憶・微調整回路５８は、第１の実施例の位
相比較回路２９、セレクタ３０、および記憶・微調整回
路３２とそれぞれ同じ構成であり、同じ動作をする。図
５は記憶・微調整回路５８の内部構成を示す図である
が、第１の実施例の記憶・微調整回路３２（図３）と全
く同じ構成となっている。
【００３７】第２の実施例においても、後続のフレーム
で位相シフト量を保持することにより、擾乱に対して強
い再生能力を持つ回路を構成することが可能となる。
で位相シフト量を保持することにより、擾乱に対して強
い再生能力を持つ回路を構成することが可能となる。
【００３８】
【発明の効果】以上説明したように本発明では、初回の
フレームの所定のバースト信号を基に決定手段で決定さ
れた位相シフト手段の識別符号を、記憶手段が記憶して
おき、つぎに、所定のバースト信号に対応する次回以降
の受信フレーム内のバースト信号が入力されると、この
バースト信号が、記憶手段に識別符号を記憶された位相
シフト手段によりシフトされ、かつビット位相同期手段
によってビット位相同期を実施されたものを、第２の選
択出力手段が選択し、ビット再生データとして出力す
る。すなわち、次回以降の受信フレームが受信された際
には、所定のバースト信号に対応するバースト信号の入
力に対して、決定手段による新たな位相シフト手段の決
定を行わず、記憶手段に識別符号を記憶された、前回フ
レームで使用された位相シフト手段を使用するようにす
る。
フレームの所定のバースト信号を基に決定手段で決定さ
れた位相シフト手段の識別符号を、記憶手段が記憶して
おき、つぎに、所定のバースト信号に対応する次回以降
の受信フレーム内のバースト信号が入力されると、この
バースト信号が、記憶手段に識別符号を記憶された位相
シフト手段によりシフトされ、かつビット位相同期手段
によってビット位相同期を実施されたものを、第２の選
択出力手段が選択し、ビット再生データとして出力す
る。すなわち、次回以降の受信フレームが受信された際
には、所定のバースト信号に対応するバースト信号の入
力に対して、決定手段による新たな位相シフト手段の決
定を行わず、記憶手段に識別符号を記憶された、前回フ
レームで使用された位相シフト手段を使用するようにす
る。
【００３９】したがって、次回フレーム以降に擾乱があ
ったとしても、誤った位相シフト量に基づき位相調整を
行うことが回避でき、またバースト信号を的確なビット
位相で打ち抜くことができる。また、バースト信号毎に
データの誤り率が異なる事態も回避できる。すなわち、
擾乱があっても正常にデータの再生を行うことが可能と
なる。
ったとしても、誤った位相シフト量に基づき位相調整を
行うことが回避でき、またバースト信号を的確なビット
位相で打ち抜くことができる。また、バースト信号毎に
データの誤り率が異なる事態も回避できる。すなわち、
擾乱があっても正常にデータの再生を行うことが可能と
なる。
【図１】本発明の原理説明図である。
【図２】本発明の位相比較型ビット同期確立回路の第１
の実施例の構成を示すブロック図である。
の実施例の構成を示すブロック図である。
【図３】第１の実施例の記憶・微調整回路の内部構成を
示すブロック図である。
示すブロック図である。
【図４】本発明の位相比較型ビット同期確立回路の第２
の実施例の構成を示すブロック図である。
の実施例の構成を示すブロック図である。
【図５】第２の実施例の記憶・微調整回路の内部構成を
示すブロック図である。
示すブロック図である。
【図６】ＰＯＮにおける加入者収容形態を示す図であ
る。
る。
【図７】ＴＤＭＡ方式のフレーム構成図である。
【図８】位相比較型ビット同期確立回路の動作原理を示
す図である。
す図である。
【図９】従来の位相比較型ビット同期確立回路の構成を
示すブロック図である。
示すブロック図である。
【図１０】従来の位相比較型ビット同期確立回路の各部
の信号形態を示すタイミングチャートである。
の信号形態を示すタイミングチャートである。
１１ 複数の位相シフト手段 １２ ビット位相同期手段 １３ 決定手段 １４ 第１の選択出力手段 １５ 記憶手段 １６ 第２の選択出力手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−104933（ＪＰ，Ａ) 特開 平７−264175（ＪＰ，Ａ) 特開 平３−270428（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/02 H04J 3/06 H04J 14/08 H04L 7/10
Claims (6)
- 【請求項１】 ＴＤＭＡ方式で送信された送信信号のビ
ット位相同期を確立する位相比較型ビット同期確立回路
において、 受信フレーム内の所定のバースト信号の位相を、互いに
異なる量だけシフトさせる複数の位相シフト手段と、 前記複数の位相シフト手段の各出力に対し、所定のクロ
ック信号に基づきビット位相同期をそれぞれ行うビット
位相同期手段と、 前記ビット位相同期手段の各出力を比較し、前記複数の
位相シフト手段のうちの最適の位相シフト手段を決定す
る決定手段と、 前記所定のバースト信号が、前記決定手段で決定された
位相シフト手段でシフトされ、かつ前記ビット位相同期
手段によってビット位相同期を実施されたものを選択
し、ビット再生データとして出力する第１の選択出力手
段と、 前記決定手段で決定された位相シフト手段の識別符号を
記憶する記憶手段と、 前記所定のバースト信号に対応する次回以降の受信フレ
ーム内のバースト信号が、前記記憶手段に識別符号を記
憶された位相シフト手段によりシフトされ、かつ前記ビ
ット位相同期手段によってビット位相同期を実施された
ものを選択し、ビット再生データとして出力する第２の
選択出力手段と、 を有することを特徴とする位相比較型ビット同期確立回
路。 - 【請求項２】 前記複数の位相シフト手段、前記ビット
位相同期手段、および前記決定手段は、前記所定のバー
スト信号に対応する次回以降の受信フレーム内のバース
ト信号に対しても作動し、 前記第２の選択出力手段は、 前記所定のバースト信号に対応する次回以降の受信フレ
ーム内のバースト信号を基に、前記決定手段が決定した
最適の位相シフト手段を、前記記憶手段に識別符号が記
憶されている位相シフト手段と比較する比較手段と、 前記比較手段による比較の結果、両者が別物である場合
に、新たに決定された位相シフト手段のシフト量と前記
記憶手段に識別符号が記憶されている位相シフト手段の
シフト量との間のシフト量を有する位相シフト手段の識
別符号を前記記憶手段に新たに記憶させる記憶制御手段
とを含み、 前記第２の選択出力手段は、前記比較手段による比較の
結果、両者が別物である場合には、対応のバースト信号
が、前記記憶手段に新たに識別符号が記憶された位相シ
フト手段によりシフトされ、かつ前記ビット位相同期手
段によりビット位相同期を実施されたものを選択し、ビ
ット再生データとして出力することを特徴とする請求項
１記載の位相比較型ビット同期確立回路。 - 【請求項３】 前記決定手段は、前記ビット位相同期手
段の各出力を、シフト量の順に並べて比較し、同一タイ
ミングにおいて位相が変化する出力を探し、その出力か
ら位相が１８０°ずれた出力に対応する位相シフト手段
を前記最適の位相シフト手段とすることを特徴とする請
求項１記載の位相比較型ビット同期確立回路。 - 【請求項４】 ＴＤＭＡ方式で送信された送信信号のビ
ット位相同期を確立する位相比較型ビット同期確立回路
において、 基準クロック信号の位相を、互いに異なる量だけシフト
させる複数の位相シフト手段と、 受信フレーム内の所定のバースト信号に対し、前記複数
の位相シフト手段の各出力に基づきビット位相同期をそ
れぞれ行う複数のビット位相同期手段と、 前記複数のビット位相同期手段の各出力を比較し、前記
複数のビット位相同期手段のうちの最適のビット位相同
期手段を決定する決定手段と、 前記所定のバースト信号が、前記決定手段で決定された
ビット位相同期手段によってビット位相同期を実施され
たものを選択し、ビット再生データとして出力する第１
の選択出力手段と、 前記決定手段で決定されたビット位相同期手段の識別符
号を記憶する記憶手段と、 前記所定のバースト信号に対応する次回以降の受信フレ
ーム内のバースト信号が、前記記憶手段に識別符号を記
憶されたビット位相同期手段によってビット位相同期を
実施されたものを選択し、ビット再生データとして出力
する第２の選択出力手段と、 を有することを特徴とする位相比較型ビット同期確立回
路。 - 【請求項５】 前記複数の位相シフト手段、前記複数の
ビット位相同期手段、および前記決定手段は、前記所定
のバースト信号に対応する次回以降の受信フレーム内の
バースト信号に対しても作動し、 前記第２の選択出力手段は、 前記所定のバースト信号に対応する次回以降の受信フレ
ーム内のバースト信号を基に、前記決定手段が決定した
最適のビット位相同期手段を、前記記憶手段に識別符号
が記憶されているビット位相同期手段と比較する比較手
段と、 前記比較手段による比較の結果、両者が別物である場合
に、新たに決定されたビット位相同期手段と前記記憶手
段に識別符号が記憶されているビット位相同期手段との
間に、シフト量において位置するビット位相同期手段の
識別符号を前記記憶手段に新たに記憶させる記憶制御手
段とを含み、 前記第２の選択出力手段は、前記比較手段による比較の
結果、両者が別物である場合には、対応のバースト信号
が、前記記憶手段に識別符号が新たに記憶されたビット
位相同期手段によってビット位相同期を実施されたもの
を選択し、ビット再生データとして出力することを特徴
とする請求項４記載の位相比較型ビット同期確立回路。 - 【請求項６】 前記決定手段は、前記複数のビット位相
同期手段の各出力を、対応する位相シフト手段のシフト
量の順に並べて比較し、同一タイミングにおいて位相が
変化する出力を探し、その出力から位相が１８０°ずれ
た出力に対応するビット位相同期手段を前記最適のビッ
ト位相同期手段とすることを特徴とする請求項４記載の
位相比較型ビット同期確立回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25560994A JP3311517B2 (ja) | 1994-10-20 | 1994-10-20 | 位相比較型ビット同期確立回路 |
| US08/507,206 US5657318A (en) | 1994-10-20 | 1995-07-26 | Phase-comparison bit synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25560994A JP3311517B2 (ja) | 1994-10-20 | 1994-10-20 | 位相比較型ビット同期確立回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125643A JPH08125643A (ja) | 1996-05-17 |
| JP3311517B2 true JP3311517B2 (ja) | 2002-08-05 |
Family
ID=17281121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25560994A Expired - Fee Related JP3311517B2 (ja) | 1994-10-20 | 1994-10-20 | 位相比較型ビット同期確立回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5657318A (ja) |
| JP (1) | JP3311517B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4442506A1 (de) * | 1994-11-30 | 1996-06-05 | Sel Alcatel Ag | Synchronisierungsüberachung in einem Netzwerk |
| JP2806863B2 (ja) * | 1996-02-27 | 1998-09-30 | 日本電気エンジニアリング株式会社 | ビット同期回路 |
| JP3189774B2 (ja) | 1998-01-28 | 2001-07-16 | 日本電気株式会社 | ビット同期回路 |
| US6067646A (en) * | 1998-04-17 | 2000-05-23 | Ameritech Corporation | Method and system for adaptive interleaving |
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1994
- 1994-10-20 JP JP25560994A patent/JP3311517B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-26 US US08/507,206 patent/US5657318A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125643A (ja) | 1996-05-17 |
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