JP2820191B2 - キャリア間遅延調整回路 - Google Patents
キャリア間遅延調整回路Info
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- JP2820191B2 JP2820191B2 JP5330386A JP33038693A JP2820191B2 JP 2820191 B2 JP2820191 B2 JP 2820191B2 JP 5330386 A JP5330386 A JP 5330386A JP 33038693 A JP33038693 A JP 33038693A JP 2820191 B2 JP2820191 B2 JP 2820191B2
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
Description
ジタル無線伝送方式の受信装置に使用されるキャリア間
遅延調整回路に関し、特に、新規の同期ディジタルハイ
アラーキSDH(Synchronous Digital hierarchy )に
対応する受信装置に使用されるキャリア間遅延調整回路
に関する。
ムとして、伝送しようとするデータ信号列を、直列−並
列変換して複数列のデータ信号に分割し、分割されたデ
ータ信号列毎に変調して複数のキャリアを用いて伝送す
るマルチキャリア・ディジタル無線伝送方式がある。こ
の方式では、マルチキャリアを用いて伝送することによ
って、無線伝送路に生じるフェージングの振幅偏差に対
する許容値が大きくなり、回線の高品質化が図れるとい
う特徴がある。
る方法では、各キャリアの伝送時間に差が生じる。した
がって、受信側で受信した複数のデータ信号列をそのま
ま並列−直列変換すると、送信側から送出されたデータ
信号と異なる時系列の受信データ信号列となる可能性が
ある。そこで、この様なマルチキャリア・ディジタル無
線伝送方式では、キャリア間遅延調整回路を用いてキャ
リア間に生じた伝搬遅延時間差を調整している。
ラーキSDHが標準化され、図3に示すように、フレー
ム同期、誤り監視、警報転送のための情報等で構成され
るセクションオーバーヘッドSOH(Section Overhea
d)と、実情報(PAYLOAD )の先頭位置を示すAUポイ
ンタと、実情報とから構成されるSTM−Nフレーム構
成を有するデータ信号列を伝送する通信システムが構築
されている。
タ信号列を伝送する通信システムにおいても、マルチキ
ャリア・ディジタル無線伝送方式を採用することが考え
られる。ところが、STM−Nフレーム構成を有するデ
ータ信号列には、搬送端局の構成の違いによって、複数
の多重形式が存在する。例えば、図5に示すようにペイ
ロードが、VC−4×1で構成される形式や、図6に示
すようにペイロードがVC−3×3で構成される形式が
ある。したがって、STM−Nフレーム構成を有するデ
ータ信号列を伝送する通信システムにおいては、これら
の多重形式に適したキャリア間遅延調整回路が必要とな
る。
ータ信号列を伝送する通信システムに用いられるキャリ
ア間遅延調整回路を図7に示す。ここでは、図8に示す
STM−1フレーム構成のデータ信号列が、図示しない
送信端局側でバイト単位に直列−並列変換され、図9
(a)、(b)、及び(c)に示す3つのフレーム構成
のデータ信号列に分割されているものとする。なお、こ
れら3つのデータ信号列は、それぞれキャリア1、2、
及び3で伝送され、受信端局側で受信される。
た受信データ信号列101は、受信クロック201とと
もに、フレーム同期回路71−1及び遅延時間調整回路
72−1に入力される。フレーム同期回路71−1は、
入力された受信データ信号列101と受信クロック20
1とから同期を確立し、出力フレームパルス301を遅
延時間調整回路72−1へ出力する。遅延時間調整回路
72−1に入力された受信データ信号列101は、受信
クロック201及び出力フレームパルス301を基準と
して、遅延時間調整回路72−1のメモリに書き込まれ
る。
ータ信号列102及び103も同様に、フレーム同期回
路71−2,71−3で同期を確立して得られる出力フ
レームパルス302,303と受信クロック202,2
03とを基準にして、遅延時間調整回路72−2,72
−3のメモリに書き込まれる。
パルス301とは、基準信号遅延回路73にも入力され
る。基準信号遅延回路73は、受信クロック201と出
力フレームパルス301とを所定時間遅延させた基準ク
ロック221及び基準フレームパルス321を出力す
る。
2−3は、基準信号遅延回路73から出力される基準ク
ロック221及び基準フレームパルス321に基づいて
記憶回路に書き込まれたデータ信号列を順次読み出す。
これにより受信時に各キャリアのデータ信号列に生じて
いる遅延差は吸収される。例えば、受信時にデータ信号
列101、102、及び103の間に、図10の上段に
示すような遅延差が発生している場合であっても、遅延
調整回路72−1,72−2,及び72−3から出力さ
れたデータ信号列121、122、及び123は、図1
0の下段に示すように遅延差が吸収されている。
2−3から出力されたデータ信号列121、122、及
び123は、ポインタ付加回路74へ入力される。この
ポインタ付加回路74は、遅延調整回路72−1,72
−2,及び72−3にそれぞれ接続されるととも基準信
号遅延回路73に接続されるエラスティックメモリ回路
75−1,75−2,及び75−3と、エラスティック
メモリ回路75−1,75−2,及び75−3にそれぞ
れ接続されると共に、基準信号遅延回路73及び図示し
ない標準DCS(Digital Clock Supply)に接続された
ポインタ算出回路76−1、76−2、及び76−3
と、エラスティックメモリ回路75−1,75−2,及
び75−3と標準DCSとに接続されたSOH多重・並
列−直列変換回路77とを備えている。そして、このポ
インタ付加回路74は、出力データ列121、122、
及び123、基準クロック221、及び基準フレームパ
ルス321を標準DCSから供給される標準クロック2
30及び標準フレームパルス330に乗せ替え、ポイン
タを含むデータ信号列のポインタを算出してポインタの
付け替えを行い、STM−1フレーム構成に必要な所定
のSOHの多重と、並列−直列変換とを行ってSTM−
1データ信号列130を出力する。
のキャリア間遅延調整回路は、特定のキャリアによって
確立されたフレームパルスを遅延させ、遅延させたフレ
ームパルスに他のキャリアを合わせることで、キャリア
間に生じる変動遅延時間差を吸収している。このため、
従来のキャリア間遅延調整回路では、特定のキャリアに
障害が発生すると、他のキャリアで伝送されてくるデー
タ信号列も受信できなくなるという問題点がある。
Nフレーム構成には、複数の多重形式が存在する。例え
ば、図5に示すように1つのポインタと1つの実情報が
多重される形式と、図6に示すように複数のポインタと
複数の実情報とが多重される形式である。図5に示すよ
うに1つのポインタと1つの実情報が多重されている場
合には、キャリア間に生じた変動遅延時間差を吸収した
後にポインタの付け替えを行わないと、実情報内の時系
列が入れ替わってデータ信号列が正しく伝送されない。
したがって、この場合は、いずれか1つのキャリアに障
害が発生しただけでデータ信号列を正しく伝送できない
ので、特定のキャリアによって確立されたフレームパル
スに基づいて遅延時間を調整しても特に問題にならな
い。
タと複数の実情報とが多重されている場合は、ポインタ
と実情報とで構成される多重単位ごとにポインタの付け
替えが行われる。つまり、この様な場合には、各キャリ
アに遅延時間差が生じていても各多重単位内の実情報の
時系列には影響が無い。すなわち、障害が発生していな
いキャリアによって伝送されるデータ信号列は正しく伝
送されるはずである。にも拘らず、従来のキャリア間遅
延調整回路では、上述したように特定のキャリアを利用
して基準フレームおよび基準クロックを生成しているた
め、この特定のキャリアに障害が発生すると、他のキャ
リアのデータ信号列を読み出すための基準フレームおよ
び基準クロックが断となり、正しく伝送されるべき障害
の発生していないキャリアで伝送されるデータ信号列も
断になってしまうという問題点がある。
線伝送方式を用いて、複数のポインタと複数の実情報と
が多重されたSTM−Nフレーム構成のデータ信号列を
伝送する際に、いずれかのキャリアに障害が発生して
も、他のキャリアのデータ信号列は正しく伝送できる遅
延時間調整回路を提供することを目的とする。
−N(N:自然数)フレーム構成のデータ信号列を直列
−並列変換してM(M:2以上の整数)列のデータ信号
列とし、該M列のデータ信号列をM個のキャリアを用い
て伝送するMマルチキャリア・ディジタル無線伝送方式
の通信システムの受信端局側で使用されるキャリア間遅
延調整回路であって、前記M個のキャリアの各々から得
られる受信データ信号列及び受信クロックに基づいてそ
れぞれフレーム同期を確立してフレームパルスを出力す
るM個のフレーム同期手段と、該M個のフレーム同期手
段にそれぞれ接続され、前記フレームパルスを基準に前
記受信データ信号列を記憶するM個の遅延時間調整手段
と、該M個の遅延時間調整手段にそれぞれ基準クロック
及び基準フレームパルスを供給して前記受信データ信号
列を出力させる基準信号発生手段とを備えたキャリア間
遅延調整回路において、前記基準信号発生手段が、前記
キャリアの各々から得られる受信データ信号列及び受信
クロック、または、前記キャリアのうち特定のキャリア
から得られる受信データ信号列及び受信クロックをM分
岐した信号のいずれか一方を選択的に出力する選択手段
と、該選択手段の出力をそれぞれ所定時間遅延させるM
個の遅延手段とを有し、該M個の遅延手段の出力を前記
基準クロック及び前記基準フレームパルスとして前記M
個の遅延時間調整手段にそれぞれ供給するようにしたこ
とを特徴とするキャリア間遅延調整回路が得られる。
する。図1に本発明の一実施例を示す。ここで、従来と
同一のものには同一番号を付し、その説明を省略する。
なお、ここでも従来同様、図8に示すSTM−1フレー
ム構成のデータ信号列が、図示しない送信端局側でバイ
ト単位に直列−並列変換され、図9(a)、(b)、及
び(c)に示す3つのフレーム構成のデータ信号列に分
割されて伝送されてくるものとする。
来の基準信号遅延回路73に替えて基準信号選択部11
を有し、さらに従来の構成に加えて、ポインタ検出回路
12−1,12−2,及び12−3と、ポインタ判定部
13とを有している。
を説明する。キャリア1で伝送されてきた受信データ信
号列101は、従来同様、受信クロック201及びフレ
ーム同期回路71−1からの出力フレームパルス301
を基準として遅延時間調整回路72−1のメモリに書き
込まれる。また、キャリア2及びキャリア3で伝送され
てきた受信データ信号列102、103も同様にして、
それぞれ遅延時間調整回路72−2、72−3のメモリ
に書き込まれる。
201、202、及び203と、出力フレームパルス3
01、302、及び303は、基準信号選択部11にも
入力される。受信クロック201及び出力フレームパル
ス301は、キャリア1に対応する固定遅延回路14
と、キャリア2に対応する選択回路15と、キャリア3
に対応する選択回路16とに入力される。また、受信ク
ロック202及び出力フレームパルス302は選択回路
15に、受信クロック203及び出力フレームパルス3
03は、選択回路16にそれぞれ入力される。
ック201及び出力フレームパルス301をそれぞれ所
定時間遅延させた第1の基準クロック221及び第1の
基準フレームパルス321を出力する。また、選択回路
15は、後述するポインタ判定部13からの切り替え信
号が入力されるまでは、受信クロック202及び出力フ
レームパルス302を選択して固定遅延回路17へ出力
する。固定遅延回路17は、入力された受信クロック2
02及び出力フレームパルス302を所定時間遅延させ
た第2の基準クロック222及び第2の基準フレームパ
ルス322を出力する。同様に、選択回路16は、後述
するポインタ判定部13からの切り替え信号が入力され
るまでは、受信クロック203及び出力フレームパルス
303を選択して固定遅延回路18へ出力する。固定遅
延回路18は、入力された受信クロック203及び出力
フレームパルス303を所定時間遅延させた第3の基準
クロック223及び第3の基準フレームパルス323を
出力する。
クロック221及び第1の基準フレームパルス321に
従って、メモリに書き込まれた受信データ信号列を読み
出す。読み出したデータ信号列121は、ポインタ付加
回路74に入力される。また、読み出したデータ信号列
121は、ポインタ検出回路12−1にも入力される。
同様に、遅延時間調整回路72−2、72−3は、それ
ぞれ第2、第3の基準クロック222、223と第2、
第3のフレームパルス322、323とに従って、デー
タ信号列122、123を出力する。データ信号列12
2、123は、ポインタ付加回路74に入力されるとと
もに、それぞれポインタ検出回路12−2、12−3に
入力される。
クロック221及び第1の基準フレーム321に基づい
て、入力されたデータ信号列121の中から、実情報の
先頭を表わすポインタが書き込まれている位置を検出
し、検出したポイント値401をポインタ判定部13へ
出力する。同様に、ポインタ検出回路12−1、12−
2は、基準クロック222、223及び基準フレーム3
22、323に基づいて、入力されたデータ信号列12
2、123の中から、実情報の先頭を表わすポインタが
書き込まれている位置を検出し、検出したポイント値4
02、403をポインタ判定部13へ出力する。
12−1、12−2、及び12−3から入力されたポイ
ント値401、402、及び403から、受信したST
M−1データ信号列中のポインタ数の判定を行う。即
ち、ポインタ判定部13は、受信したSTM−1データ
信号列の多重形式が、1つのポインタと1つの実情報
(VC−4)とを多重したもの(図5参照)か、3つの
ポインタと3つの実情報(VC3×3)とを多重したも
の(図6参照)か判定する。判定の結果、受信したST
M−1データ信号列の多重形式が1つのポインタと1つ
の実情報(VC−4)とを多重したものである場合、ポ
インタ判定部13は、切替信号501を出力する。
6は、ポインタ判定部13から切替信号501が入力さ
れると、受信クロック201及び出力フレームパルス3
01を選択する。従って、固定遅延回路14、17、及
び18から出力される基準クロック221、222、及
び223は、すべて同一信号となる。また、基準フレー
ムパルス321、322、及び323もすべて同一信号
となる。これにより、遅延時間調整回路72−1、72
−2、及び72−3から出力されるデータ信号列間は、
図2に示すようになり、その遅延差は吸収される。
出力されない場合は、固定遅延回路14、17、及び1
8から出力される基準クロック221、222、及び2
23と、基準フレームパルス321、322、及び32
3とは、キャリアごとに異なる。従って、遅延時間調整
回路72−1、72−2、及び72−3から出力される
データ信号列間は、図3に示すようになる。
列121、122、及び123と、基準クロック22
1、222、及び223と、基準フレームパルス32
1、322、及び323とを、外部DCSから供給され
る標準クロック230と標準フレームパルス330に乗
せ替える。そして、ポインタと実情報とからなる多重単
位ごとにポインタを算出し、ポインタの付け替えを行
う。その後、STM−1フレームに必要なSOHの多重
を行ない、並列−直列変換を行なって、STM−1デー
タ信号列130を出力する。
号列からポインタを検出し、ポインタ値がSTM−1フ
レームに1つのポインタと1つの実情報が多重されてい
ることを示す場合には特定のキャリアに基づいてキャリ
ア間の遅延時間の調整を行い、複数のポインタと複数の
実情報が多重されていることを示す場合は、キャリア単
位で処理を行う。これにより、複数のポインタと複数の
実情報が多重されているSTM−1フレームを受信する
際に、いずれかのキャリアに障害が発生しても、他の正
常なキャリアで伝送されてくるデータ信号列は受信する
ことができる。
いて基準クロック及び基準フレームパルスを生成するだ
けでなく、選択的に各キャリアに基づいて基準クロック
及び基準フレームパルスを生成できるようにしたこと
で、複数のポインタと複数の実情報とが多重されたST
M−Nフレーム構成のデータ信号列を伝送する複数のキ
ャリアのいずれかに障害が発生しても、他のキャリアの
データ信号列は正しく受信することができる。
検出し、ポインタ値に基づいて、基準クロック及び基準
フレームパルスをキャリア単位とするか、各キャリアに
共通とするかを選択するようにしたことで、どの様な多
重形式のSTM−Nフレーム構成のデータ信号列にも自
動的に対応することができる。
るためのタイムチャートであって、STM−1フレーム
に1つの実情報が多重されているときのタイムチャート
である。
るためのタイムチャートであって、STM−1フレーム
に3つの実情報が多重されているときのタイムチャート
である。
Nフレームの構成を示す図である。
Nフレームの構成を示す図である。
ある。
る。
搬送したときの各キャリアにおけるデータ信号列のフレ
ーム構成を示す図である。
するためのタイムチャートである。
モリ回路 76−1,76−2,76−3 ポインタ算出回路 77 SOH多重・並列−直列変換回路77 101,102,103 受信データ信号列 121,122,123 データ信号列 130 STM−1データ信号列 201,202,203 受信クロック 221 第1の基準クロック 222 第2の基準クロック 223 第3の基準クロック 230 標準クロック 301,302,303 出力フレームパルス 321 第1の基準フレームパルス 322 第2の基準フレームパルス 323 第3の基準フレームパルス 330 標準フレームパルス 401,402,403 ポイント値 501 切替信号
Claims (2)
- 【請求項1】 STM−N(N:自然数)フレーム構成
のデータ信号列を直列−並列変換してM(M:2以上の
整数)列のデータ信号列とし、該M列のデータ信号列を
M個のキャリアを用いて伝送するMマルチキャリア・デ
ィジタル無線伝送方式の通信システムの受信端局側で使
用されるキャリア間遅延調整回路であって、前記M個の
キャリアの各々から得られる受信データ信号列及び受信
クロックに基づいてそれぞれフレーム同期を確立してフ
レームパルスを出力するM個のフレーム同期手段と、該
M個のフレーム同期手段にそれぞれ接続され、前記フレ
ームパルスを基準に前記受信データ信号列を記憶するM
個の遅延時間調整手段と、該M個の遅延時間調整手段に
それぞれ基準クロック及び基準フレームパルスを供給し
て前記受信データ信号列を出力させる基準信号発生手段
とを備えたキャリア間遅延調整回路において、前記基準
信号発生手段が、前記キャリアの各々から得られる受信
データ信号列及び受信クロック、または、前記キャリア
のうち特定のキャリアから得られる受信データ信号列及
び受信クロックをM分岐した信号のいずれか一方を選択
的に出力する選択手段と、該選択手段の出力をそれぞれ
所定時間遅延させるM個の遅延手段とを有し、該M個の
遅延手段の出力を前記基準クロック及び前記基準フレー
ムパルスとして前記M個の遅延時間調整手段にそれぞれ
供給するようにしたことを特徴とするキャリア間遅延調
整回路。 - 【請求項2】 前記M個の遅延時間調整手段がそれぞれ
出力する前記受信データ信号列から、前記M個の遅延手
段がそれぞれ出力する前記基準クロック及び前記基準フ
レームパルスに基づいてそれぞれポインタを検出し、ポ
インタ値を出力するM個のポインタ検出手段を有し、該
M個のポインタ検出手段から出力された前記ポインタ値
に基づいて前記選択手段を制御するようにしたことを特
徴とする請求項1のキャリア間遅延調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5330386A JP2820191B2 (ja) | 1993-12-27 | 1993-12-27 | キャリア間遅延調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5330386A JP2820191B2 (ja) | 1993-12-27 | 1993-12-27 | キャリア間遅延調整回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07193611A JPH07193611A (ja) | 1995-07-28 |
JP2820191B2 true JP2820191B2 (ja) | 1998-11-05 |
Family
ID=18232025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5330386A Expired - Lifetime JP2820191B2 (ja) | 1993-12-27 | 1993-12-27 | キャリア間遅延調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2820191B2 (ja) |
-
1993
- 1993-12-27 JP JP5330386A patent/JP2820191B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07193611A (ja) | 1995-07-28 |
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Date | Code | Title | Description |
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