JP2820191B2 - キャリア間遅延調整回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチキャリア・ディ
ジタル無線伝送方式の受信装置に使用されるキャリア間
遅延調整回路に関し、特に、新規の同期ディジタルハイ
アラーキＳＤＨ（Synchronous Digital hierarchy ）に
対応する受信装置に使用されるキャリア間遅延調整回路
に関する。

【０００２】

【従来の技術】従来、大容量ディジタル無線伝送システ
ムとして、伝送しようとするデータ信号列を、直列−並
列変換して複数列のデータ信号に分割し、分割されたデ
ータ信号列毎に変調して複数のキャリアを用いて伝送す
るマルチキャリア・ディジタル無線伝送方式がある。こ
の方式では、マルチキャリアを用いて伝送することによ
って、無線伝送路に生じるフェージングの振幅偏差に対
する許容値が大きくなり、回線の高品質化が図れるとい
う特徴がある。

【０００３】ところが、この様なマルチキャリアを用い
る方法では、各キャリアの伝送時間に差が生じる。した
がって、受信側で受信した複数のデータ信号列をそのま
ま並列−直列変換すると、送信側から送出されたデータ
信号と異なる時系列の受信データ信号列となる可能性が
ある。そこで、この様なマルチキャリア・ディジタル無
線伝送方式では、キャリア間遅延調整回路を用いてキャ
リア間に生じた伝搬遅延時間差を調整している。

【０００４】一方、近年、新規の同期ディジタルハイア
ラーキＳＤＨが標準化され、図３に示すように、フレー
ム同期、誤り監視、警報転送のための情報等で構成され
るセクションオーバーヘッドＳＯＨ（Section Overhea
d）と、実情報（PAYLOAD ）の先頭位置を示すＡＵポイ
ンタと、実情報とから構成されるＳＴＭ−Ｎフレーム構
成を有するデータ信号列を伝送する通信システムが構築
されている。

【０００５】このＳＴＭ−Ｎフレーム構成を有するデー
タ信号列を伝送する通信システムにおいても、マルチキ
ャリア・ディジタル無線伝送方式を採用することが考え
られる。ところが、ＳＴＭ−Ｎフレーム構成を有するデ
ータ信号列には、搬送端局の構成の違いによって、複数
の多重形式が存在する。例えば、図５に示すようにペイ
ロードが、ＶＣ−４×１で構成される形式や、図６に示
すようにペイロードがＶＣ−３×３で構成される形式が
ある。したがって、ＳＴＭ−Ｎフレーム構成を有するデ
ータ信号列を伝送する通信システムにおいては、これら
の多重形式に適したキャリア間遅延調整回路が必要とな
る。

【０００６】従来のＳＴＭ−Ｎフレーム構成を有するデ
ータ信号列を伝送する通信システムに用いられるキャリ
ア間遅延調整回路を図７に示す。ここでは、図８に示す
ＳＴＭ−１フレーム構成のデータ信号列が、図示しない
送信端局側でバイト単位に直列−並列変換され、図９
（ａ）、（ｂ）、及び（ｃ）に示す３つのフレーム構成
のデータ信号列に分割されているものとする。なお、こ
れら３つのデータ信号列は、それぞれキャリア１、２、
及び３で伝送され、受信端局側で受信される。

【０００７】図７において、キャリア１で伝送されてき
た受信データ信号列１０１は、受信クロック２０１とと
もに、フレーム同期回路７１−１及び遅延時間調整回路
７２−１に入力される。フレーム同期回路７１−１は、
入力された受信データ信号列１０１と受信クロック２０
１とから同期を確立し、出力フレームパルス３０１を遅
延時間調整回路７２−１へ出力する。遅延時間調整回路
７２−１に入力された受信データ信号列１０１は、受信
クロック２０１及び出力フレームパルス３０１を基準と
して、遅延時間調整回路７２−１のメモリに書き込まれ
る。

【０００８】キャリア２及び３で伝送されてきた受信デ
ータ信号列１０２及び１０３も同様に、フレーム同期回
路７１−２，７１−３で同期を確立して得られる出力フ
レームパルス３０２，３０３と受信クロック２０２，２
０３とを基準にして、遅延時間調整回路７２−２，７２
−３のメモリに書き込まれる。

【０００９】一方、受信クロック２０１と出力フレーム
パルス３０１とは、基準信号遅延回路７３にも入力され
る。基準信号遅延回路７３は、受信クロック２０１と出
力フレームパルス３０１とを所定時間遅延させた基準ク
ロック２２１及び基準フレームパルス３２１を出力す
る。

【００１０】遅延調整回路７２−１，７２−２，及び７
２−３は、基準信号遅延回路７３から出力される基準ク
ロック２２１及び基準フレームパルス３２１に基づいて
記憶回路に書き込まれたデータ信号列を順次読み出す。
これにより受信時に各キャリアのデータ信号列に生じて
いる遅延差は吸収される。例えば、受信時にデータ信号
列１０１、１０２、及び１０３の間に、図１０の上段に
示すような遅延差が発生している場合であっても、遅延
調整回路７２−１，７２−２，及び７２−３から出力さ
れたデータ信号列１２１、１２２、及び１２３は、図１
０の下段に示すように遅延差が吸収されている。

【００１１】遅延調整回路７２−１，７２−２，及び７
２−３から出力されたデータ信号列１２１、１２２、及
び１２３は、ポインタ付加回路７４へ入力される。この
ポインタ付加回路７４は、遅延調整回路７２−１，７２
−２，及び７２−３にそれぞれ接続されるととも基準信
号遅延回路７３に接続されるエラスティックメモリ回路
７５−１，７５−２，及び７５−３と、エラスティック
メモリ回路７５−１，７５−２，及び７５−３にそれぞ
れ接続されると共に、基準信号遅延回路７３及び図示し
ない標準ＤＣＳ（Digital Clock Supply）に接続された
ポインタ算出回路７６−１、７６−２、及び７６−３
と、エラスティックメモリ回路７５−１，７５−２，及
び７５−３と標準ＤＣＳとに接続されたＳＯＨ多重・並
列−直列変換回路７７とを備えている。そして、このポ
インタ付加回路７４は、出力データ列１２１、１２２、
及び１２３、基準クロック２２１、及び基準フレームパ
ルス３２１を標準ＤＣＳから供給される標準クロック２
３０及び標準フレームパルス３３０に乗せ替え、ポイン
タを含むデータ信号列のポインタを算出してポインタの
付け替えを行い、ＳＴＭ−１フレーム構成に必要な所定
のＳＯＨの多重と、並列−直列変換とを行ってＳＴＭ−
１データ信号列１３０を出力する。

【００１２】

【発明が解決しようとする課題】上述したように、従来
のキャリア間遅延調整回路は、特定のキャリアによって
確立されたフレームパルスを遅延させ、遅延させたフレ
ームパルスに他のキャリアを合わせることで、キャリア
間に生じる変動遅延時間差を吸収している。このため、
従来のキャリア間遅延調整回路では、特定のキャリアに
障害が発生すると、他のキャリアで伝送されてくるデー
タ信号列も受信できなくなるという問題点がある。

【００１３】詳述すると、ＳＤＨで統一されたＳＴＭ−
Ｎフレーム構成には、複数の多重形式が存在する。例え
ば、図５に示すように１つのポインタと１つの実情報が
多重される形式と、図６に示すように複数のポインタと
複数の実情報とが多重される形式である。図５に示すよ
うに１つのポインタと１つの実情報が多重されている場
合には、キャリア間に生じた変動遅延時間差を吸収した
後にポインタの付け替えを行わないと、実情報内の時系
列が入れ替わってデータ信号列が正しく伝送されない。
したがって、この場合は、いずれか１つのキャリアに障
害が発生しただけでデータ信号列を正しく伝送できない
ので、特定のキャリアによって確立されたフレームパル
スに基づいて遅延時間を調整しても特に問題にならな
い。

【００１４】ところが、図６に示すように複数のポイン
タと複数の実情報とが多重されている場合は、ポインタ
と実情報とで構成される多重単位ごとにポインタの付け
替えが行われる。つまり、この様な場合には、各キャリ
アに遅延時間差が生じていても各多重単位内の実情報の
時系列には影響が無い。すなわち、障害が発生していな
いキャリアによって伝送されるデータ信号列は正しく伝
送されるはずである。にも拘らず、従来のキャリア間遅
延調整回路では、上述したように特定のキャリアを利用
して基準フレームおよび基準クロックを生成しているた
め、この特定のキャリアに障害が発生すると、他のキャ
リアのデータ信号列を読み出すための基準フレームおよ
び基準クロックが断となり、正しく伝送されるべき障害
の発生していないキャリアで伝送されるデータ信号列も
断になってしまうという問題点がある。

【００１５】本発明は、マルチキャリア・ディジタル無
線伝送方式を用いて、複数のポインタと複数の実情報と
が多重されたＳＴＭ−Ｎフレーム構成のデータ信号列を
伝送する際に、いずれかのキャリアに障害が発生して
も、他のキャリアのデータ信号列は正しく伝送できる遅
延時間調整回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明によれば、ＳＴＭ
−Ｎ（Ｎ：自然数）フレーム構成のデータ信号列を直列
−並列変換してＭ（Ｍ：２以上の整数）列のデータ信号
列とし、該Ｍ列のデータ信号列をＭ個のキャリアを用い
て伝送するＭマルチキャリア・ディジタル無線伝送方式
の通信システムの受信端局側で使用されるキャリア間遅
延調整回路であって、前記Ｍ個のキャリアの各々から得
られる受信データ信号列及び受信クロックに基づいてそ
れぞれフレーム同期を確立してフレームパルスを出力す
るＭ個のフレーム同期手段と、該Ｍ個のフレーム同期手
段にそれぞれ接続され、前記フレームパルスを基準に前
記受信データ信号列を記憶するＭ個の遅延時間調整手段
と、該Ｍ個の遅延時間調整手段にそれぞれ基準クロック
及び基準フレームパルスを供給して前記受信データ信号
列を出力させる基準信号発生手段とを備えたキャリア間
遅延調整回路において、前記基準信号発生手段が、前記
キャリアの各々から得られる受信データ信号列及び受信
クロック、または、前記キャリアのうち特定のキャリア
から得られる受信データ信号列及び受信クロックをＭ分
岐した信号のいずれか一方を選択的に出力する選択手段
と、該選択手段の出力をそれぞれ所定時間遅延させるＭ
個の遅延手段とを有し、該Ｍ個の遅延手段の出力を前記
基準クロック及び前記基準フレームパルスとして前記Ｍ
個の遅延時間調整手段にそれぞれ供給するようにしたこ
とを特徴とするキャリア間遅延調整回路が得られる。

【００１７】

【実施例】以下に図面を参照して本発明の実施例を説明
する。図１に本発明の一実施例を示す。ここで、従来と
同一のものには同一番号を付し、その説明を省略する。
なお、ここでも従来同様、図８に示すＳＴＭ−１フレー
ム構成のデータ信号列が、図示しない送信端局側でバイ
ト単位に直列−並列変換され、図９（ａ）、（ｂ）、及
び（ｃ）に示す３つのフレーム構成のデータ信号列に分
割されて伝送されてくるものとする。

【００１８】本実施例のキャリア間遅延調整回路は、従
来の基準信号遅延回路７３に替えて基準信号選択部１１
を有し、さらに従来の構成に加えて、ポインタ検出回路
１２−１，１２−２，及び１２−３と、ポインタ判定部
１３とを有している。

【００１９】次に、このキャリア間遅延調整回路の動作
を説明する。キャリア１で伝送されてきた受信データ信
号列１０１は、従来同様、受信クロック２０１及びフレ
ーム同期回路７１−１からの出力フレームパルス３０１
を基準として遅延時間調整回路７２−１のメモリに書き
込まれる。また、キャリア２及びキャリア３で伝送され
てきた受信データ信号列１０２、１０３も同様にして、
それぞれ遅延時間調整回路７２−２、７２−３のメモリ
に書き込まれる。

【００２０】一方、各キャリアに対応する受信クロック
２０１、２０２、及び２０３と、出力フレームパルス３
０１、３０２、及び３０３は、基準信号選択部１１にも
入力される。受信クロック２０１及び出力フレームパル
ス３０１は、キャリア１に対応する固定遅延回路１４
と、キャリア２に対応する選択回路１５と、キャリア３
に対応する選択回路１６とに入力される。また、受信ク
ロック２０２及び出力フレームパルス３０２は選択回路
１５に、受信クロック２０３及び出力フレームパルス３
０３は、選択回路１６にそれぞれ入力される。

【００２１】固定遅延回路１４は、入力された受信クロ
ック２０１及び出力フレームパルス３０１をそれぞれ所
定時間遅延させた第１の基準クロック２２１及び第１の
基準フレームパルス３２１を出力する。また、選択回路
１５は、後述するポインタ判定部１３からの切り替え信
号が入力されるまでは、受信クロック２０２及び出力フ
レームパルス３０２を選択して固定遅延回路１７へ出力
する。固定遅延回路１７は、入力された受信クロック２
０２及び出力フレームパルス３０２を所定時間遅延させ
た第２の基準クロック２２２及び第２の基準フレームパ
ルス３２２を出力する。同様に、選択回路１６は、後述
するポインタ判定部１３からの切り替え信号が入力され
るまでは、受信クロック２０３及び出力フレームパルス
３０３を選択して固定遅延回路１８へ出力する。固定遅
延回路１８は、入力された受信クロック２０３及び出力
フレームパルス３０３を所定時間遅延させた第３の基準
クロック２２３及び第３の基準フレームパルス３２３を
出力する。

【００２２】遅延時間調整回路７２−１は、第１の基準
クロック２２１及び第１の基準フレームパルス３２１に
従って、メモリに書き込まれた受信データ信号列を読み
出す。読み出したデータ信号列１２１は、ポインタ付加
回路７４に入力される。また、読み出したデータ信号列
１２１は、ポインタ検出回路１２−１にも入力される。
同様に、遅延時間調整回路７２−２、７２−３は、それ
ぞれ第２、第３の基準クロック２２２、２２３と第２、
第３のフレームパルス３２２、３２３とに従って、デー
タ信号列１２２、１２３を出力する。データ信号列１２
２、１２３は、ポインタ付加回路７４に入力されるとと
もに、それぞれポインタ検出回路１２−２、１２−３に
入力される。

【００２３】ポインタ検出回路１２−１は、第１の基準
クロック２２１及び第１の基準フレーム３２１に基づい
て、入力されたデータ信号列１２１の中から、実情報の
先頭を表わすポインタが書き込まれている位置を検出
し、検出したポイント値４０１をポインタ判定部１３へ
出力する。同様に、ポインタ検出回路１２−１、１２−
２は、基準クロック２２２、２２３及び基準フレーム３
２２、３２３に基づいて、入力されたデータ信号列１２
２、１２３の中から、実情報の先頭を表わすポインタが
書き込まれている位置を検出し、検出したポイント値４
０２、４０３をポインタ判定部１３へ出力する。

【００２４】ポインタ判定部１３は、ポインタ検出回路
１２−１、１２−２、及び１２−３から入力されたポイ
ント値４０１、４０２、及び４０３から、受信したＳＴ
Ｍ−１データ信号列中のポインタ数の判定を行う。即
ち、ポインタ判定部１３は、受信したＳＴＭ−１データ
信号列の多重形式が、１つのポインタと１つの実情報
（ＶＣ−４）とを多重したもの（図５参照）か、３つの
ポインタと３つの実情報（ＶＣ３×３）とを多重したも
の（図６参照）か判定する。判定の結果、受信したＳＴ
Ｍ−１データ信号列の多重形式が１つのポインタと１つ
の実情報（ＶＣ−４）とを多重したものである場合、ポ
インタ判定部１３は、切替信号５０１を出力する。

【００２５】基準信号選択部１１の選択回路１５及び１
６は、ポインタ判定部１３から切替信号５０１が入力さ
れると、受信クロック２０１及び出力フレームパルス３
０１を選択する。従って、固定遅延回路１４、１７、及
び１８から出力される基準クロック２２１、２２２、及
び２２３は、すべて同一信号となる。また、基準フレー
ムパルス３２１、３２２、及び３２３もすべて同一信号
となる。これにより、遅延時間調整回路７２−１、７２
−２、及び７２−３から出力されるデータ信号列間は、
図２に示すようになり、その遅延差は吸収される。

【００２６】一方、ポインタ判定部１３から切替信号が
出力されない場合は、固定遅延回路１４、１７、及び１
８から出力される基準クロック２２１、２２２、及び２
２３と、基準フレームパルス３２１、３２２、及び３２
３とは、キャリアごとに異なる。従って、遅延時間調整
回路７２−１、７２−２、及び７２−３から出力される
データ信号列間は、図３に示すようになる。

【００２７】ポインタ付加回路７４は、受信データ信号
列１２１、１２２、及び１２３と、基準クロック２２
１、２２２、及び２２３と、基準フレームパルス３２
１、３２２、及び３２３とを、外部ＤＣＳから供給され
る標準クロック２３０と標準フレームパルス３３０に乗
せ替える。そして、ポインタと実情報とからなる多重単
位ごとにポインタを算出し、ポインタの付け替えを行
う。その後、ＳＴＭ−１フレームに必要なＳＯＨの多重
を行ない、並列−直列変換を行なって、ＳＴＭ−１デー
タ信号列１３０を出力する。

【００２８】この様に本実施例では、受信したデータ信
号列からポインタを検出し、ポインタ値がＳＴＭ−１フ
レームに１つのポインタと１つの実情報が多重されてい
ることを示す場合には特定のキャリアに基づいてキャリ
ア間の遅延時間の調整を行い、複数のポインタと複数の
実情報が多重されていることを示す場合は、キャリア単
位で処理を行う。これにより、複数のポインタと複数の
実情報が多重されているＳＴＭ−１フレームを受信する
際に、いずれかのキャリアに障害が発生しても、他の正
常なキャリアで伝送されてくるデータ信号列は受信する
ことができる。

【００２９】

【発明の効果】本発明によれば、特定のキャリアに基づ
いて基準クロック及び基準フレームパルスを生成するだ
けでなく、選択的に各キャリアに基づいて基準クロック
及び基準フレームパルスを生成できるようにしたこと
で、複数のポインタと複数の実情報とが多重されたＳＴ
Ｍ−Ｎフレーム構成のデータ信号列を伝送する複数のキ
ャリアのいずれかに障害が発生しても、他のキャリアの
データ信号列は正しく受信することができる。

【００３０】また、受信データ信号列からポインタ値を
検出し、ポインタ値に基づいて、基準クロック及び基準
フレームパルスをキャリア単位とするか、各キャリアに
共通とするかを選択するようにしたことで、どの様な多
重形式のＳＴＭ−Ｎフレーム構成のデータ信号列にも自
動的に対応することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１のキャリア間遅延調整回路の動作を説明す
るためのタイムチャートであって、ＳＴＭ−１フレーム
に１つの実情報が多重されているときのタイムチャート
である。

【図３】図１のキャリア間遅延調整回路の動作を説明す
るためのタイムチャートであって、ＳＴＭ−１フレーム
に３つの実情報が多重されているときのタイムチャート
である。

【図４】ＳＴＭ−Ｎフレームの構成を示す図である。

【図５】ペイロードがＶＣ４×１で構成されるＳＴＭ−
Ｎフレームの構成を示す図である。

【図６】ペイロードがＶＣ３×３で構成されるＳＴＭ−
Ｎフレームの構成を示す図である。

【図７】従来のキャリア間遅延調整回路のブロック図で
ある。

【図８】ＳＴＭ−Ｎフレームの１例の構成を示す図であ
る。

【図９】図８のＳＴＭ−Ｎフレームを３つのキャリアで
搬送したときの各キャリアにおけるデータ信号列のフレ
ーム構成を示す図である。

【図１０】図７のキャリア間遅延調整回路の動作を説明
するためのタイムチャートである。

【符号の説明】

１１ 基準信号選択部 １２−１，１２−２，１２−３ ポインタ検出回路 １３ ポインタ判定部 １４ 固定遅延回路 １５ 選択回路 １６ 選択回路 １７ 固定遅延回路 １８ 固定遅延回路 ７１−１，７１−２，７１−３ フレーム同期回路 ７２−１，７２−２，７２−３ 遅延時間調整回路 ７３ 基準信号遅延回路 ７４ ポインタ付加回路 ７５−１，７５−２，７５−３ エラスティックメ
モリ回路 ７６−１，７６−２，７６−３ ポインタ算出回路 ７７ ＳＯＨ多重・並列−直列変換回路７７ １０１，１０２，１０３ 受信データ信号列 １２１，１２２，１２３ データ信号列 １３０ ＳＴＭ−１データ信号列 ２０１，２０２，２０３ 受信クロック ２２１ 第１の基準クロック ２２２ 第２の基準クロック ２２３ 第３の基準クロック ２３０ 標準クロック ３０１，３０２，３０３ 出力フレームパルス ３２１ 第１の基準フレームパルス ３２２ 第２の基準フレームパルス ３２３ 第３の基準フレームパルス ３３０ 標準フレームパルス ４０１，４０２，４０３ ポイント値 ５０１ 切替信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＳＴＭ−Ｎ（Ｎ：自然数）フレーム構成
   のデータ信号列を直列−並列変換してＭ（Ｍ：２以上の
   整数）列のデータ信号列とし、該Ｍ列のデータ信号列を
   Ｍ個のキャリアを用いて伝送するＭマルチキャリア・デ
   ィジタル無線伝送方式の通信システムの受信端局側で使
   用されるキャリア間遅延調整回路であって、前記Ｍ個の
   キャリアの各々から得られる受信データ信号列及び受信
   クロックに基づいてそれぞれフレーム同期を確立してフ
   レームパルスを出力するＭ個のフレーム同期手段と、該
   Ｍ個のフレーム同期手段にそれぞれ接続され、前記フレ
   ームパルスを基準に前記受信データ信号列を記憶するＭ
   個の遅延時間調整手段と、該Ｍ個の遅延時間調整手段に
   それぞれ基準クロック及び基準フレームパルスを供給し
   て前記受信データ信号列を出力させる基準信号発生手段
   とを備えたキャリア間遅延調整回路において、前記基準
   信号発生手段が、前記キャリアの各々から得られる受信
   データ信号列及び受信クロック、または、前記キャリア
   のうち特定のキャリアから得られる受信データ信号列及
   び受信クロックをＭ分岐した信号のいずれか一方を選択
   的に出力する選択手段と、該選択手段の出力をそれぞれ
   所定時間遅延させるＭ個の遅延手段とを有し、該Ｍ個の
   遅延手段の出力を前記基準クロック及び前記基準フレー
   ムパルスとして前記Ｍ個の遅延時間調整手段にそれぞれ
   供給するようにしたことを特徴とするキャリア間遅延調
   整回路。
2. 【請求項２】 前記Ｍ個の遅延時間調整手段がそれぞれ
   出力する前記受信データ信号列から、前記Ｍ個の遅延手
   段がそれぞれ出力する前記基準クロック及び前記基準フ
   レームパルスに基づいてそれぞれポインタを検出し、ポ
   インタ値を出力するＭ個のポインタ検出手段を有し、該
   Ｍ個のポインタ検出手段から出力された前記ポインタ値
   に基づいて前記選択手段を制御するようにしたことを特
   徴とする請求項１のキャリア間遅延調整回路。