JP2583358B2 - Ｐｃｍ信号伝送回路 - Google Patents
Ｐｃｍ信号伝送回路Info
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- JP2583358B2 JP2583358B2 JP2412689A JP41268990A JP2583358B2 JP 2583358 B2 JP2583358 B2 JP 2583358B2 JP 2412689 A JP2412689 A JP 2412689A JP 41268990 A JP41268990 A JP 41268990A JP 2583358 B2 JP2583358 B2 JP 2583358B2
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- Japan
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- circuit
- signal
- clock
- pulse
- synchronization
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＣＭ信号伝送回路に関
し、特にＰＣＭ信号に付加ビットを多重して伝送するＰ
ＣＭ信号伝送回路に関する。
し、特にＰＣＭ信号に付加ビットを多重して伝送するＰ
ＣＭ信号伝送回路に関する。
【０００２】
【従来の技術】従来のＰＣＭ信号伝送回路は、送信側に
おいては、アナログ信号をアナログ−デジタル（Ａ／
Ｄ）変換回路によりｎ列のＰＣＭデジタル信号（ｎはｎ
≧２の自然数）とした後、これをパラレル−シリアル
（Ｐ／Ｓ）変換回路において第１のクロック発振器のク
ロックによりシリアル信号とする。そして、多重回路に
おいて付加ビットとしてのフレーム同期パルスを生成
し、これをデータｎビット中に１ビットずつ多重した
後、これを一旦メモリ回路に記憶させ、その後第２のク
ロック発振器のクロックで読み出して送出させている。
このとき、第１及び第２のクロックはｎ：（ｎ＋１）の
周波数比の関係となるよう位相比較回路からの制御電圧
で第２のクロック発振器の周波数を制御している。又、
メモリ回路に一旦記憶させることで、２つのクロックの
位相差によるＰＣＭ信号伝達誤りを補償している。尚、
多重のタイミングと同期したパルスが出力され、前述し
たアナログ−デジタル変換回路の変換タイミングとして
使われている。多重回路で付加ビットが多重された信号
は第２のクロック発振器のクロックと共に送出される。
おいては、アナログ信号をアナログ−デジタル（Ａ／
Ｄ）変換回路によりｎ列のＰＣＭデジタル信号（ｎはｎ
≧２の自然数）とした後、これをパラレル−シリアル
（Ｐ／Ｓ）変換回路において第１のクロック発振器のク
ロックによりシリアル信号とする。そして、多重回路に
おいて付加ビットとしてのフレーム同期パルスを生成
し、これをデータｎビット中に１ビットずつ多重した
後、これを一旦メモリ回路に記憶させ、その後第２のク
ロック発振器のクロックで読み出して送出させている。
このとき、第１及び第２のクロックはｎ：（ｎ＋１）の
周波数比の関係となるよう位相比較回路からの制御電圧
で第２のクロック発振器の周波数を制御している。又、
メモリ回路に一旦記憶させることで、２つのクロックの
位相差によるＰＣＭ信号伝達誤りを補償している。尚、
多重のタイミングと同期したパルスが出力され、前述し
たアナログ−デジタル変換回路の変換タイミングとして
使われている。多重回路で付加ビットが多重された信号
は第２のクロック発振器のクロックと共に送出される。
【０００３】一方、受信側においては、伝送されてきた
信号中のフレーム同期用パルスを付加ビット分離回路で
検出し、ＰＣＭ信号と付加ビットを分離する。付加ビッ
トと分離されたＰＣＭ信号は伝送された信号に同期する
クロックにより一旦メモリ回路に記憶され、第３のクロ
ック発振器のクロックにより読み出される。この第３の
クロック発振器のクロックと伝送された信号に同期する
クロック（第２のクロック発振器のクロック）はｎ：
（ｎ＋１）の周波数関係となるよう位相比較器からの制
御電圧により第３のクロック発振器が制御される。又、
メモリ回路に一体記憶させることで、２つのクロックの
位相差によるＰＣＭ信号伝達誤りを補償する。尚、分離
回路でフレーム同期パルスを検出したときに、フレーム
同期パルスに同期したタイミングパルスが生成され、Ｐ
ＣＭ信号をｎ列デジタル信号に変換する同期情報として
シリアル−パラレル（Ｓ／Ｐ）変換回路にタイミングパ
ルスが入力され、ｎ列デジタル信号はデジタル−アナロ
グ（Ｄ／Ａ）変換回路でアナログ信号に変換され、伝送
される。
信号中のフレーム同期用パルスを付加ビット分離回路で
検出し、ＰＣＭ信号と付加ビットを分離する。付加ビッ
トと分離されたＰＣＭ信号は伝送された信号に同期する
クロックにより一旦メモリ回路に記憶され、第３のクロ
ック発振器のクロックにより読み出される。この第３の
クロック発振器のクロックと伝送された信号に同期する
クロック（第２のクロック発振器のクロック）はｎ：
（ｎ＋１）の周波数関係となるよう位相比較器からの制
御電圧により第３のクロック発振器が制御される。又、
メモリ回路に一体記憶させることで、２つのクロックの
位相差によるＰＣＭ信号伝達誤りを補償する。尚、分離
回路でフレーム同期パルスを検出したときに、フレーム
同期パルスに同期したタイミングパルスが生成され、Ｐ
ＣＭ信号をｎ列デジタル信号に変換する同期情報として
シリアル−パラレル（Ｓ／Ｐ）変換回路にタイミングパ
ルスが入力され、ｎ列デジタル信号はデジタル−アナロ
グ（Ｄ／Ａ）変換回路でアナログ信号に変換され、伝送
される。
【０００４】
【発明が解決しようとする課題】この従来のＰＣＭ信号
伝送回路では、ＰＣＭ信号を速度変換する場合に、変換
前後のクロックを所定の周波数関係となるように制御す
る必要があるため、位相比較回路と電圧制御クロック発
振器が必要とされ、回路構成が増大するという問題があ
る。又、位相差補償のためのメモリ回路が必要となり回
路構成が更に増大すると共に、伝送遅延量も増大してし
まうという問題があった。本発明の目的は、回路構成の
簡略化を図ると共に、位相遅延量の軽減を可能としたＰ
ＣＭ信号伝送回路を提供することにある。
伝送回路では、ＰＣＭ信号を速度変換する場合に、変換
前後のクロックを所定の周波数関係となるように制御す
る必要があるため、位相比較回路と電圧制御クロック発
振器が必要とされ、回路構成が増大するという問題があ
る。又、位相差補償のためのメモリ回路が必要となり回
路構成が更に増大すると共に、伝送遅延量も増大してし
まうという問題があった。本発明の目的は、回路構成の
簡略化を図ると共に、位相遅延量の軽減を可能としたＰ
ＣＭ信号伝送回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のＰＣＭ信号伝送
回路は、送信側には、クロックを出力するクロック発振
器と、前記クロックの（ｎ＋１）個（ｎ≧２の自然数）
に１個の割合で第１のタイミングパルスを出力するタイ
ミング回路と、前記第１のタイミングパルスに同期して
前記クロックの（ｎ＋１）個に１個をマスクして第１の
欠落クロックを出力する第１の欠落クロック回路と、前
記第１のタイミングパルスに同期してアナログ信号をｎ
列デジタル信号に変換するアナログ−デジタル変換回路
と、前記ｎ列デジタル信号を第１の欠落クロックのクロ
ックタイミングに同期して１列デジタル信号に変換する
パラレル−シリアル変換回路と、前記第１のタイミング
パルスに同期してフレーム同期用パルスを出力するフレ
ームパルス回路と、前記第１のタイミングパルスに同期
して前記１列デジタル信号と前記フレーム同期用パルス
を選択し多重信号として前記クロックと共に送出する切
替回路とを備えている。
回路は、送信側には、クロックを出力するクロック発振
器と、前記クロックの（ｎ＋１）個（ｎ≧２の自然数）
に１個の割合で第１のタイミングパルスを出力するタイ
ミング回路と、前記第１のタイミングパルスに同期して
前記クロックの（ｎ＋１）個に１個をマスクして第１の
欠落クロックを出力する第１の欠落クロック回路と、前
記第１のタイミングパルスに同期してアナログ信号をｎ
列デジタル信号に変換するアナログ−デジタル変換回路
と、前記ｎ列デジタル信号を第１の欠落クロックのクロ
ックタイミングに同期して１列デジタル信号に変換する
パラレル−シリアル変換回路と、前記第１のタイミング
パルスに同期してフレーム同期用パルスを出力するフレ
ームパルス回路と、前記第１のタイミングパルスに同期
して前記１列デジタル信号と前記フレーム同期用パルス
を選択し多重信号として前記クロックと共に送出する切
替回路とを備えている。
【０００６】又、受信側には、受信した多重信号とクロ
ックとから前記フレーム同期用パルスを検出して前記フ
レーム同期用パルスに同期した第２のタイミングパルス
を出力する多重信号同期回路と、前記第２のタイミング
パルスに同期して受信した前記クロックの（ｎ＋１）個
に１個をマスクして第２の欠落クロックを出力する第２
の欠落クロック回路と、前記第２の欠落クロックのクロ
ックタイミングに同期して前記多重信号から前記１列デ
ジタル信号を分離して出力する分離回路と、前記第２の
タイミングパルスに同期して前記１列デジタル信号をｎ
列デジタル信号に変換するシリアル−パラレル変換回路
と、前記第２のタイミングパルスに同期して前記ｎ列デ
ジタル信号をアナログ信号に変換するデジタル−アナロ
グ変換回路を備えている。
ックとから前記フレーム同期用パルスを検出して前記フ
レーム同期用パルスに同期した第２のタイミングパルス
を出力する多重信号同期回路と、前記第２のタイミング
パルスに同期して受信した前記クロックの（ｎ＋１）個
に１個をマスクして第２の欠落クロックを出力する第２
の欠落クロック回路と、前記第２の欠落クロックのクロ
ックタイミングに同期して前記多重信号から前記１列デ
ジタル信号を分離して出力する分離回路と、前記第２の
タイミングパルスに同期して前記１列デジタル信号をｎ
列デジタル信号に変換するシリアル−パラレル変換回路
と、前記第２のタイミングパルスに同期して前記ｎ列デ
ジタル信号をアナログ信号に変換するデジタル−アナロ
グ変換回路を備えている。
【０００７】
【作用】本発明によれば、送信側及び受信側の夫々で欠
落クロックを生成して信号速度変換を行い、かつ欠落ク
ロックと欠落していないクロックの位相差は常に一定と
なり、信号速度変換のための位相比較回路や電圧制御ク
ロック発振器を不要とし、かつ位相差補償のためのメモ
リ回路を不要とする。
落クロックを生成して信号速度変換を行い、かつ欠落ク
ロックと欠落していないクロックの位相差は常に一定と
なり、信号速度変換のための位相比較回路や電圧制御ク
ロック発振器を不要とし、かつ位相差補償のためのメモ
リ回路を不要とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図であり、図示
左側が送信側、右側が受信側である。送信側には、クロ
ックを発生するクロック発振器１と、この発生されたク
ロックの所定個数、ここでは（ｎ＋１）個に１個の割合
で第１のタイミングパルスを出力するタイミング回路２
と、第１のタイミングパルスに同期してクロックの（ｎ
＋１）個中の１個をマスクした欠落クロックを生成する
第１の欠落クロック回路３と、アナログ信号入力端子４
に入力されたアナログ信号をｎ列のＰＣＭデジタル信号
に変換するＡ／Ｄ変換回路５と、第１の欠落クロックに
よりｎ列のデジタル信号を１列のデジタル信号に変換す
るＰ／Ｓ変換回路６と、第１のタイミングパルスに同期
してフレーム同期用パルスを生成するフレームパルス回
路７と、前記Ｐ／Ｓ変換回路６とフレームパルス回路７
からの各出力を切り替える切替回路８とを備えている。
る。図１は本発明の一実施例のブロック図であり、図示
左側が送信側、右側が受信側である。送信側には、クロ
ックを発生するクロック発振器１と、この発生されたク
ロックの所定個数、ここでは（ｎ＋１）個に１個の割合
で第１のタイミングパルスを出力するタイミング回路２
と、第１のタイミングパルスに同期してクロックの（ｎ
＋１）個中の１個をマスクした欠落クロックを生成する
第１の欠落クロック回路３と、アナログ信号入力端子４
に入力されたアナログ信号をｎ列のＰＣＭデジタル信号
に変換するＡ／Ｄ変換回路５と、第１の欠落クロックに
よりｎ列のデジタル信号を１列のデジタル信号に変換す
るＰ／Ｓ変換回路６と、第１のタイミングパルスに同期
してフレーム同期用パルスを生成するフレームパルス回
路７と、前記Ｐ／Ｓ変換回路６とフレームパルス回路７
からの各出力を切り替える切替回路８とを備えている。
【０００９】又、受信側には、受信した多重信号とクロ
ックとでフレーム同期パルスを検出し、このフレーム同
期パルスに同期する第２のタイミングパルスを出力する
多重信号同期回路９と、第２のタイミングパルスに同期
して受信したクロックの（ｎ＋１）個中１個マスクされ
た第２の欠落クロックを生成する第２の欠落クロック回
路１０と、多重信号から１列デジタル信号を分離して取
り出す分離回路と、１列デジタル信号を第２の欠落クロ
ックによりｎ列のパラレル信号に変換するＳ／Ｐ変換回
路１２と、ｎ列デジタル信号をアナログ信号に変換して
アナログ信号出力端子１４に出力するＡ／Ｄ変換回路１
３とを備えている。
ックとでフレーム同期パルスを検出し、このフレーム同
期パルスに同期する第２のタイミングパルスを出力する
多重信号同期回路９と、第２のタイミングパルスに同期
して受信したクロックの（ｎ＋１）個中１個マスクされ
た第２の欠落クロックを生成する第２の欠落クロック回
路１０と、多重信号から１列デジタル信号を分離して取
り出す分離回路と、１列デジタル信号を第２の欠落クロ
ックによりｎ列のパラレル信号に変換するＳ／Ｐ変換回
路１２と、ｎ列デジタル信号をアナログ信号に変換して
アナログ信号出力端子１４に出力するＡ／Ｄ変換回路１
３とを備えている。
【００１０】この構成によれば、送信側では、クロック
発振器１から出力されるクロックの（ｎ＋１）個に１個
の割合でタイミング回路２から第１のタイミングパルス
が出力され、これに同期してアナログ入力端子４から入
力されたアナログ信号はＡ／Ｄ変換回路５によりｎ列Ｐ
ＣＭデジタル信号へ変換される。又、第１の欠落クロッ
ク回路３では第１のタイミングパルスに同期してクロッ
クの（ｎ＋１）個中１個をマスクした第１の欠落クロッ
クを生成し、この第１の欠落クロックを用いてＰ／Ｓ変
換回路６ではｎ列デジタル信号を変換した１列デジタル
信号を読み出し、切替回路８に出力する。又、フレーム
パルス生成回路７において第１のタイミングパルスに同
期して生成されたフレーム同期用パルスは切替回路８へ
送出される。そして、この切替回路８では、第１のタイ
ミングパルスにより、デジタル信号とフレーム同期用パ
ルスが切り替えられて送信される。
発振器１から出力されるクロックの（ｎ＋１）個に１個
の割合でタイミング回路２から第１のタイミングパルス
が出力され、これに同期してアナログ入力端子４から入
力されたアナログ信号はＡ／Ｄ変換回路５によりｎ列Ｐ
ＣＭデジタル信号へ変換される。又、第１の欠落クロッ
ク回路３では第１のタイミングパルスに同期してクロッ
クの（ｎ＋１）個中１個をマスクした第１の欠落クロッ
クを生成し、この第１の欠落クロックを用いてＰ／Ｓ変
換回路６ではｎ列デジタル信号を変換した１列デジタル
信号を読み出し、切替回路８に出力する。又、フレーム
パルス生成回路７において第１のタイミングパルスに同
期して生成されたフレーム同期用パルスは切替回路８へ
送出される。そして、この切替回路８では、第１のタイ
ミングパルスにより、デジタル信号とフレーム同期用パ
ルスが切り替えられて送信される。
【００１１】このとき、第１のタイミングパルスに同期
してマスクされた第１の欠落クロックにより読み出され
た１列デジタル信号は、ｎビット中１ビットが２倍長と
なり、その２倍長のビットもまた第１のタイミングパル
スと同期関係であり、１列デジタル信号とフレーム同期
パルスを第１のタイミングパルスに同期して切替回路８
で切替えると、その出力は１列デジタル信号ｎビットと
フレーム同期パルス１ビットの同一ビット長の（ｎ＋
１）ビットの多重信号となる。この多重信号とクロック
発振器のクロックが送信側から送出されることになる。
してマスクされた第１の欠落クロックにより読み出され
た１列デジタル信号は、ｎビット中１ビットが２倍長と
なり、その２倍長のビットもまた第１のタイミングパル
スと同期関係であり、１列デジタル信号とフレーム同期
パルスを第１のタイミングパルスに同期して切替回路８
で切替えると、その出力は１列デジタル信号ｎビットと
フレーム同期パルス１ビットの同一ビット長の（ｎ＋
１）ビットの多重信号となる。この多重信号とクロック
発振器のクロックが送信側から送出されることになる。
【００１２】一方、受信側では、多重信号とクロックを
受信した多重信号同期回路９で多重信号からフレーム同
期用パルスを検出しフレーム同期用パルスに同期する第
２のタイミングパルスを出力する。第２の欠落クロック
回路１０で第２のタイミングパルスに同期して受信した
クロックの（ｎ＋１）個中１個マスクされた第２の欠落
クロックにより受信した多重信号を分離回路１１に書き
込む。このとき第２の欠落クロックのマスクされた部分
はフレーム同期用パルスに同期するため、多重信号のフ
レーム同期用パルスはクロックが立ち上がらず分離回路
１１には書き込まれないので１列デジタル信号のみが取
り出されて出力され、第２の欠落クロックによりＳ／Ｐ
変換回路１２に書き込まれ、第２のタイミングパルスに
同期してｎ列デジタル信号に変換される。このｎ列デジ
タル信号はＤ／Ａ変換回路１３において、第２のタイミ
ングパルスに同期してアナログ信号に変換されアナログ
信号出力端子１４から出力される。
受信した多重信号同期回路９で多重信号からフレーム同
期用パルスを検出しフレーム同期用パルスに同期する第
２のタイミングパルスを出力する。第２の欠落クロック
回路１０で第２のタイミングパルスに同期して受信した
クロックの（ｎ＋１）個中１個マスクされた第２の欠落
クロックにより受信した多重信号を分離回路１１に書き
込む。このとき第２の欠落クロックのマスクされた部分
はフレーム同期用パルスに同期するため、多重信号のフ
レーム同期用パルスはクロックが立ち上がらず分離回路
１１には書き込まれないので１列デジタル信号のみが取
り出されて出力され、第２の欠落クロックによりＳ／Ｐ
変換回路１２に書き込まれ、第２のタイミングパルスに
同期してｎ列デジタル信号に変換される。このｎ列デジ
タル信号はＤ／Ａ変換回路１３において、第２のタイミ
ングパルスに同期してアナログ信号に変換されアナログ
信号出力端子１４から出力される。
【００１３】
【発明の効果】以上説明したように本発明は、送信、受
信のいずれにおいても欠落クロックを生成して信号の速
度変換を行っているため、位相比較回路や電圧制御クロ
ック発振器が不要であり、又欠落クロックと欠落してい
ないクロックの位相差は常に一定となるため、メモリ回
路も不要となり、メモリ回路による伝送遅延量を軽減す
ることができる。
信のいずれにおいても欠落クロックを生成して信号の速
度変換を行っているため、位相比較回路や電圧制御クロ
ック発振器が不要であり、又欠落クロックと欠落してい
ないクロックの位相差は常に一定となるため、メモリ回
路も不要となり、メモリ回路による伝送遅延量を軽減す
ることができる。
【図１】本発明の一実施例のブロック図である。
１ クロック発振器 ２ タイミング回路 ３ 第
１の欠落クロック回路 ５ Ａ／Ｄ変換回路 ６ Ｐ／Ｓ変換回路 ７ フ
レームパルス回路 ８ 切替回路 ９ 多重信号同期回路 １０ 第２の欠落クロック回路 １１ 分離回路
１２ Ｓ／Ｐ変換回路 １３ Ｄ／Ａ変換回路
１の欠落クロック回路 ５ Ａ／Ｄ変換回路 ６ Ｐ／Ｓ変換回路 ７ フ
レームパルス回路 ８ 切替回路 ９ 多重信号同期回路 １０ 第２の欠落クロック回路 １１ 分離回路
１２ Ｓ／Ｐ変換回路 １３ Ｄ／Ａ変換回路
Claims (1)
- 【請求項１】 ＰＣＭ信号に付加ビットを多重して送信
側から送出し、これを受信側で受信するＰＣＭ信号伝送
回路において、送信側には、クロックを出力するクロッ
ク発振器と、前記クロックの（ｎ＋１）個（ｎ≧２の自
然数）に１個の割合で第１のタイミングパルスを出力す
るタイミング回路と、前記第１のタイミングパルスに同
期して前記クロックの（ｎ＋１）個に１個をマスクして
第１の欠落クロックを出力する第１の欠落クロック回路
と、前記第１のタイミングパルスに同期してアナログ信
号をｎ列デジタル信号に変換するアナログ−デジタル変
換回路と、前記ｎ列デジタル信号を第１の欠落クロック
のクロックタイミングに同期して１列デジタル信号に変
換するパラレル−シリアル変換回路と、前記第１のタイ
ミングパルスに同期してフレーム同期用パルスを出力す
るフレームパルス回路と、前記第１のタイミングパルス
に同期して前記１列デジタル信号と付加ビットとしての
前記フレーム同期用パルスを多重して多重信号として前
記クロックと共に送出する切替回路とを備え、受信側に
は、受信した多重信号とクロックとから前記フレーム同
期用パルスを検出してこのフレーム同期用パルスに同期
した第２のタイミングパルスを出力する多重信号同期回
路と、前記第２のタイミングパルスに同期して受信した
前記クロックの（ｎ＋１）個に１個をマスクして第２の
欠落クロックを出力する第２の欠落クロック回路と、前
記第２の欠落クロックのクロックタイミングに同期して
前記多重信号から前記１列デジタル信号を分離して出力
する分離回路と、前記第２のタイミングパルスに同期し
て前記１列デジタル信号をｎ列デジタル信号に変換する
シリアル−パラレル変換回路と、前記第２のタイミング
パルスに同期して前記ｎ列デジタル信号をアナログ信号
に変換するデジタル−アナログ変換回路を備えることを
特徴とするＰＣＭ信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412689A JP2583358B2 (ja) | 1990-12-21 | 1990-12-21 | Ｐｃｍ信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412689A JP2583358B2 (ja) | 1990-12-21 | 1990-12-21 | Ｐｃｍ信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04222131A JPH04222131A (ja) | 1992-08-12 |
| JP2583358B2 true JP2583358B2 (ja) | 1997-02-19 |
Family
ID=18521482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412689A Expired - Fee Related JP2583358B2 (ja) | 1990-12-21 | 1990-12-21 | Ｐｃｍ信号伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583358B2 (ja) |
-
1990
- 1990-12-21 JP JP2412689A patent/JP2583358B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04222131A (ja) | 1992-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
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