JPS63114430A - 多重伝送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、多重伝送回路に関し、特に、回路設計の容易
化および信頼性の向上を可能ならしめる多重伝送回路に
関する。

口従来の技術］ 従来、複数の入出力装置などのディジタル信号を−の伝
送路を介して伝送するには、ディジタル多重化無線伝送
を使用していた。

第２図は、このディジタル信号の多重伝送を行なう多重
伝送回路のブロック図である。同図において、１０１は
タイムベース発生回路で、多重化信号速度のクロックパ
ルスをもとに、同期化に必要な制御信号２と、多重化に
必要な制御信号３とを発生する。１０２−１〜１０２−
ｍは同期化回路で、制御信号２にもとづいて、伝送信号
１−１〜１−ｍを各列ごとに同期化し、同期化信号４−
１〜４−ｍを出力する。

１０３はフレーム同期信号発生回路で、多重化回路１０
４にフレーム同期パターン５を出力する。

多重化回路１０４では、タイムベース発生回路１０１の
制御信号３とフレーム同期信号発生回路の同期パターン
５にもとづいて、ｍ列の同期化信号４−１〜４−ｍを多
重化し、−列の多重化信号６として出力する。

受端側において、フレーム同期回路１０５は、この多重
化信号６から送端側で挿入したフレーム同期パターンを
検出する。そして、検出された情報にもとづいて、分離
化回路１０６に制御信号７を出力する。分離化回路１０
６は、制御信号７にもとづいて、多重化信号６をｍ列の
信号８−１〜８−ｍに分離する。

しかし、分離されたｍ列の信号８−１〜８−ｍは、分離
の際に発生する多重化伝送特有のタイムギャップを持っ
ている。このため、平滑回路１０７−１，１０７−ｍに
より、このタイムギャップを除去し、もとの伝送信号９
−１〜９−ｍに復元する。

このように、従来の多重伝送回路は、同期化回路および
平滑回路の部分回路を除き、多重化信号速度で動作して
処理を行なっていた。

［解決すべき問題点］ 上述した従来の多重伝送回路は、同期化回路および平滑
回路の部分回路を除き、多重化信号速度という高速で動
作するため、回路設計が複雑になるという問題点があっ
た。また、高速動作で処理を行なうため、消費電流が多
くなり、発生する熱により信頼性が低くなるという問題
点があった。

本発明は、上記問題点にかんがみてなされたもので、多
重化された一列の信号の伝送系統回路を除き、低速で動
作する多重伝送回路の提供を目的とする。

［問題点の解決手段］ 上記目的を達成するため、本発明の多重伝送回路は、少
なくとも二列以上の入力伝送信号を、それぞれ異なった
フレーム同期パターンとともに同期化および多重化する
同期／多重化手段と、この手段からの同期／多重化信号
をパラレル／シリアル変換して一列の信号とするパラレ
ル／シリアル変換手段と、受端側でこの一列の信号をシ
リアル／パラレル変換するシリアル／パラレル変換手段
と、このシリアル／パラレル変換手段の各出力について
、上記フレーム同期パターンを検出し、各入力伝送信号
に対応する出力を選択する選択手段と、選択後の各出力
伝送信号から上記フレーム同期パターンを除去し、もと
の入力伝送信号を復元する手段とを備えた構成としであ
る。

［実施例］ 以下、図面にもとづいて本発明の詳細な説明する。なお
、従来例と共通または対応する部分については同一の符
号で表す。

第１図は、本発明の一実施例に係る多重伝送回路のブロ
ック図である。同図において、ｎは多重化伝送するチャ
ンネル数を示す。本実施例では、理解を容易にするため
に、ｎ＝２の場合について説明する。

第１図において、２０１はタイムベース発生回路で、多
重化信号速度の１／２のクロックパルスをもとに同期お
よび多重化に必要な制御信号１０を生成し、同期／多重
化回路２０２−１，２０２−２に出力する。２０３はフ
レーム同期信号発生回路で、二種類のフレーム同期パタ
ーン５−１゜５−２を発生する。　　　゛ かかる構成において、二列の入力伝送信号１−１．１−
２は、それぞれの同期／多重化回路２０２−１，２０２
−２に入力される。同期／多重化回路２０２−１，２０
２−２は、タイムベース発生回路２０１の制御信号１０
にもとづいて、各列をそれぞれ同期化した後、フレーム
同期信号発生回路２０３で発生する二種類のフレーム同
期パターン５−１．５−２とともに多重化する。これは
、一般によく知られている同期多重化技術である。

２０４はパラレル／シリアル変換（以下、Ｐ／Ｓ変換と
いう。）回路で、多重化された各列の信号１１−１．１
１−２を、順次（すなわち、二列の場合は交互に）選択
し、−列の信号１２に変換する。

一方、受端側において、２０５はシリアル／パラレル変
換（以下、Ｓ／Ｐ変換という。）回路で、先の一列の信
号１２を順次（二列の場合は交互に）分配する。すなわ
ち、二列の信号１３−１．１３−２に分配する。

Ｓ／Ｐ変換された分離信号１３−１．１３−２は、薯れ
ぞれのフレーム同期回路２０７−１゜２０７−２に入力
される。二つのフレーム同期回路２０７−１．２０７−
２の動作は全く同じであるが、フレーム同期回路２０７
−１は、フレーム同期パターン５−１にのみ適合してフ
レーム同期が確立する。つまり、送端側の多重化信号１
１−１にのみ同期する。同様に、フレーム同期回路２０
７−２は、多重化信号１１−２に挿入されているフレー
ム同期信号５−２にのみフレーム同期が確立する。

ところで、前述の分離動作の際、基準となるべき信号が
存在しないなめ、分離信号１Ｂ−１゜１３−２の分配先
について不確定さが残る。つまり、送端側のＰ／Ｓ変換
前の信号１１−１が、Ｓ／Ｐ変換後の信号１３−１と常
に一致するとは限らないのである。

しかし、フレーム同期回路２０７−１，２０７−２は、
以上のような動作をするなめ、分離信号１３−１として
、送端側の多重化信号１１−２がフレーム同期回路２０
７−１側に入力されてもフレーム同期は確立しない。

一方、このフレーム同期回路２０７−１゜２０７−２か
らは、フレーム同期情報を示す信号１４−１．１４−２
が出力される。制御回路２０６は、この信号１４−１．
１４−２を処理し、Ｓ／Ｐ変換回路２０５の分配列を制
御する信号１５を出力する。すなわち、フレーム同期が
確立しないとき、Ｓ／Ｐ変換回路２０５は、制御信号１
５にもとづいて出力信号を入れ替え、フレーム同期回路
２０７−１には必ず送端側の多重化信号１１−１を分配
させることができる。このようにして、Ｓ／Ｐ変換回路
２０５の不確定さを除去することができる。

以上の説明は、ｎ＝２の場合について行なっているが、
多重化列が多数存在する場合においても、ある一定期間
フレーム同期が確立しない場合は順次分配列をシフトす
ることにより、最終的にはフレーム同期が確立する列変
換を行なうことができる。正しくＳ／Ｐ変換された多重
化信号１６−１゜１６−２は、分離平滑回路２０８−１
，２０８−２において、もとの伝送信号１７−１．１７
−２に復元されて出力される。

また、本実施例では、Ｓ／Ｐ変換回路の不確定さを除去
するために、ｎ個のフレーム同期回路を使用しているが
、これを−個のフレーム同期回路だけで構成することも
可能である。すなわち、送端側のある一列の多重化信号
内のフレーム同期パターンにのみ、フレーム同期が確立
するフレーム同期回路を、受端側において、送端側の多
重化信号列と同一の列に挿入する。そして、そのフレー
ム同期が確立するまで、上述した説明と同様に、Ｓ／Ｐ
変換回路の分配列を順次制御することにより、不確定さ
を除去することができる。

［発明の効果］ 以上説明したように本発明は、多重伝送回路において、
多重化された一列の信号伝送系統回路を除き、低速で処
理を行なうことが可能なため、回路設計が容易になると
いう効果がある。

また、消費電流が少なくて済み、熱による信頼性の低下
を防止することができる。

さらに、低速で処理を行なうことができるので、容易に
集積回路を構成することができるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る多重伝送回路のブロッ
ク図、第２図は従来の多重伝送回路のブロック図である
。 ２０１：タイムベース発生回路 ２０２−１〜２０２−ｎ：同期／多重化回路２０３：フ
レーム同期信号発生回路 ２０４：パラレル／シリアル変換回路 ２０５ニジリアル／パラレル変換回路 ２０６：制御回路

Claims (1)

【特許請求の範囲】
1. 少なくとも二列以上の入力伝送信号を、それぞれ異なっ
   たフレーム同期パターンとともに同期化および多重化す
   る同期／多重化手段と、この手段からの同期／多重化信
   号をパラレル／シリアル変換して一列の信号とするパラ
   レル／シリアル変換手段と、受端側でこの一列の信号を
   シリアル／パラレル変換するシリアル／パラレル変換手
   段と、このシリアル／パラレル変換手段の各出力につい
   て、上記フレーム同期パターンを検出し、各入力伝送信
   号に対応する出力を選択する選択手段と、選択後の各出
   力伝送信号から上記フレーム同期パターンを除去し、も
   との入力伝送信号を復元する手段とを具備することを特
   徴とする多重伝送回路。