JPH0113663B2 - - Google Patents
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- Publication number
- JPH0113663B2 JPH0113663B2 JP13379180A JP13379180A JPH0113663B2 JP H0113663 B2 JPH0113663 B2 JP H0113663B2 JP 13379180 A JP13379180 A JP 13379180A JP 13379180 A JP13379180 A JP 13379180A JP H0113663 B2 JPH0113663 B2 JP H0113663B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- circuit
- frequency
- transmitting side
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 238000000926 separation method Methods 0.000 description 4
- 239000000284 extract Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はPCM伝送方式に係り、同一周波数で
同期化された複数個の入力信号の場合の多重変換
回路に関する。
同期化された複数個の入力信号の場合の多重変換
回路に関する。
従来のPCM伝送方式では、入力信号は非同期
であると考えて伝送方式を確立している。このた
め高次群信号のビツトレートを少し高くしスタツ
フパルスを挿入して同期をとる方式、即ちスタツ
フ方式が用いられている。この方式ではタイミン
グパルスの周波数の選定、フレーム同期ビツトの
挿入及位置の選定、空ビツトの処理等設計上かな
り複雑になり、又ジターの問題も生ずる。
であると考えて伝送方式を確立している。このた
め高次群信号のビツトレートを少し高くしスタツ
フパルスを挿入して同期をとる方式、即ちスタツ
フ方式が用いられている。この方式ではタイミン
グパルスの周波数の選定、フレーム同期ビツトの
挿入及位置の選定、空ビツトの処理等設計上かな
り複雑になり、又ジターの問題も生ずる。
本発明の目的は同一周波数で同期化されたチヤ
ンネル数の少ない入力信号の場合、上記の欠点を
無くするための多重変換回路を提供するにある。
ンネル数の少ない入力信号の場合、上記の欠点を
無くするための多重変換回路を提供するにある。
本発明は上記の目的を達成するために、同一周
波数で同期化された複数個の入力信号を、送信側
では同期化するとともに空きビツトにチヤネル番
号を付加し、該周波数の該複数倍された周波数の
クロツクで多重化し、受信側では該送信側の周波
数のタイミングで多重度に相当する個数に分離し
たのち、該送信側で挿入されたチヤンネル番号を
識別し、該分離された信号を該送信側のチヤンネ
ル番号順にふり分けることを特徴とする多重変換
回路である。
波数で同期化された複数個の入力信号を、送信側
では同期化するとともに空きビツトにチヤネル番
号を付加し、該周波数の該複数倍された周波数の
クロツクで多重化し、受信側では該送信側の周波
数のタイミングで多重度に相当する個数に分離し
たのち、該送信側で挿入されたチヤンネル番号を
識別し、該分離された信号を該送信側のチヤンネ
ル番号順にふり分けることを特徴とする多重変換
回路である。
以下、本発明の実施例を図を用いて詳細に説明
する。
する。
第１図は本発明のブロツク構成図でＡは送信側
Ｂは受信側を示す。図中１１，１２……１Ｎは同
一周波数（以下1で示す）で同期化されたＮ個の
入力信号の入力端子で、１桁目の数字はチヤンネ
ル１，チヤンネル２，……チヤンネルＮの順番に
対応する。２１，２２，……２Ｎはチヤンネル同
期回路及びチヤンネル番号付加回路で１桁目の数
字はチヤンネル１，チヤンネル２，……チヤンネ
ルＮに対応する。３は周波数てい倍回路で、この
場合は1×Ｎの周波数のクロツク発生回路であ
る。３１，３２，……３Ｎは、前記のチヤンネル
同期回路及チヤンネル番号付加回路２１，２２，
……２Ｎより1を抽出して、周波数てい倍回路３
に供給する線路で、４は多重化回路、５，６は伝
送路である。７はタンク回路でこの場合は1×Ｎ
のタンク回路である。８は分離回路、９１，９
２，……９Ｎは入力信号単位に分離されたデータ
信号を送る線路で、この番号はチヤンネル番号順
の番号でなくＮ個であればよい。１０１，１０
２，……１０Ｎは同期回路でこの番号はチヤンネ
ル番号順の番号でなくＮ個であればよい。１１
１，１１２……１１Ｎはチヤンネル番号を送り出
す線路で、１２１，１２２，……１２Ｎはデータ
を送り出す線路で共にこの番号はチヤンネル番号
順でなくＮ個あればよい。１３はチヤンネル分配
回路、１４１，１４２，……１４Ｎは信号出力線
路で１桁目の数字はチヤンネル１，チヤンネル
２，……チヤンネルＮに対応する。１５，１６は
高次群信号及び1×Ｎのクロツクを送る線路であ
る。第２図は1で同期化された入力信号（低次
群）のフレームフオーマツトで、Ｃはチヤンネル
番号を付加する空ビツトで適当な位置でよい。１
１′，１２′，……１N′はチヤンネル１，チヤン
ネル２，……チヤンネルＮに対応する。第３図は
1×Ｎのビツトレートで多重化された高次群のフ
レームフオーマツトであり、１１′，１２′，……
１N′は第２図の同番号に対応している。
Ｂは受信側を示す。図中１１，１２……１Ｎは同
一周波数（以下1で示す）で同期化されたＮ個の
入力信号の入力端子で、１桁目の数字はチヤンネ
ル１，チヤンネル２，……チヤンネルＮの順番に
対応する。２１，２２，……２Ｎはチヤンネル同
期回路及びチヤンネル番号付加回路で１桁目の数
字はチヤンネル１，チヤンネル２，……チヤンネ
ルＮに対応する。３は周波数てい倍回路で、この
場合は1×Ｎの周波数のクロツク発生回路であ
る。３１，３２，……３Ｎは、前記のチヤンネル
同期回路及チヤンネル番号付加回路２１，２２，
……２Ｎより1を抽出して、周波数てい倍回路３
に供給する線路で、４は多重化回路、５，６は伝
送路である。７はタンク回路でこの場合は1×Ｎ
のタンク回路である。８は分離回路、９１，９
２，……９Ｎは入力信号単位に分離されたデータ
信号を送る線路で、この番号はチヤンネル番号順
の番号でなくＮ個であればよい。１０１，１０
２，……１０Ｎは同期回路でこの番号はチヤンネ
ル番号順の番号でなくＮ個であればよい。１１
１，１１２……１１Ｎはチヤンネル番号を送り出
す線路で、１２１，１２２，……１２Ｎはデータ
を送り出す線路で共にこの番号はチヤンネル番号
順でなくＮ個あればよい。１３はチヤンネル分配
回路、１４１，１４２，……１４Ｎは信号出力線
路で１桁目の数字はチヤンネル１，チヤンネル
２，……チヤンネルＮに対応する。１５，１６は
高次群信号及び1×Ｎのクロツクを送る線路であ
る。第２図は1で同期化された入力信号（低次
群）のフレームフオーマツトで、Ｃはチヤンネル
番号を付加する空ビツトで適当な位置でよい。１
１′，１２′，……１N′はチヤンネル１，チヤン
ネル２，……チヤンネルＮに対応する。第３図は
1×Ｎのビツトレートで多重化された高次群のフ
レームフオーマツトであり、１１′，１２′，……
１N′は第２図の同番号に対応している。
まづ、送信側Ａにおいて予めチヤンネル番号挿
入用空ビツトＣをもつた同一周波数1にて同期化
された入力信号１〜Ｎが入力線路１１，１２，…
…１Ｎより入力される。この信号は同期回路及チ
ヤンネル番号付加回路２１，２２，…２Ｎで1の
タイミングでフレーム同期がとられ空ビツトに
夫々チヤンネル番号に相当した番号が付加され多
重化回路４に送られる。次にこの回路より抽出さ
れた周波数1を周波数てい倍回路３に送る。ここ
で1×Ｎ倍の周波数にてい倍し、これに相当する
クロツクを発生し多重化回路４に送る。次に多重
化回路４にて1×ＮのクロツクでＮ個のチヤンネ
ルの入力信号を多重化し、ビツトレート1×Ｎに
て伝送路を通じて送り出す。この場合の高次群の
フレームフオーマツトには第３図の如く同期用の
パルスは含まれていない。受信側では1×Ｎのタ
ンク回路７にて送られてきた高次群の信号及1×
Ｎのクロツクが抽出され、それに相当する線路１
５，１６で分離回路８に送られる。分離回路８で
は1×Ｎのクロツクより1を抽出し、1のタイミ
ングでＮ個の信号に分離される。この段階では分
離された信号はＮ個ではあるがチヤンネル順では
ない。次に同期回路１０１，１０２，……１０Ｎ
にて各々の低次群信号の同期をとり、その中から
送信側で付加されたチヤンネル番号を取り出しデ
ータ信号と共に、チヤンネル番号を送り出す線路
１１１，１１２，……１１Ｎ及びデータ伝送用線
路１２１，１２２，……１２Ｎを通じてチヤンネ
ルの分配回路１３に送り出す。ここで各々のデー
タ信号はチヤンネル番号の信号にもとづいて正確
なチヤンネル番号順に配列されて、信号出力線路
１４１，１４２，……１４Ｎにて送出される。即
ちスタツフ方式の如き複雑な方式でなく、同一周
波数で同期された入力信号でチヤンネル数の少な
い場合は本方式により簡単に多重変換ができるわ
けである。
入用空ビツトＣをもつた同一周波数1にて同期化
された入力信号１〜Ｎが入力線路１１，１２，…
…１Ｎより入力される。この信号は同期回路及チ
ヤンネル番号付加回路２１，２２，…２Ｎで1の
タイミングでフレーム同期がとられ空ビツトに
夫々チヤンネル番号に相当した番号が付加され多
重化回路４に送られる。次にこの回路より抽出さ
れた周波数1を周波数てい倍回路３に送る。ここ
で1×Ｎ倍の周波数にてい倍し、これに相当する
クロツクを発生し多重化回路４に送る。次に多重
化回路４にて1×ＮのクロツクでＮ個のチヤンネ
ルの入力信号を多重化し、ビツトレート1×Ｎに
て伝送路を通じて送り出す。この場合の高次群の
フレームフオーマツトには第３図の如く同期用の
パルスは含まれていない。受信側では1×Ｎのタ
ンク回路７にて送られてきた高次群の信号及1×
Ｎのクロツクが抽出され、それに相当する線路１
５，１６で分離回路８に送られる。分離回路８で
は1×Ｎのクロツクより1を抽出し、1のタイミ
ングでＮ個の信号に分離される。この段階では分
離された信号はＮ個ではあるがチヤンネル順では
ない。次に同期回路１０１，１０２，……１０Ｎ
にて各々の低次群信号の同期をとり、その中から
送信側で付加されたチヤンネル番号を取り出しデ
ータ信号と共に、チヤンネル番号を送り出す線路
１１１，１１２，……１１Ｎ及びデータ伝送用線
路１２１，１２２，……１２Ｎを通じてチヤンネ
ルの分配回路１３に送り出す。ここで各々のデー
タ信号はチヤンネル番号の信号にもとづいて正確
なチヤンネル番号順に配列されて、信号出力線路
１４１，１４２，……１４Ｎにて送出される。即
ちスタツフ方式の如き複雑な方式でなく、同一周
波数で同期された入力信号でチヤンネル数の少な
い場合は本方式により簡単に多重変換ができるわ
けである。
本発明によれば、従来用いられているスタツフ
方式の如く設計上も複雑にならず、回路も簡単で
又ジターの問題もなく多重変換ができるので、同
一周波数で同期化されたチヤンネル数の少ない場
合は非常に有効である。
方式の如く設計上も複雑にならず、回路も簡単で
又ジターの問題もなく多重変換ができるので、同
一周波数で同期化されたチヤンネル数の少ない場
合は非常に有効である。
第１図は本発明のブロツク構成図でＡは送信側
Ｂは受信側を示す。第２図は入力信号（低次群）
のフレームフオーマツト、第３図は1×Ｎのビツ
トレートで多重化された高次群のフレームフオー
マツトである。第１図において、１１，１２，…
…１Ｎは同一周波数（1）で同期化されたＮ個の
入力信号の入力端子でチヤンネル１，チヤンネル
２，……チヤンネルＮの順番に対応する。２１，
２２，……２Ｎはチヤンネル同期回路及びチヤン
ネル付加回路でチヤンネル１，チヤンネル２，…
…チヤンネルＮの順番に対応する。３は周波数て
い倍回路、４は多重化回路、５，６は伝送路、７
はタンク回路、８は分離回路、９１，９２，……
９Ｎは入力信号簡単に分離されたデータ信号を送
り出す線路、１０１，１０２，……１０Ｎはチヤ
ンネル番号を送り出す線路、１２１，１２２，…
…１２Ｎは信号出力線路で、１５，１６は高次群
信号及び1×Ｎのクロツクを送る線路である。
Ｂは受信側を示す。第２図は入力信号（低次群）
のフレームフオーマツト、第３図は1×Ｎのビツ
トレートで多重化された高次群のフレームフオー
マツトである。第１図において、１１，１２，…
…１Ｎは同一周波数（1）で同期化されたＮ個の
入力信号の入力端子でチヤンネル１，チヤンネル
２，……チヤンネルＮの順番に対応する。２１，
２２，……２Ｎはチヤンネル同期回路及びチヤン
ネル付加回路でチヤンネル１，チヤンネル２，…
…チヤンネルＮの順番に対応する。３は周波数て
い倍回路、４は多重化回路、５，６は伝送路、７
はタンク回路、８は分離回路、９１，９２，……
９Ｎは入力信号簡単に分離されたデータ信号を送
り出す線路、１０１，１０２，……１０Ｎはチヤ
ンネル番号を送り出す線路、１２１，１２２，…
…１２Ｎは信号出力線路で、１５，１６は高次群
信号及び1×Ｎのクロツクを送る線路である。
Claims (1)
- 【特許請求の範囲】 １ デジタル信号の多重変換回路において、 送信側では、同一周波数で同期化された複数入
力チヤンネルの空きビツトにチヤンネル番号を付
加し、入力周波数の入力チヤンネル数倍に逓倍し
た周波数のクロツクで、フレーム同期用の信号を
付加することなく多重化して送出し、 受信側では、送信側の入力周波数のタイミング
で多重化度に相当するチヤンネル数に信号を分離
したのち、上記送信側で付加されたチヤンネル番
号を識別し、この分離された信号を送信側で付加
されたチヤンネル番号順にふり分けることを特徴
とする多重変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13379180A JPS5758429A (en) | 1980-09-26 | 1980-09-26 | Multiplex conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13379180A JPS5758429A (en) | 1980-09-26 | 1980-09-26 | Multiplex conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758429A JPS5758429A (en) | 1982-04-08 |
| JPH0113663B2 true JPH0113663B2 (ja) | 1989-03-07 |
Family
ID=15113091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13379180A Granted JPS5758429A (en) | 1980-09-26 | 1980-09-26 | Multiplex conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758429A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196742A (ja) * | 1982-05-12 | 1983-11-16 | Matsushita Electric Ind Co Ltd | デイジタル信号多重方法 |
| JPS59135946A (ja) * | 1983-01-25 | 1984-08-04 | Nec Corp | デイジタル同期多重変換方式 |
| JPS61195652U (ja) * | 1985-05-25 | 1986-12-05 | ||
| WO1988001815A1 (en) * | 1986-08-30 | 1988-03-10 | Fujitsu Limited | Multiplex dividing apparatus in a synchronous multiplexing system |
| JPH0642651B2 (ja) * | 1986-08-30 | 1994-06-01 | 富士通株式会社 | 多重分離方式 |
| JPH0642650B2 (ja) * | 1986-08-30 | 1994-06-01 | 富士通株式会社 | 多重分離方式 |
| JPS63114430A (ja) * | 1986-10-31 | 1988-05-19 | Nec Corp | 多重伝送回路 |
| JP5448638B2 (ja) * | 2009-08-18 | 2014-03-19 | 日本電信電話株式会社 | 伝送装置、伝送方法および多重回路 |
-
1980
- 1980-09-26 JP JP13379180A patent/JPS5758429A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758429A (en) | 1982-04-08 |
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