JPH0642651B2 - 多重分離方式 - Google Patents
多重分離方式Info
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- JPH0642651B2 JPH0642651B2 JP61204740A JP20474086A JPH0642651B2 JP H0642651 B2 JPH0642651 B2 JP H0642651B2 JP 61204740 A JP61204740 A JP 61204740A JP 20474086 A JP20474086 A JP 20474086A JP H0642651 B2 JPH0642651 B2 JP H0642651B2
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- timing
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Description
【発明の詳細な説明】 〔概 要〕 基本信号速度のフレーム構成上に多重化に必要な制御信
号を挿入して基本信号を作成し、この基本信号を多重化
して高次の多重化信号を形成する多重分離方式の受信部
において、固定タイミングで動作して制御信号を識別す
る回路を設け、識別された制御信号に応じて多重分離用
タイミングパルスを制御することによって、送信側にお
ける多重化時のチヤネルと、受信側における多重分離後
のチヤネルとの対応を安定にとることができるようにし
たものである。
号を挿入して基本信号を作成し、この基本信号を多重化
して高次の多重化信号を形成する多重分離方式の受信部
において、固定タイミングで動作して制御信号を識別す
る回路を設け、識別された制御信号に応じて多重分離用
タイミングパルスを制御することによって、送信側にお
ける多重化時のチヤネルと、受信側における多重分離後
のチヤネルとの対応を安定にとることができるようにし
たものである。
本発明はＰＣＭ信号の多重化方式に係り、特に基本信号
を整数倍の関係で多重化する多重分離方式に関するもの
である。
を整数倍の関係で多重化する多重分離方式に関するもの
である。
ビデオ信号等の広帯域信号を伝送・交換するためには、
従来のＰＣＭハイアラキに基づく多重化方式では、群信
号中の各信号のタイムスロツトが固定していないため、
群信号から希望信号を直接抽出して出力することは非常
に難しかった。またサービスの広帯域化に伴い、ジツタ
等の影響を低減するため高次群による同期網の構築が検
討されている。このような状況の中で、広帯域ＩＳＤＮ
の基本信号速度として数十Ｍｂｐｓを選び、多重化ＰＣ
Ｍハイアラキとしてその整数倍を許容する同期多重化方
式が検討されている。
従来のＰＣＭハイアラキに基づく多重化方式では、群信
号中の各信号のタイムスロツトが固定していないため、
群信号から希望信号を直接抽出して出力することは非常
に難しかった。またサービスの広帯域化に伴い、ジツタ
等の影響を低減するため高次群による同期網の構築が検
討されている。このような状況の中で、広帯域ＩＳＤＮ
の基本信号速度として数十Ｍｂｐｓを選び、多重化ＰＣ
Ｍハイアラキとしてその整数倍を許容する同期多重化方
式が検討されている。
この同期多重化方式では、多重化ハイアラキを基本信号
速度の整数倍としているため、多重化単位での補助信号
（フレーム同期信号，制御信号等）の挿入は行わず、多
重化時に必要な制御信号等は予め基本信号フレーム上に
用意しておいて、この制御信号領域を利用して多重化を
行うようにしている。これによって、高速性が必要とさ
れる多重化部の構成が非常に簡単化され（単なるＰ／Ｓ
変換，Ｓ／Ｐ変換のみで構成できる）、かつフレーム同
期処理および多重化チヤネル対応をとるチヤネル切替部
の制御処理等は、基本信号速度で行えばよいため、高速
化に適した構成をとることが可能である。なおここでチ
ヤネル切替は、高速多重部の機能が単なるＰ／Ｓ変換，
Ｓ／Ｐ変換のみであるため、多重化時のチヤネル番号と
多重分離後のチヤネル番号とが必ずしも一致しないの
で、チヤネル切替によってチヤネル対応をとることが必
要になるため設けられるものである。
速度の整数倍としているため、多重化単位での補助信号
（フレーム同期信号，制御信号等）の挿入は行わず、多
重化時に必要な制御信号等は予め基本信号フレーム上に
用意しておいて、この制御信号領域を利用して多重化を
行うようにしている。これによって、高速性が必要とさ
れる多重化部の構成が非常に簡単化され（単なるＰ／Ｓ
変換，Ｓ／Ｐ変換のみで構成できる）、かつフレーム同
期処理および多重化チヤネル対応をとるチヤネル切替部
の制御処理等は、基本信号速度で行えばよいため、高速
化に適した構成をとることが可能である。なおここでチ
ヤネル切替は、高速多重部の機能が単なるＰ／Ｓ変換，
Ｓ／Ｐ変換のみであるため、多重化時のチヤネル番号と
多重分離後のチヤネル番号とが必ずしも一致しないの
で、チヤネル切替によってチヤネル対応をとることが必
要になるため設けられるものである。
しかしながらこのような構成は、サービスが基本信号速
度以下で提供されている場合、すなわちパイプとして使
用されている状況では問題とならないが、複数の基本信
号フレームを結合して使用する必要がある広帯域サービ
スでは、多重分離後の基本信号フレーム上で位相差を生
じる可能性があり、このような位相差を生じない同期多
重化方式が要望される。
度以下で提供されている場合、すなわちパイプとして使
用されている状況では問題とならないが、複数の基本信
号フレームを結合して使用する必要がある広帯域サービ
スでは、多重分離後の基本信号フレーム上で位相差を生
じる可能性があり、このような位相差を生じない同期多
重化方式が要望される。
従来の同期多重化方式においては、多重分離後の基本信
号フレーム上に書き込まれている多重化制御信号を識別
し、この識別結果により多重分離用ラツチ回路の直後に
置かれているチヤネル切替部を制御して、チヤネルの対
応をとるようにしていた。
号フレーム上に書き込まれている多重化制御信号を識別
し、この識別結果により多重分離用ラツチ回路の直後に
置かれているチヤネル切替部を制御して、チヤネルの対
応をとるようにしていた。
第５図は基本信号のフレーム構成を示したものである。
同図に示されるようにフレーム構成は制御信号および情
報信号（Ｄ）からなり、制御信号はフレーム同期信号
（Ｆ）、多重化制御信号（ＩＤ）および保守監視信号等
から構成されている。
同図に示されるようにフレーム構成は制御信号および情
報信号（Ｄ）からなり、制御信号はフレーム同期信号
（Ｆ）、多重化制御信号（ＩＤ）および保守監視信号等
から構成されている。
第６図は従来の同期多重化装置の構成例を示したもので
ある。送信側において、多重化部では各チヤネルの識別
信号書き込み部１１，１２，…，１ｎにおいて、それぞ
れのチヤネルＣＨ１，ＣＨ２，…，ＣＨｎの基本信号Ｆ
Ｂに対して、それぞれ特定の多重化チヤネル番号を多重
化制御信号ＩＤに書き込む。Ｐ／Ｓ変換部２において
は、多重化チヤネル番号を書き込まれた各チヤネルの基
本信号を並直列変換して多重化信号ｎＦＢを作成する。
制御部（ＣＯＮＴ）３は、この際における各部の動作タ
イミングを制御する。Ｐ／Ｓ交換部２の出力における多
重化信号ｎＦＢは、伝送路４を経て受信側に送られる。
ある。送信側において、多重化部では各チヤネルの識別
信号書き込み部１１，１２，…，１ｎにおいて、それぞ
れのチヤネルＣＨ１，ＣＨ２，…，ＣＨｎの基本信号Ｆ
Ｂに対して、それぞれ特定の多重化チヤネル番号を多重
化制御信号ＩＤに書き込む。Ｐ／Ｓ変換部２において
は、多重化チヤネル番号を書き込まれた各チヤネルの基
本信号を並直列変換して多重化信号ｎＦＢを作成する。
制御部（ＣＯＮＴ）３は、この際における各部の動作タ
イミングを制御する。Ｐ／Ｓ交換部２の出力における多
重化信号ｎＦＢは、伝送路４を経て受信側に送られる。
受信側において、多重化分離部では入力多重化信号をＳ
／Ｐ変換部５において直並列変換して、順次異なるタイ
ミングを有する信号ＳＲ１，ＳＲ２，…，ＳＲｎに分離
して、ラツチ部６においてカウンタ７のタイミング信号
に応じてラツチして速度変換して、基本信号ＣＨ１′，
ＣＨ２′，…，ＣＨｎ′を生じる。この時点では各チヤ
ネルの基本信号の多重化チヤネル番号は、送信側のそれ
と必ずしも対応がとれていない。
／Ｐ変換部５において直並列変換して、順次異なるタイ
ミングを有する信号ＳＲ１，ＳＲ２，…，ＳＲｎに分離
して、ラツチ部６においてカウンタ７のタイミング信号
に応じてラツチして速度変換して、基本信号ＣＨ１′，
ＣＨ２′，…，ＣＨｎ′を生じる。この時点では各チヤ
ネルの基本信号の多重化チヤネル番号は、送信側のそれ
と必ずしも対応がとれていない。
フレーム同期，多重化チヤネル番号識別部（ＦＳＹＮ
Ｃ，ＩＤ ＤＥＴ）８では特定チヤネルの基本信号例え
ばＣＨｎ′についてフレーム同期をとるとともに、その
多重化チヤネル番号を識別する。そして識別された多重
化チヤネル番号が、そのチヤネルの本来の多重化チヤネ
ル番号と一致するように、スイツチ部９を制御して各チ
ヤネルの基本信号の順序を順次入れ替える。これによっ
て送信側における多重化時のチヤネル番号と対応のとれ
たチヤネル番号ＣＨ１，ＣＨ２，…，ＣＨｎを有する出
力信号が得られる。
Ｃ，ＩＤ ＤＥＴ）８では特定チヤネルの基本信号例え
ばＣＨｎ′についてフレーム同期をとるとともに、その
多重化チヤネル番号を識別する。そして識別された多重
化チヤネル番号が、そのチヤネルの本来の多重化チヤネ
ル番号と一致するように、スイツチ部９を制御して各チ
ヤネルの基本信号の順序を順次入れ替える。これによっ
て送信側における多重化時のチヤネル番号と対応のとれ
たチヤネル番号ＣＨ１，ＣＨ２，…，ＣＨｎを有する出
力信号が得られる。
第６図に示された同期多重化装置の構成は、基本信号を
パイプとして使用することを目的としているため、複数
の基本信号フレームを結合して使用する場合には、各チ
ヤネルの位相関係が多重化前の位相関係と必ずしも一致
しないため、複数チヤネル間の位相調整を行う必要があ
る。
パイプとして使用することを目的としているため、複数
の基本信号フレームを結合して使用する場合には、各チ
ヤネルの位相関係が多重化前の位相関係と必ずしも一致
しないため、複数チヤネル間の位相調整を行う必要があ
る。
すなわち例えば50Ｍｂｐｓを基本信号速度とする基本信
号３本を結合して使用して、150Ｍｂｐｓの信号を伝送
する場合、ネツトワークの構成によっては次のような場
合が生じる。
号３本を結合して使用して、150Ｍｂｐｓの信号を伝送
する場合、ネツトワークの構成によっては次のような場
合が生じる。
1. ３本の結合された基本信号が各々別ルートで伝送さ
れ、パス遅延時間差により３本の基本信号間でフレーム
位相差を生じる。
れ、パス遅延時間差により３本の基本信号間でフレーム
位相差を生じる。
2. ３本の基本信号が同一の多重化伝送路で送られたと
しても、多重分離の方法によっては結合された基本信号
間にフレーム位相差を生じる。
しても、多重分離の方法によっては結合された基本信号
間にフレーム位相差を生じる。
上記１の問題については、同一伝送路を通るようにネツ
トワークを制御することによって解決可能である。しか
しながら２の問題については、従来の多重分離方法では
問題が生じる。
トワークを制御することによって解決可能である。しか
しながら２の問題については、従来の多重分離方法では
問題が生じる。
第７図は従来の同期多重化装置における多重分離のタイ
ムチヤートを示したものである。第７図において多重化
された入力データは、Ｓ／Ｐ変換部５の出力ＳＲ１，Ｓ
Ｒ２，…，ＳＲｎにおいて、順次１ビツトずつ遅れた出
力を生じる。ラツチ部６においてはカウンタ７の固定タ
イミング信号ＰＨ１に応じてラツチして速度変換して、
基本信号ＣＨ１′，ＣＨ２′，…，ＣＨｎ′に分離す
る。この基本信号出力はチヤネル番号の配列が送信側と
対応していないので、多重化チヤネル番号を識別してス
イツチ部９においてチヤネル入れ替えを行って、チヤネ
ル番号の対応を取り直すが、この際第６図に示すように
各チヤネル出力において１ビツトの位相差が生じる可能
性がある。
ムチヤートを示したものである。第７図において多重化
された入力データは、Ｓ／Ｐ変換部５の出力ＳＲ１，Ｓ
Ｒ２，…，ＳＲｎにおいて、順次１ビツトずつ遅れた出
力を生じる。ラツチ部６においてはカウンタ７の固定タ
イミング信号ＰＨ１に応じてラツチして速度変換して、
基本信号ＣＨ１′，ＣＨ２′，…，ＣＨｎ′に分離す
る。この基本信号出力はチヤネル番号の配列が送信側と
対応していないので、多重化チヤネル番号を識別してス
イツチ部９においてチヤネル入れ替えを行って、チヤネ
ル番号の対応を取り直すが、この際第６図に示すように
各チヤネル出力において１ビツトの位相差が生じる可能
性がある。
そのためスイツチ部出力に１ビツトの遅延を挿脱できる
機能を挿入して、結合された各チヤネル間で位相制御を
行う必要がある。さもないと例えば伝送信号が画像信号
の場合、１ビツトの違いによって出力信号１バイト中の
ＭＳＢとＬＳＢが入れ替る可能性があるが、このような
場合再生される画像は全く無意味なものとなってしまう
という問題があった。
機能を挿入して、結合された各チヤネル間で位相制御を
行う必要がある。さもないと例えば伝送信号が画像信号
の場合、１ビツトの違いによって出力信号１バイト中の
ＭＳＢとＬＳＢが入れ替る可能性があるが、このような
場合再生される画像は全く無意味なものとなってしまう
という問題があった。
本発明の目的は、従来技術において、チヤネル入れ替え
を行った後の複数チヤネル間のデータに１ビツトの位相
差を生じる問題を解決する多重分離方式を提供すること
にある。
を行った後の複数チヤネル間のデータに１ビツトの位相
差を生じる問題を解決する多重分離方式を提供すること
にある。
本発明では、第７図の固定タイミング（ＰＨ１）でＳＲ
１〜ＳＲｎの出力をラツチすることによって生じるＣＨ
１′〜ＣＨｎ′出力に生じる複数のチヤネル間のデータ
に１ビツトの位相差を生じる問題で根本的に除去するた
め、固定タイミングでラツチした信号のチヤネル番号を
識別し、このチヤネル番号をもとに、ＳＲ１〜ＳＲｎに
同一のデータが出力される時刻（第７図中の最適多重化
分離タイミング）を計算し、これを多重化分離用ラツチ
タイミングとすることで、上記問題を解決する。
１〜ＳＲｎの出力をラツチすることによって生じるＣＨ
１′〜ＣＨｎ′出力に生じる複数のチヤネル間のデータ
に１ビツトの位相差を生じる問題で根本的に除去するた
め、固定タイミングでラツチした信号のチヤネル番号を
識別し、このチヤネル番号をもとに、ＳＲ１〜ＳＲｎに
同一のデータが出力される時刻（第７図中の最適多重化
分離タイミング）を計算し、これを多重化分離用ラツチ
タイミングとすることで、上記問題を解決する。
第１図に本発明の原理図を示す。基本信号フレーム上に
多重化チヤネル番号を含む制御信号を有し、同期化され
た基本信号をその速度の整数倍の信号速度に多重化する
多重分離方式において、直並列変換手段11と、制御用ラ
ツチ手段12と、制御信号識別手段14と、タイミング制御
手段15と、多重分離ラツチ手段16とを具えたものであ
る。
多重化チヤネル番号を含む制御信号を有し、同期化され
た基本信号をその速度の整数倍の信号速度に多重化する
多重分離方式において、直並列変換手段11と、制御用ラ
ツチ手段12と、制御信号識別手段14と、タイミング制御
手段15と、多重分離ラツチ手段16とを具えたものであ
る。
直並列変換手段11は、入力多重化信号を直並列変換し
て、順次異なるタイミングを有する多重化チヤネル数の
並列信号出力を発生する。
て、順次異なるタイミングを有する多重化チヤネル数の
並列信号出力を発生する。
制御用ラツチ手段12は、直並列変換手段11の出力におけ
る特定チヤネルの信号を固定タイミングでラツチする。
る特定チヤネルの信号を固定タイミングでラツチする。
制御信号識別手段14は、制御用ラツチ手段12でラツチさ
れた特定チヤネルの信号の多重化チヤネル番号を識別し
て、制御用ラツチ手段12が接続されている多重化チヤネ
ルの番号との差を検出する。
れた特定チヤネルの信号の多重化チヤネル番号を識別し
て、制御用ラツチ手段12が接続されている多重化チヤネ
ルの番号との差を検出する。
タイミング制御手段15は、制御用ラツチ手段12における
ラツチタイミングに対し、上述の多重化チヤネル番号の
差に相当するタイミング差を有するタイミング信号を発
生する。
ラツチタイミングに対し、上述の多重化チヤネル番号の
差に相当するタイミング差を有するタイミング信号を発
生する。
多重分離ラツチ手段16は、タイミング制御手段15のタイ
ミング信号によって直並列変換手段11の出力をラツチす
ることによって、多重化チヤネル数の基本信号出力を発
生する。
ミング信号によって直並列変換手段11の出力をラツチす
ることによって、多重化チヤネル数の基本信号出力を発
生する。
従って、本発明の構成は以下に示す通りである。即ち、
本発明は、基本信号フレーム上に多重化チヤネル番号を
含む制御信号を有し、同期化された該基本信号をその速
度の整数倍の信号速度に多重化する多重分離方式におい
て、 入力多重化信号を順次異なるタイミングを有する多重化
チヤネル数の並列信号出力に変換する直並列変換手段
（11）と、 該直並列変換手段(11)の特定チヤネルの信号を固定タイ
ミングでラツチする制御用ラツチ手段(12)と、 該制御用ラツチ手段(12)の出力における多重化チヤネル
番号を識別して、該制御用ラツチ手段(12)が接続されて
いる多重化チヤネルの番号との差を検出する制御信号識
別手段(14)と、 前記制御用ラツチ手段(12)の固定タイミングと該多重化
チヤネル番号の差に相当するタイミング差を有するタイ
ミング信号を発生するタイミング制御手段(15)と、 該タイミング制御手段(15)のタイミング信号によって前
記直並列変換手段(11)の出力をラツチして多重化チヤネ
ル数の基本信号出力を発生する多重分離ラツチ手段(16)
とを具えてなることを特徴とする多重分離方式としての
構成を有する。
本発明は、基本信号フレーム上に多重化チヤネル番号を
含む制御信号を有し、同期化された該基本信号をその速
度の整数倍の信号速度に多重化する多重分離方式におい
て、 入力多重化信号を順次異なるタイミングを有する多重化
チヤネル数の並列信号出力に変換する直並列変換手段
（11）と、 該直並列変換手段(11)の特定チヤネルの信号を固定タイ
ミングでラツチする制御用ラツチ手段(12)と、 該制御用ラツチ手段(12)の出力における多重化チヤネル
番号を識別して、該制御用ラツチ手段(12)が接続されて
いる多重化チヤネルの番号との差を検出する制御信号識
別手段(14)と、 前記制御用ラツチ手段(12)の固定タイミングと該多重化
チヤネル番号の差に相当するタイミング差を有するタイ
ミング信号を発生するタイミング制御手段(15)と、 該タイミング制御手段(15)のタイミング信号によって前
記直並列変換手段(11)の出力をラツチして多重化チヤネ
ル数の基本信号出力を発生する多重分離ラツチ手段(16)
とを具えてなることを特徴とする多重分離方式としての
構成を有する。
本発明の多重分離方式では、制御用ラツチ手段において
特定チヤネルを固定タイミングでラツチして得られた出
力によって、その特定チヤネルの基本信号フレーム上の
チヤネル番号を識別して制御用ラツチ手段が接続されて
いる特定チヤネル番号と比較して、その差に応じて多重
分離用ラツチ回路を制御することによって、多重時のチ
ヤネル番号と多重分離後のチヤネル番号が対応するよう
に制御する。
特定チヤネルを固定タイミングでラツチして得られた出
力によって、その特定チヤネルの基本信号フレーム上の
チヤネル番号を識別して制御用ラツチ手段が接続されて
いる特定チヤネル番号と比較して、その差に応じて多重
分離用ラツチ回路を制御することによって、多重時のチ
ヤネル番号と多重分離後のチヤネル番号が対応するよう
に制御する。
第２図は本発明の一実施例を示し、多重分離部の構成を
例示している。同図において21はシフトレジスタ、22は
制御ラツチ部、23はカウンタ回路、24はフレーム同期，
多重化チヤネル番号識別部、25はタイミング制御部、26
は多重分離用ラツチ部である。
例示している。同図において21はシフトレジスタ、22は
制御ラツチ部、23はカウンタ回路、24はフレーム同期，
多重化チヤネル番号識別部、25はタイミング制御部、26
は多重分離用ラツチ部である。
また第３図は第２図の実施例における多重分離のタイム
チヤートを示したものである。
チヤートを示したものである。
多重化された入力データは、クロツクに応じてシフトレ
ジスタ21に読み込まれて、１ビツトずつ順次ずれた出力
ＳＲ１，ＳＲ２，…，ＳＲｎを並列に生じる。制御ラツ
チ部22は特定の１チヤネルの出力例えばＳＲｎを、クロ
ツクをカウントするカウンタ回路23の固定タイミング信
号ＰＨ１に応じてラツチして、出力を生じる。フレーム
同期，多重化チヤネル番号識別部24は、制御ラツチ部22
の出力についてフレーム同期をとるとともに、その多重
化チヤネル番号を識別する。
ジスタ21に読み込まれて、１ビツトずつ順次ずれた出力
ＳＲ１，ＳＲ２，…，ＳＲｎを並列に生じる。制御ラツ
チ部22は特定の１チヤネルの出力例えばＳＲｎを、クロ
ツクをカウントするカウンタ回路23の固定タイミング信
号ＰＨ１に応じてラツチして、出力を生じる。フレーム
同期，多重化チヤネル番号識別部24は、制御ラツチ部22
の出力についてフレーム同期をとるとともに、その多重
化チヤネル番号を識別する。
いま識別結果が多重化チヤネル番号ｋであったとする
と、送信側の多重化チヤネル番号ｎに対してｎ−ｋ＋１
ビツトずれているので、タイミング制御部25はシフトレ
ジスタ21における書き込みクロツクからｎ−ｋ＋１ビツ
トずれた多重分離タイミング信号ＰＨＣを発生して多重
分離用ラツチ部26に与える。多重分離用ラツチ部26はこ
のタイミングによってシフトレジスタ21の出力をラツチ
して速度変換することによって、送信側における多重化
時のチヤネル番号と対応のとれたチヤネル番号を有する
出力基本信号ＣＨ１，ＣＨ２，…，ＣＨｎを生じる。
と、送信側の多重化チヤネル番号ｎに対してｎ−ｋ＋１
ビツトずれているので、タイミング制御部25はシフトレ
ジスタ21における書き込みクロツクからｎ−ｋ＋１ビツ
トずれた多重分離タイミング信号ＰＨＣを発生して多重
分離用ラツチ部26に与える。多重分離用ラツチ部26はこ
のタイミングによってシフトレジスタ21の出力をラツチ
して速度変換することによって、送信側における多重化
時のチヤネル番号と対応のとれたチヤネル番号を有する
出力基本信号ＣＨ１，ＣＨ２，…，ＣＨｎを生じる。
本タイミング制御部25により第７図で示された最適多重
化分離タイミングが得られる。
化分離タイミングが得られる。
第４図はタイミング制御部25の一構成例を示し、デコー
ダ25１はカウンタ回路23からのカウンタ値をデコード
し、セレクタ25２はフレーム同期，多重化チヤネル番号
識別部24において識別された多重化チヤネル番号に応じ
て、デコーダ25１の出力を選択することによって、多重
分離タイミング信号ＰＨＣを発生する。
ダ25１はカウンタ回路23からのカウンタ値をデコード
し、セレクタ25２はフレーム同期，多重化チヤネル番号
識別部24において識別された多重化チヤネル番号に応じ
て、デコーダ25１の出力を選択することによって、多重
分離タイミング信号ＰＨＣを発生する。
以上説明したように本発明によれば、常に正しく送信側
において多重化された各チヤネルの基本信号との間で位
相ずれのない出力基本信号を多重分離することができる
ので、複数の基本信号を結合して使用する広帯域サービ
スに対しても、安定に多重分離を行うことができるとと
もに、その場合の装置構成も簡易であって小型化が可能
である。
において多重化された各チヤネルの基本信号との間で位
相ずれのない出力基本信号を多重分離することができる
ので、複数の基本信号を結合して使用する広帯域サービ
スに対しても、安定に多重分離を行うことができるとと
もに、その場合の装置構成も簡易であって小型化が可能
である。
【図面の簡単な説明】 第１図は本発明の原理的構成を示す図、 第２図は本発明の一実施例の同期分離部の構成を示す
図、 第３図は第２図の実施例における多重分離のタイムチヤ
ートを示す図、 第４図はタイミング制御部の一構成例を示す図、 第５図は基本信号のフレーム構成を示す図、 第６図は従来の同期多重化装置の構成例を示す図、 第７図は従来の同期多重化装置における同期分離のタイ
ムチヤートを示す図である。 １１〜１ｎ……識別信号書き込み部 ２……Ｐ／Ｓ変換部 ３……制御部 ４……伝送路 ５……Ｓ／Ｐ変換部 ６……ラツチ部 ７……カウンタ ８……フレーム同期，多重化チヤネル番号識別部 ９……スイツチ部 11……直並列変換手段 12……制御用ラツチ手段 14……制御信号識別手段 15……タイミング制御手段 16……多重分離ラツチ手段 21……シフトレジスタ 22……制御ラツチ部 23……カウンタ回路 24……フレーム同期，多重化チヤネル番号識別部 25……タイミング制御部 251……デコーダ 252……セレクタ 26……多重分離用ラツチ部
図、 第３図は第２図の実施例における多重分離のタイムチヤ
ートを示す図、 第４図はタイミング制御部の一構成例を示す図、 第５図は基本信号のフレーム構成を示す図、 第６図は従来の同期多重化装置の構成例を示す図、 第７図は従来の同期多重化装置における同期分離のタイ
ムチヤートを示す図である。 １１〜１ｎ……識別信号書き込み部 ２……Ｐ／Ｓ変換部 ３……制御部 ４……伝送路 ５……Ｓ／Ｐ変換部 ６……ラツチ部 ７……カウンタ ８……フレーム同期，多重化チヤネル番号識別部 ９……スイツチ部 11……直並列変換手段 12……制御用ラツチ手段 14……制御信号識別手段 15……タイミング制御手段 16……多重分離ラツチ手段 21……シフトレジスタ 22……制御ラツチ部 23……カウンタ回路 24……フレーム同期，多重化チヤネル番号識別部 25……タイミング制御部 251……デコーダ 252……セレクタ 26……多重分離用ラツチ部
フロントページの続き (72)発明者 雨宮 成雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特公 平１−13663（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】基本信号フレーム上に多重化チヤネル番号
を含む制御信号を有し、同期化された該基本信号をその
速度の整数倍の信号速度に多重化する多重分離方式にお
いて、 入力多重化信号を順次異なるタイミングを有する多重化
チヤネル数の並列信号出力に変換する直並列変換手段
と、 該直並列変換手段の特定チヤネルの信号を固定タイミン
グでラツチする制御用ラツチ手段と、 該制御用ラツチ手段の出力における多重化チヤネル番号
を識別して、該制御用ラツチ手段が接続されている多重
化チヤネルの番号との差を検出する制御信号識別手段
と、 前記制御用ラツチ手段の固定タイミングと該多重化チヤ
ネル番号の差に相当するタイミング差を有するタイミン
グ信号を発生するタイミング制御手段と、 該タイミング制御手段のタイミング信号によって前記直
並列変換手段の出力をラツチして多重化チヤネル数の基
本信号出力を発生する多重分離ラツチ手段とを具えてな
ることを特徴とする多重分離方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204740A JPH0642651B2 (ja) | 1986-08-30 | 1986-08-30 | 多重分離方式 |
| EP87905649A EP0302112B1 (en) | 1986-08-30 | 1987-08-27 | Multiplex dividing apparatus in a synchronous multiplexing system |
| PCT/JP1987/000634 WO1988001815A1 (en) | 1986-08-30 | 1987-08-27 | Multiplex dividing apparatus in a synchronous multiplexing system |
| DE8787905649T DE3782496T2 (de) | 1986-08-30 | 1987-08-27 | Multiplexverteilanordnung in einem synchronen multiplexiersystem. |
| US07/485,833 US4977558A (en) | 1986-08-30 | 1990-02-28 | Demultiplexing device of synchronous multiplexing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204740A JPH0642651B2 (ja) | 1986-08-30 | 1986-08-30 | 多重分離方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6360637A JPS6360637A (ja) | 1988-03-16 |
| JPH0642651B2 true JPH0642651B2 (ja) | 1994-06-01 |
Family
ID=16495533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204740A Expired - Fee Related JPH0642651B2 (ja) | 1986-08-30 | 1986-08-30 | 多重分離方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642651B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10233745A (ja) | 1997-02-18 | 1998-09-02 | Nec Corp | 多重伝送方法およびシステム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528579B2 (ja) * | 1974-01-08 | 1980-07-29 | ||
| JPS5329045A (en) * | 1976-08-30 | 1978-03-17 | Hokushin Electric Works | Nonlinear calculating circuit |
| JPS5758429A (en) * | 1980-09-26 | 1982-04-08 | Fujitsu Ltd | Multiplex conversion circuit |
| JPS59135946A (ja) * | 1983-01-25 | 1984-08-04 | Nec Corp | デイジタル同期多重変換方式 |
| JPS60160236A (ja) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | Ｐｃｍ多重変換装置の同期方式 |
-
1986
- 1986-08-30 JP JP61204740A patent/JPH0642651B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360637A (ja) | 1988-03-16 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |