JP2671778B2 - 同期多重化装置 - Google Patents
同期多重化装置Info
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- JP2671778B2 JP2671778B2 JP5257079A JP25707993A JP2671778B2 JP 2671778 B2 JP2671778 B2 JP 2671778B2 JP 5257079 A JP5257079 A JP 5257079A JP 25707993 A JP25707993 A JP 25707993A JP 2671778 B2 JP2671778 B2 JP 2671778B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数の各種信号をＳＤ
Ｈ（同期デジタルハイアラーキ：synchronous digital
hierarchy ）信号に同期多重する同期多重化装置に関す
る。
Ｈ（同期デジタルハイアラーキ：synchronous digital
hierarchy ）信号に同期多重する同期多重化装置に関す
る。
【０００２】
【従来の技術】従来、この種の同期多重化装置は、低速
多重化装置でＳＤＨ信号より低い速度の多重信号に多重
し、ＳＤＨ装置で前記多重信号をさらにＳＤＨ信号に多
重し、各種信号をＳＤＨ信号に多重化していた。
多重化装置でＳＤＨ信号より低い速度の多重信号に多重
し、ＳＤＨ装置で前記多重信号をさらにＳＤＨ信号に多
重し、各種信号をＳＤＨ信号に多重化していた。
【０００３】図２は、従来の一例を示すシステムブロッ
ク図で、低速入力信号ｏが入力された低速多重及び分離
装置１００で１．５４４Ｍbps の信号に多重され、中速
同期多重信号が出力される。中速同期多重信号はケーブ
ル１２０を経由してＳＤＨ装置１１０に入力され、ＳＤ
Ｈ装置１１０で他の中速同期多重信号とともにＳＤＨ信
号に多重され高速出力信号ｓが出力される。
ク図で、低速入力信号ｏが入力された低速多重及び分離
装置１００で１．５４４Ｍbps の信号に多重され、中速
同期多重信号が出力される。中速同期多重信号はケーブ
ル１２０を経由してＳＤＨ装置１１０に入力され、ＳＤ
Ｈ装置１１０で他の中速同期多重信号とともにＳＤＨ信
号に多重され高速出力信号ｓが出力される。
【０００４】一方、高速入力信号ｔがＳＤＨ装置１１０
に入力されると、ＳＤＨ装置１１０で１．５４４Ｍbps
の信号に分離して中速同期分離信号が出力される。中速
同期分離信号はケーブル１３０を経由して低速多重及び
分離装置１００に入力され、低速出力信号ｐに分離され
る。
に入力されると、ＳＤＨ装置１１０で１．５４４Ｍbps
の信号に分離して中速同期分離信号が出力される。中速
同期分離信号はケーブル１３０を経由して低速多重及び
分離装置１００に入力され、低速出力信号ｐに分離され
る。
【０００５】
【発明が解決しようとする課題】上述した従来の方式で
は、中速同期多重信号プラス中速同期分離信号の数だ
け、低速多重分離装置１００とＳＤＨ装置１１０との間
のケーブル１２０及び１３０や、低速多重分離装置１０
０とＳＤＨ装置１１０との間のインタフェース回路が必
要で、システムのハードウェア規模大きくなるという欠
点が有った。
は、中速同期多重信号プラス中速同期分離信号の数だ
け、低速多重分離装置１００とＳＤＨ装置１１０との間
のケーブル１２０及び１３０や、低速多重分離装置１０
０とＳＤＨ装置１１０との間のインタフェース回路が必
要で、システムのハードウェア規模大きくなるという欠
点が有った。
【０００６】本発明の課題は、上記欠点を除去し、ハー
ドウェア規模を減少させることができる同期多重化装置
を提供することにある。
ドウェア規模を減少させることができる同期多重化装置
を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、複数の
低速インタフェース部と、第１及び第２の低速装置内バ
スと、低速多重変換部と、フレーム変換部と、第１及び
第２の高速装置内バスと、高速多重変換部と、複数の高
速インタフェース部とを備え、前記低速インタフェース
部の各々は、低速入力信号を終端し、所定のフォーマッ
トに変換して、前記第１の低速装置内バスに出力し、低
速同期多重信号として同期多重し、前記低速多重変換部
は、前記第１の低速装置内バスからの前記低速同期多重
信号を入力し、所定の低速ビット単位にタイムスロット
の入れ替えを行なって、低速同期多重信号として前記第
２の低速装置内バスに出力し、前記フレーム変換部は、
前記第２の低速装置内バスの前記低速同期多重信号から
前記高速多重変換部向けの信号を入力し、この信号から
所定のフレームを生成してフォーマット変換後、前記第
１の高速装置内バスに出力し、高速同期多重信号として
多重し、前記高速多重変換部は、前記第１の高速装置内
バスから前記高速同期多重信号を入力し、前記所定の低
速ビットよりも速い所定の高速ビット単位にタイムスロ
ットの入れ替えを行ない、ＶＣポインタを付加した後、
前記第２の高速装置内バスに高速同期多重信号を出力
し、前記高速インタフェース部の各々は、前記第２の高
速装置内バスの前記高速同期多重信号から前記高速イン
タフェース部向けの信号を入力し、ＶＣ送信処理後、Ａ
Ｕ送信処理を行い、さらに、伝送路フォーマットへの送
信処理を行なった後、電気／光変換して高速出力信号を
出力することを特徴とする同期多重化装置が得られる。
低速インタフェース部と、第１及び第２の低速装置内バ
スと、低速多重変換部と、フレーム変換部と、第１及び
第２の高速装置内バスと、高速多重変換部と、複数の高
速インタフェース部とを備え、前記低速インタフェース
部の各々は、低速入力信号を終端し、所定のフォーマッ
トに変換して、前記第１の低速装置内バスに出力し、低
速同期多重信号として同期多重し、前記低速多重変換部
は、前記第１の低速装置内バスからの前記低速同期多重
信号を入力し、所定の低速ビット単位にタイムスロット
の入れ替えを行なって、低速同期多重信号として前記第
２の低速装置内バスに出力し、前記フレーム変換部は、
前記第２の低速装置内バスの前記低速同期多重信号から
前記高速多重変換部向けの信号を入力し、この信号から
所定のフレームを生成してフォーマット変換後、前記第
１の高速装置内バスに出力し、高速同期多重信号として
多重し、前記高速多重変換部は、前記第１の高速装置内
バスから前記高速同期多重信号を入力し、前記所定の低
速ビットよりも速い所定の高速ビット単位にタイムスロ
ットの入れ替えを行ない、ＶＣポインタを付加した後、
前記第２の高速装置内バスに高速同期多重信号を出力
し、前記高速インタフェース部の各々は、前記第２の高
速装置内バスの前記高速同期多重信号から前記高速イン
タフェース部向けの信号を入力し、ＶＣ送信処理後、Ａ
Ｕ送信処理を行い、さらに、伝送路フォーマットへの送
信処理を行なった後、電気／光変換して高速出力信号を
出力することを特徴とする同期多重化装置が得られる。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明の一実施例による同期多重化装
置の構成を示す。
説明する。図１に本発明の一実施例による同期多重化装
置の構成を示す。
【０００９】本同期多重化装置は、低速インタフェース
部１０−１〜１０−Ｎと、第１の低速装置内バス２１
と、第２の低速装置内バス２２と、低速多重変換部３０
と、フレーム変換部４０と、第１の高速装置内バス５１
と、第２の高速装置内バス５２と、高速多重変換部６０
と、高速インタフェース部７０−１〜７０−Ｍと、クロ
ック発生部８０と、制御部９０とから構成される。
部１０−１〜１０−Ｎと、第１の低速装置内バス２１
と、第２の低速装置内バス２２と、低速多重変換部３０
と、フレーム変換部４０と、第１の高速装置内バス５１
と、第２の高速装置内バス５２と、高速多重変換部６０
と、高速インタフェース部７０−１〜７０−Ｍと、クロ
ック発生部８０と、制御部９０とから構成される。
【００１０】低速インタフェース部１０−１〜１０−Ｎ
の各々は、低速入力信号ａを終端し、所定のフォーマッ
トに変換して、第１の低速装置内バス２１に出力し、低
速同期多重信号ｂとして同期多重する。
の各々は、低速入力信号ａを終端し、所定のフォーマッ
トに変換して、第１の低速装置内バス２１に出力し、低
速同期多重信号ｂとして同期多重する。
【００１１】低速多重変換部３０は、第１の低速装置内
バス２１からの低速同期多重信号ｂを入力し、６４Ｋbp
s 単位にタイムスロットの入れ替えを行なって、低速同
期多重信号ｃを第２の低速装置内バス２２に出力する。
バス２１からの低速同期多重信号ｂを入力し、６４Ｋbp
s 単位にタイムスロットの入れ替えを行なって、低速同
期多重信号ｃを第２の低速装置内バス２２に出力する。
【００１２】フレーム変換部４０は、第２の低速装置内
バス２２の低速同期多重信号ｃから高速多重変換部６０
向けの信号を入力し、この信号からＣ−１１またはＣ−
２フレームを生成してフォーマット変換後、第１の高速
装置内バス５１に出力し、高速同期多重信号ｄとして多
重する。
バス２２の低速同期多重信号ｃから高速多重変換部６０
向けの信号を入力し、この信号からＣ−１１またはＣ−
２フレームを生成してフォーマット変換後、第１の高速
装置内バス５１に出力し、高速同期多重信号ｄとして多
重する。
【００１３】高速多重変換部６０は、第１の高速装置内
バス５１から高速同期多重信号ｄを入力し、１．５４４
Ｍbps 単位にタイムスロットの入れ替えを行ない、ＶＣ
(virtual container) ポインタを付加した後、第２の高
速装置内バス５２に高速同期多重信号ｅを出力する。
バス５１から高速同期多重信号ｄを入力し、１．５４４
Ｍbps 単位にタイムスロットの入れ替えを行ない、ＶＣ
(virtual container) ポインタを付加した後、第２の高
速装置内バス５２に高速同期多重信号ｅを出力する。
【００１４】高速インタフェース部７０−１〜７０−Ｍ
の各々は、第２の高速装置内バス５２の高速同期多重信
号ｅから高速インタフェース部向けの信号を入力し、Ｖ
Ｃ３送信処理後、ＡＵ(administrative unit) ３送信処
理を行う。さらに、伝送路フォーマットへの送信処理を
行なった後、電気／光変換して高速出力信号ｆを出力す
る。
の各々は、第２の高速装置内バス５２の高速同期多重信
号ｅから高速インタフェース部向けの信号を入力し、Ｖ
Ｃ３送信処理後、ＡＵ(administrative unit) ３送信処
理を行う。さらに、伝送路フォーマットへの送信処理を
行なった後、電気／光変換して高速出力信号ｆを出力す
る。
【００１５】また、高速インタフェース部７０−１〜７
０−Ｍの各々は、高速入力信号ｇを光−電気信号変換す
る。さらに、電気信号に変換された高速入力信号の同期
の確立、ＡＵ３受信処理、ＶＣ３受信処理、ＴＵ(tribu
tary unit)ポインタ処理、および伝送路クロックから装
置内クロックへ乗せ換え、フォーマット変換を行ない、
第１の高速装置内バス５１に出力し、高速同期多重信号
ｈとして同期多重する。
０−Ｍの各々は、高速入力信号ｇを光−電気信号変換す
る。さらに、電気信号に変換された高速入力信号の同期
の確立、ＡＵ３受信処理、ＶＣ３受信処理、ＴＵ(tribu
tary unit)ポインタ処理、および伝送路クロックから装
置内クロックへ乗せ換え、フォーマット変換を行ない、
第１の高速装置内バス５１に出力し、高速同期多重信号
ｈとして同期多重する。
【００１６】高速多重変換部６０は、第１の高速装置内
バス５１から高速同期多重信号ｈを入力し、ＡＵ３分離
処理を行なって、フレームアライメント後、ＡＵ３多重
処理を行い、１．５４４Ｍbps 単位にタイムスロットの
入れ替えをした後、フレーム変換後、高速同期多重信号
ｉを第２の高速装置内バス５２に出力する。
バス５１から高速同期多重信号ｈを入力し、ＡＵ３分離
処理を行なって、フレームアライメント後、ＡＵ３多重
処理を行い、１．５４４Ｍbps 単位にタイムスロットの
入れ替えをした後、フレーム変換後、高速同期多重信号
ｉを第２の高速装置内バス５２に出力する。
【００１７】フレーム変換部４０は、第２の高速装置内
バス５２の高速同期多重信号ｉから低速多重変換部向け
の信号を入力し、Ｃ−１１またはＣ−２フレームを終端
した後、フォーマット変換して、第１の低速装置内バス
２１に出力し、低速同期多重信号ｊとして同期多重す
る。
バス５２の高速同期多重信号ｉから低速多重変換部向け
の信号を入力し、Ｃ−１１またはＣ−２フレームを終端
した後、フォーマット変換して、第１の低速装置内バス
２１に出力し、低速同期多重信号ｊとして同期多重す
る。
【００１８】低速多重変換部３０は、第１の低速装置内
バス２１から低速同期多重信号ｊを入力し、６４Ｋbps
単位にタイムスロットの入れ替えを行なって、低速同期
多重信号ｋを第２の低速装置内バス２２に出力する。
バス２１から低速同期多重信号ｊを入力し、６４Ｋbps
単位にタイムスロットの入れ替えを行なって、低速同期
多重信号ｋを第２の低速装置内バス２２に出力する。
【００１９】低速インタフェース部１０−１〜１０−Ｎ
の各々は、第２の低速装置内バス２２の低速多重信号ｋ
から外部装置向けの信号を入力し、フォーマット変換、
終端、外部装置インタフェースに合った信号に変換し、
低速出力信号ｌを出力する。
の各々は、第２の低速装置内バス２２の低速多重信号ｋ
から外部装置向けの信号を入力し、フォーマット変換、
終端、外部装置インタフェースに合った信号に変換し、
低速出力信号ｌを出力する。
【００２０】クロック発生部８０は高速入力信号から抽
出された伝送路クロックに同期した装置内クロックを生
成し、装置内の低速インタフェース部１０と第１の低速
装置内バス２１と第２の低速装置内バス２２と低速多重
変換部３０とフレーム変換部４０と第１の高速装置内バ
ス５１と第２の高速装置内バス５２と高速多重変換部６
０と高速インタフェース部７０−１〜７０−Ｍと制御部
９０に装置内クロックをクロックｍとして分配供給す
る。
出された伝送路クロックに同期した装置内クロックを生
成し、装置内の低速インタフェース部１０と第１の低速
装置内バス２１と第２の低速装置内バス２２と低速多重
変換部３０とフレーム変換部４０と第１の高速装置内バ
ス５１と第２の高速装置内バス５２と高速多重変換部６
０と高速インタフェース部７０−１〜７０−Ｍと制御部
９０に装置内クロックをクロックｍとして分配供給す
る。
【００２１】制御部９０は、装置内の低速インタフェー
ス部１０−１〜１０−Ｎと第１の低速装置内バス２１と
第２の低速装置内バス２２と低速多重変換部３０とフレ
ーム変換部４０と第１の高速装置内バス５１と第２の高
速装置内バス５２と高速多重変換部６０と高速インタフ
ェース部７０−１〜７０−Ｍとクロック発生部８０に制
御信号ｎを送出し、各部動作の制御を行なう。
ス部１０−１〜１０−Ｎと第１の低速装置内バス２１と
第２の低速装置内バス２２と低速多重変換部３０とフレ
ーム変換部４０と第１の高速装置内バス５１と第２の高
速装置内バス５２と高速多重変換部６０と高速インタフ
ェース部７０−１〜７０−Ｍとクロック発生部８０に制
御信号ｎを送出し、各部動作の制御を行なう。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
高速処理部と低速処理部を装置内同期バスとフレーム変
換部で接続するので、低速多重化装置とＳＤＨ装置の双
方でもつ、装置間信号の符号変換、同期回路、フォーマ
ット変換回路を省くので従来よりハードウェア規模を小
さくできる。
高速処理部と低速処理部を装置内同期バスとフレーム変
換部で接続するので、低速多重化装置とＳＤＨ装置の双
方でもつ、装置間信号の符号変換、同期回路、フォーマ
ット変換回路を省くので従来よりハードウェア規模を小
さくできる。
【図１】本発明の一実施例による同期多重化装置のブロ
ック図である。
ック図である。
【図２】従来の同期多重化装置のブロック図である。
１０−１〜１０−Ｎ 低速インタフェース部 ２１ 第１の低速装置内バス ２２ 第２の低速装置内バス ３０ 低速多重変換部 ４０ フレーム変換部 ５１ 第１の高速装置内バス ５２ 第２の高速装置内バス ６０ 高速多重変換部 ７０−１〜７０−Ｍ 高速インタフェース部 ８０ クロック発生部 ９０ 制御部 １００ 低速多重分離装置 １１０ ＳＤＨ装置 １２０ ケーブル １３０ ケーブル
Claims (4)
- 【請求項１】 複数の低速インタフェース部と、第１及
び第２の低速装置内バスと、低速多重変換部と、フレー
ム変換部と、第１及び第２の高速装置内バスと、高速多
重変換部と、複数の高速インタフェース部とを備え、 前記低速インタフェース部の各々は、低速入力信号を終
端し、所定のフォーマットに変換して、前記第１の低速
装置内バスに出力し、低速同期多重信号として同期多重
し、 前記低速多重変換部は、前記第１の低速装置内バスから
の前記低速同期多重信号を入力し、所定の低速ビット単
位にタイムスロットの入れ替えを行なって、低速同期多
重信号として前記第２の低速装置内バスに出力し、 前記フレーム変換部は、前記第２の低速装置内バスの前
記低速同期多重信号から前記高速多重変換部向けの信号
を入力し、この信号から所定のフレームを生成してフォ
ーマット変換後、前記第１の高速装置内バスに出力し、
高速同期多重信号として多重し、 前記高速多重変換部は、前記第１の高速装置内バスから
前記高速同期多重信号を入力し、前記所定の低速ビット
よりも速い所定の高速ビット単位にタイムスロットの入
れ替えを行ない、ＶＣポインタを付加した後、前記第２
の高速装置内バスに高速同期多重信号を出力し、 前記高速インタフェース部の各々は、前記第２の高速装
置内バスの前記高速同期多重信号から前記高速インタフ
ェース部向けの信号を入力し、ＶＣ送信処理後、ＡＵ送
信処理を行い、さらに、伝送路フォーマットへの送信処
理を行なった後、電気／光変換して高速出力信号を出力
することを特徴とする同期多重化装置。 - 【請求項２】 前記高速インタフェース部の各々は、高
速入力信号を光−電気信号変換し、さらに、電気信号に
変換された高速入力信号の同期の確立、ＡＵ受信処理、
ＶＣ受信処理、ＴＵポインタ処理、および伝送路クロッ
クから装置内クロックへの乗せ換え、フォーマット変換
を行ない、前記第１の高速装置内バスに出力し、高速同
期多重信号として同期多重し、 前記高速多重変換部は、前記第１の高速装置内バスから
前記高速同期多重信号を入力し、ＡＵ分離処理を行なっ
て、フレームアライメント後、ＡＵ多重処理を行い、前
記所定の高速ビット単位にタイムスロットの入れ替えを
した後、フレーム変換後、高速同期多重信号を第２の高
速装置内バスに出力し、 前記フレーム変換部は、前記第２の高速装置内バスの前
記高速同期多重信号から前記低速多重変換部向けの信号
を入力し、前記所定のフレームを終端した後、フォーマ
ット変換して、前記第１の低速装置内バスに出力し、低
速同期多重信号として同期多重し、 前記低速多重変換部は、前記第１の低速装置内バスから
前記低速同期多重信号を入力し、前記所定の低速ビット
単位にタイムスロットの入れ替えを行なって、低速同期
多重信号を前記第２の低速装置内バスに入力し、 前記低速インタフェース部の各々は、前記第２の低速装
置内バスの前記低速多重信号から外部装置向けの信号を
入力し、フォーマット変換、終端、外部装置インタフェ
ースに合った信号に変換し、低速出力信号を出力するこ
とを特徴とする請求項１に記載の同期多重化装置。 - 【請求項３】 クロック発生部と制御部とを更に備え、 前記クロック発生部は、前記高速入力信号から抽出され
た前記伝送路クロックに同期した前記装置内クロックを
生成し、装置内の前記低速インタフェース部と前記第１
及び前記第２の低速装置内バスと前記低速多重変換部と
前記フレーム変換部と前記第１及び前記第２の高速装置
内バスと前記高速多重変換部と前記高速インタフェース
部と前記制御部に装置内クロックを分配供給し、 前記制御部は、装置内の前記低速インタフェース部と前
記第１及び前記第２の低速装置内バスと前記低速多重変
換部と前記フレーム変換部と前記第１及び前記第２の高
速装置内バスと前記高速多重変換部と前記高速インタフ
ェース部と前記クロック発生部に制御信号を送出し、各
部動作の制御を行なうことを特徴とする請求項２に記載
の同期多重化装置。 - 【請求項４】 前記低速多重変換部は、６４Ｋbps 単位
にタイムスロットの入れ替えを行い、前記高速多重変換
部は、１．５４４Ｍbps 単位にタイムスロットの入れ替
えを行うことを特徴とする請求項１、２、及び３のいず
れかに記載の同期多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257079A JP2671778B2 (ja) | 1993-10-14 | 1993-10-14 | 同期多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257079A JP2671778B2 (ja) | 1993-10-14 | 1993-10-14 | 同期多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111492A JPH07111492A (ja) | 1995-04-25 |
| JP2671778B2 true JP2671778B2 (ja) | 1997-10-29 |
Family
ID=17301458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257079A Expired - Lifetime JP2671778B2 (ja) | 1993-10-14 | 1993-10-14 | 同期多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671778B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283326A (ja) * | 1987-05-15 | 1988-11-21 | Mitsubishi Electric Corp | デイジタル時分割多重化装置 |
-
1993
- 1993-10-14 JP JP5257079A patent/JP2671778B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111492A (ja) | 1995-04-25 |
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