JPS63283326A - デイジタル時分割多重化装置 - Google Patents
デイジタル時分割多重化装置Info
- Publication number
- JPS63283326A JPS63283326A JP11923887A JP11923887A JPS63283326A JP S63283326 A JPS63283326 A JP S63283326A JP 11923887 A JP11923887 A JP 11923887A JP 11923887 A JP11923887 A JP 11923887A JP S63283326 A JPS63283326 A JP S63283326A
- Authority
- JP
- Japan
- Prior art keywords
- address
- order
- speed
- tdm
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 39
- 238000006243 chemical reaction Methods 0.000 claims abstract description 8
- 230000004075 alteration Effects 0.000 abstract 2
- 238000000926 separation method Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル時分割多重化装置に関するもので
、特に低速データを６４ｋｂ／ｓの速度に多重化する０
次子重化装置の出力をさらに高速ゲイジタル回線速度に
多重化する１法条重化方式に関するものである。
、特に低速データを６４ｋｂ／ｓの速度に多重化する０
次子重化装置の出力をさらに高速ゲイジタル回線速度に
多重化する１法条重化方式に関するものである。
従来から低速のデータ端末装置の出力はベアラ速度に変
換されて０法条重化装置（０次ＴＤＭ）に入力され、そ
こで５ａｋｂ／ｓの速度に多重化された後、さらに次段
の１法条重化装置（１次ＴＤＭ）に入力されて複数のＯ
次長重化装置の出力が高速ディジタル回線の速度にまで
多重化される。
換されて０法条重化装置（０次ＴＤＭ）に入力され、そ
こで５ａｋｂ／ｓの速度に多重化された後、さらに次段
の１法条重化装置（１次ＴＤＭ）に入力されて複数のＯ
次長重化装置の出力が高速ディジタル回線の速度にまで
多重化される。
例えば、高速ディジタル回線速度が１．５Ｍｂ／ｓの場
合には６４ｋｂ／ｓをＩＣＨとした時２４ＣＨに多重化
されている。
合には６４ｋｂ／ｓをＩＣＨとした時２４ＣＨに多重化
されている。
第２図は従来のディジタル時分割多重化装置（ＴＤＭ・
・・以下同じ）の機能構成図であって（１００）は伝送
路インタフェース、 （１０１）は１法条重化回路。
・・以下同じ）の機能構成図であって（１００）は伝送
路インタフェース、 （１０１）は１法条重化回路。
（１０２）は１次長重分離回路、 （１１０−１〜ｎ
）はθ次ＴＤＭの１〜ｎを、 （１２１−１〜ｎ）は
θ次ＴＤＭを構成する０次子重化回路を、 （１２２
−１〜ｎ）は同じくＯ次子重分離回路を、 （１２０−
１〜ｎ）は０次子重化回路（１２１−１−ｎ）と１法条
重化回路（１０１）を接続する接続線を。
）はθ次ＴＤＭの１〜ｎを、 （１２１−１〜ｎ）は
θ次ＴＤＭを構成する０次子重化回路を、 （１２２
−１〜ｎ）は同じくＯ次子重分離回路を、 （１２０−
１〜ｎ）は０次子重化回路（１２１−１−ｎ）と１法条
重化回路（１０１）を接続する接続線を。
（１２８−１〜ｎ）は同じくＯ次長重化回路（１２２−
１〜ｎ） と１次長重分離回路（１０２）を接続する
接続線を示す。
１〜ｎ） と１次長重分離回路（１０２）を接続する
接続線を示す。
従来装置の動作について説明する。
データ端末装置（図示していない）からの低速データは
ベアラ速度に変換されて０次Ｔ Ｄ Ｍ （１１０−１
）に入力される。複数のベアラ速度の入力は、０次子重
化回路（１２１−１）で６４ ｋｂ／ｓの速度の多重化
信号に変換されて、接続線（１２０−１）によって１法
条重化回路（１０１）に接続される。これは通常ＣＨ単
位の専用線でＯ次長重化回路（１０１）の入力端子（特
に図示していない）と固定的に接続されている。１法条
重化回路（１０１）で複数のＯ次Ｔ Ｄ Ｍ （１１０
−１〜ｎ）の出力が高速ディジタル回線速度に多重化さ
れる。
ベアラ速度に変換されて０次Ｔ Ｄ Ｍ （１１０−１
）に入力される。複数のベアラ速度の入力は、０次子重
化回路（１２１−１）で６４ ｋｂ／ｓの速度の多重化
信号に変換されて、接続線（１２０−１）によって１法
条重化回路（１０１）に接続される。これは通常ＣＨ単
位の専用線でＯ次長重化回路（１０１）の入力端子（特
に図示していない）と固定的に接続されている。１法条
重化回路（１０１）で複数のＯ次Ｔ Ｄ Ｍ （１１０
−１〜ｎ）の出力が高速ディジタル回線速度に多重化さ
れる。
１法条重化回路（１０１）の出力は６４ｋｂ／ｓのＣＥ
（構成となって伝送路インタフェース回路（１００）に
入力され、そこでフレーム構成され、ＮＲＺ符号／ＣＭ
Ｉ符号変換などされて高速ディジタル回線に出力され
る。
（構成となって伝送路インタフェース回路（１００）に
入力され、そこでフレーム構成され、ＮＲＺ符号／ＣＭ
Ｉ符号変換などされて高速ディジタル回線に出力され
る。
一方高速ディジタル回線からの受信信号は伝送路インタ
フェース回路（１００）にてＣＭＩ符号／ＮＲＺ符号へ
の変換、フレーム同期信号の分離、同期確立など行なっ
て、１次長重分離回路（１０２）に入力される。そこで
６４ｋｂ／ｓ単位のＣＨに分離されてθ次Ｔ Ｄ Ｍ
（１１０−１〜ｎ）ニ分配される。６４ｋｂ／５（７）
ＣＨ１は、接続線（１２８−１）によってθ次Ｔ Ｄ
Ｍ （１００−１）に、同ＣＨ２は接続線（１２＋−
２）によって０次Ｔ Ｄ Ｍ （１１０−２）に。
フェース回路（１００）にてＣＭＩ符号／ＮＲＺ符号へ
の変換、フレーム同期信号の分離、同期確立など行なっ
て、１次長重分離回路（１０２）に入力される。そこで
６４ｋｂ／ｓ単位のＣＨに分離されてθ次Ｔ Ｄ Ｍ
（１１０−１〜ｎ）ニ分配される。６４ｋｂ／５（７）
ＣＨ１は、接続線（１２８−１）によってθ次Ｔ Ｄ
Ｍ （１００−１）に、同ＣＨ２は接続線（１２＋−
２）によって０次Ｔ Ｄ Ｍ （１１０−２）に。
同ＣＨｎ （通常最大は２４）は接続線（１２８−ｎ）
によって０次Ｔ Ｄ Ｍ （１１ｏ−ｎ）に入力される
。この接続線で０法条重分離回路（１０２）の出力端子
（特に図示していない）とθ次Ｔ Ｄ Ｍ （１１０−
１−ｎ）（７） ０法条重分離回路と固定的に接続され
ている。６４ｋｂ／ｓ ＣＭ単位の信号はθ次子重分離
回路（１２２−１）にて低速データのチャネル（ｃｈ
）に分離されてデータ端末装置に送出される。
によって０次Ｔ Ｄ Ｍ （１１ｏ−ｎ）に入力される
。この接続線で０法条重分離回路（１０２）の出力端子
（特に図示していない）とθ次Ｔ Ｄ Ｍ （１１０−
１−ｎ）（７） ０法条重分離回路と固定的に接続され
ている。６４ｋｂ／ｓ ＣＭ単位の信号はθ次子重分離
回路（１２２−１）にて低速データのチャネル（ｃｈ
）に分離されてデータ端末装置に送出される。
従来のＴ Ｄ Ｍは以上の様に構成されているのでＯ次
Ｔ Ｄ Ｍ （ｌｌｏ−１−ｎ）の出力は１法条重化回
路Ｑｏｔ）のタイムスロット入力端子に固定して接続さ
れているので、フレームにおけるＣＨ割当は固定してお
り、容易に割当ＣＨを変更することができないので例え
ば分岐接続装置を経由して伝送する場合容易に方路変更
することが出来ないという問題点があった。
Ｔ Ｄ Ｍ （ｌｌｏ−１−ｎ）の出力は１法条重化回
路Ｑｏｔ）のタイムスロット入力端子に固定して接続さ
れているので、フレームにおけるＣＨ割当は固定してお
り、容易に割当ＣＨを変更することができないので例え
ば分岐接続装置を経由して伝送する場合容易に方路変更
することが出来ないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、配線変更することなく、容易にＣＨ割当の変
更を可能とし、方略の変更を容易に行なうことのできる
ＴＤＭを得ることを目的とする。
たもので、配線変更することなく、容易にＣＨ割当の変
更を可能とし、方略の変更を容易に行なうことのできる
ＴＤＭを得ることを目的とする。
この発明に係るＴＤＭはベアラレートの低速データ等を
５４ｋｂ／ｓ速度の多重化信号に変換する多重化回路と
、該５４ｋｂ／ｓ速度の多重化信号を高速ディジタル回
線速度に速度変換する送信速度変換回路と、アドレスバ
スからの信号を受信して自アドレスと一致した時出力す
るアドレスデコーダと、その出力によって制御される送
信ゲート及び受信ゲートと、受信バッファメモリと、多
重分離回路とからなるＯ次ＴＤＭと、複数の０次ＴＤＭ
に対してこれらを制御するために共通に設けられる多重
化制御回路と、０次ＴＤＭからの出力をタイムスロフト
に割りあてるアドレスコントロールメモリ（ＡＣＭ）と
、その出力をのせるアドレス・バスと、送信データバス
と、受信データバスと、高速ディジタル回線へ多重化信
号を授受する伝送路インタフェース回路を設け、すべて
のθ次ＴＤＭのアドレス・デコーダはアドレスバスに、
送信ゲートは送信データバスに、受信ゲートは受信バス
にそれぞれ接続され、各０次ＴＤＭへのアドレス信号は
アドレスバスを経由してアドレス・コントロール・メモ
リ（ＡＣＭ）から供給され、各０次ＴＤＭからの送信デ
ータは送信バスを経由して伝送路インタフェース回路に
供給され、伝送路インタフェース回路からの多重化受信
データは受信バスを経由して各０次ＴＤＭに供給される
ように構成し、アドレス・コントロール・メモリ（ＡＣ
Ｍ）を多重化制御回路により制御することによって０次
ＴＤＭｉこ割りあてられるタイムスロットの変更を行え
る様にしたものである。
５４ｋｂ／ｓ速度の多重化信号に変換する多重化回路と
、該５４ｋｂ／ｓ速度の多重化信号を高速ディジタル回
線速度に速度変換する送信速度変換回路と、アドレスバ
スからの信号を受信して自アドレスと一致した時出力す
るアドレスデコーダと、その出力によって制御される送
信ゲート及び受信ゲートと、受信バッファメモリと、多
重分離回路とからなるＯ次ＴＤＭと、複数の０次ＴＤＭ
に対してこれらを制御するために共通に設けられる多重
化制御回路と、０次ＴＤＭからの出力をタイムスロフト
に割りあてるアドレスコントロールメモリ（ＡＣＭ）と
、その出力をのせるアドレス・バスと、送信データバス
と、受信データバスと、高速ディジタル回線へ多重化信
号を授受する伝送路インタフェース回路を設け、すべて
のθ次ＴＤＭのアドレス・デコーダはアドレスバスに、
送信ゲートは送信データバスに、受信ゲートは受信バス
にそれぞれ接続され、各０次ＴＤＭへのアドレス信号は
アドレスバスを経由してアドレス・コントロール・メモ
リ（ＡＣＭ）から供給され、各０次ＴＤＭからの送信デ
ータは送信バスを経由して伝送路インタフェース回路に
供給され、伝送路インタフェース回路からの多重化受信
データは受信バスを経由して各０次ＴＤＭに供給される
ように構成し、アドレス・コントロール・メモリ（ＡＣ
Ｍ）を多重化制御回路により制御することによって０次
ＴＤＭｉこ割りあてられるタイムスロットの変更を行え
る様にしたものである。
この発明におけるＴＤＭはｏ？：ＩＣＴＤＭ内の送信速
度変換回路により Ｏ次ＴＤＭ内で６４ｋｂ／ｓ速度と高速ディジタル回線
速度との多重化速度変換を行ない、伝送路インタフェー
ス回路とθ次Ｔ Ｄ ｆｖｌの接続は送信バス、受信バ
スによるバス接続方法とし、各０次ＴＤＭとアドレス・
コントロール・メモリ（ＡＣＭ）との接続をアドレス・
バスによるバス接続方法とし、各０次ＴＤＭのタイムス
ロット割当はＡＣＭ内の設定アドレスによって決めるよ
うにしたので、θ次ＴＤＭのタイムスロット変更、すな
わちＣＨＩ更を容易に行うことができる。
度変換回路により Ｏ次ＴＤＭ内で６４ｋｂ／ｓ速度と高速ディジタル回線
速度との多重化速度変換を行ない、伝送路インタフェー
ス回路とθ次Ｔ Ｄ ｆｖｌの接続は送信バス、受信バ
スによるバス接続方法とし、各０次ＴＤＭとアドレス・
コントロール・メモリ（ＡＣＭ）との接続をアドレス・
バスによるバス接続方法とし、各０次ＴＤＭのタイムス
ロット割当はＡＣＭ内の設定アドレスによって決めるよ
うにしたので、θ次ＴＤＭのタイムスロット変更、すな
わちＣＨＩ更を容易に行うことができる。
以下この発明の一実施例を図ζごつぃて説明する。
第１図において（１０８）は多重化制御回路、 （１
０４）はアドレス・コントロール・メモリ（ＡＣＭ・・
・以下同じ）、（１０５）は伝送路インタフェース回路
、 （１０６）はアドレス・バス、 （１０７）は送
信バス、 （１０８）は受信ハス、 （１１１−１
〜ｎ）はＯ次Ｔ Ｄ Ｍ 、 （１１２−１〜ｎ）はア
ドレス・デコーダ、 （１１８−１−ｎ）は送信ゲート
、 （１１４−１＝ｎ）は受信ゲート、 （１１５−）
”ｎ）は送信速度・変換回路。
０４）はアドレス・コントロール・メモリ（ＡＣＭ・・
・以下同じ）、（１０５）は伝送路インタフェース回路
、 （１０６）はアドレス・バス、 （１０７）は送
信バス、 （１０８）は受信ハス、 （１１１−１
〜ｎ）はＯ次Ｔ Ｄ Ｍ 、 （１１２−１〜ｎ）はア
ドレス・デコーダ、 （１１８−１−ｎ）は送信ゲート
、 （１１４−１＝ｎ）は受信ゲート、 （１１５−）
”ｎ）は送信速度・変換回路。
（１１６−１−ｎ）は受信バッファメモリ、 （１２１
−１〜ｎ）はθ次長重化回路、 （１２２−トｎ）は
０法条重分離回路で、第２図と同一番号は同一内容を示
す。
−１〜ｎ）はθ次長重化回路、 （１２２−トｎ）は
０法条重分離回路で、第２図と同一番号は同一内容を示
す。
第１図にて０次Ｔ Ｄ Ｍ Ｑｕ−ｔ）から高速ディジ
タル回線に多重化信号が送出される過程を説明する。
タル回線に多重化信号が送出される過程を説明する。
データ端末装＠（図示していない）からの低速データは
ベアラレートでθ次長重化回路（１２１−１）に入力さ
れ、そこで６４ｋｂ／ｓの速度の多重化信号に多重化さ
れて送信速度・変換回路（１１５−１）に入力される。
ベアラレートでθ次長重化回路（１２１−１）に入力さ
れ、そこで６４ｋｂ／ｓの速度の多重化信号に多重化さ
れて送信速度・変換回路（１１５−１）に入力される。
そこで高速ディジタル回線速度に変換される。
一方Ａ ＣＭ （ＩＯ２）からの出力アドレス信号はア
トＬ／ ス−ハス（１０６） Ｉｃ供給され、各０次Ｔ
Ｄ Ｍ （１１１−１〜ｎ）はそれを受信するが、ア
ドレス・デコーダ（１１２−１）が自装置のアドレスと
一致を判断すると送信ゲート（１１８−１）及び受信ゲ
ート（１１４−１）を開く。その時点で送信ゲート（１
１８−１）を経由して送信速度・変換回路（１１５−１
）の出力送信データが送信バス（１０７）に供給される
。
トＬ／ ス−ハス（１０６） Ｉｃ供給され、各０次Ｔ
Ｄ Ｍ （１１１−１〜ｎ）はそれを受信するが、ア
ドレス・デコーダ（１１２−１）が自装置のアドレスと
一致を判断すると送信ゲート（１１８−１）及び受信ゲ
ート（１１４−１）を開く。その時点で送信ゲート（１
１８−１）を経由して送信速度・変換回路（１１５−１
）の出力送信データが送信バス（１０７）に供給される
。
送信バス（１０７）上の送信データは伝送路インタフェ
ース回路（１０５）に入力され、高速ディジタル回線上
の伝送信号のフレームにおいて所定タイムスロット、例
えばＣＨＩに割りあてられてＮＲＺ／ＣＭＩ符号変換さ
れて回線に送出される。
ース回路（１０５）に入力され、高速ディジタル回線上
の伝送信号のフレームにおいて所定タイムスロット、例
えばＣＨＩに割りあてられてＮＲＺ／ＣＭＩ符号変換さ
れて回線に送出される。
一方受信については次のごとくである。
高速ディジタル回線からの信号は伝送路インタフェース
回路（１０５）でＣＭＩ／ＮＲＺ符号変換され、フレー
ム同期が分離、同期が確立して受信データが高速ディジ
タル回線の速度で受信バス（１０８）に供給される。受
信データのタイムスロットとＡＣＭ（１０４）の出力は
同期しているのでアドレス・デコーダＱｕ−ｔ）が自装
置と判定した時点で受信ゲート（１１４−１）が開き、
そのタイムスロットにあえル受信データを受信バス（１
０８）から読み込み受信バッファメモリ（１１６−１）
に記憶する。その出力はＯ次子重分離回路（１２２−１
）に入力されて低速データに多重分離され、データ端末
装置に出力される。
回路（１０５）でＣＭＩ／ＮＲＺ符号変換され、フレー
ム同期が分離、同期が確立して受信データが高速ディジ
タル回線の速度で受信バス（１０８）に供給される。受
信データのタイムスロットとＡＣＭ（１０４）の出力は
同期しているのでアドレス・デコーダＱｕ−ｔ）が自装
置と判定した時点で受信ゲート（１１４−１）が開き、
そのタイムスロットにあえル受信データを受信バス（１
０８）から読み込み受信バッファメモリ（１１６−１）
に記憶する。その出力はＯ次子重分離回路（１２２−１
）に入力されて低速データに多重分離され、データ端末
装置に出力される。
以上は動作の説明であるが、本装置は機能上、多重化制
御回路（１０８） 、 Ａ ＣＭ （１０４） 、伝送
路インタフェース回路（１０５）等の共通回路部分と０
次ＴＤＭ（１１１−１〜ｎ）のような個別回路部分をバ
ス接続にて接続するようにし、かつＡ ＣＭ （１０４
）によってアドレスデータを発生させ、それを多重化制
御回路によって制御できるようにしたので、例えば０次
ＴＤＭ （１１１−１〜ｎ）を各１枚のプリント基板上
に実装し、また、アドレスバス（１０６） 、送信バス
（１０７） 、受信バス（１０８）を１枚のプリント基
板に印刷し、１カードフレームの裏面配線とすると、θ
次ＴＤＭは１カードフレーム内の物理的スロットに任意
に装着できることになる。
御回路（１０８） 、 Ａ ＣＭ （１０４） 、伝送
路インタフェース回路（１０５）等の共通回路部分と０
次ＴＤＭ（１１１−１〜ｎ）のような個別回路部分をバ
ス接続にて接続するようにし、かつＡ ＣＭ （１０４
）によってアドレスデータを発生させ、それを多重化制
御回路によって制御できるようにしたので、例えば０次
ＴＤＭ （１１１−１〜ｎ）を各１枚のプリント基板上
に実装し、また、アドレスバス（１０６） 、送信バス
（１０７） 、受信バス（１０８）を１枚のプリント基
板に印刷し、１カードフレームの裏面配線とすると、θ
次ＴＤＭは１カードフレーム内の物理的スロットに任意
に装着できることになる。
以上のようにこの発明によれば、ＴＤＭを共通回路部分
と個別回路部分の信号伝送をバス接続にて接続するよう
にし、かつＡＣＭによってアドレス信号を発生させるよ
うにし、アドレス信号によって個別回路部分を順次共通
回路部分に選択的に接続するようにしたので、個別回路
部分の増減、タイムスロット入替変更等に極めて容易か
つ短時間に対応することができ装置を標準化でき安価に
することができる。
と個別回路部分の信号伝送をバス接続にて接続するよう
にし、かつＡＣＭによってアドレス信号を発生させるよ
うにし、アドレス信号によって個別回路部分を順次共通
回路部分に選択的に接続するようにしたので、個別回路
部分の増減、タイムスロット入替変更等に極めて容易か
つ短時間に対応することができ装置を標準化でき安価に
することができる。
第１図はこの発明の一実施例によるＴＤＭ装置のブロッ
ク構成図、第２図は従来のＴＤＭ装置のブロック構成図
である。 図中、Ｑｏａ）は多重化制御回路、 （１０４）はア
ドレス・コントロール・メモリ（Ａ ＣＭ ） 、 Ｑ
ｏｓ）ハ伝送路インタフェース回路、（１０６）はアド
レスバス。 （１０７）は送信バス、 （１０８）は受信バス、
（１１１−１〜ｎ）は０次ＴＤＭである。 なお、図中、同一符号は同一、又は相当部分を示す。
ク構成図、第２図は従来のＴＤＭ装置のブロック構成図
である。 図中、Ｑｏａ）は多重化制御回路、 （１０４）はア
ドレス・コントロール・メモリ（Ａ ＣＭ ） 、 Ｑ
ｏｓ）ハ伝送路インタフェース回路、（１０６）はアド
レスバス。 （１０７）は送信バス、 （１０８）は受信バス、
（１１１−１〜ｎ）は０次ＴＤＭである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ベアラレートの低速データ等を６４ｋｂ／ｓ速度に多重
化する多重化回路と、６４ｋｂ／ｓ速度の多重化信号を
高速ディジタル回線速度に速度変換する送信速度変換回
路と、アドレスバスからの信号を受信して自アドレスと
一致した時出力するアドレスデコーダと、その出力によ
って制御される送信ゲート及び受信ゲートと、受信バッ
ファメモリと、多重分離回路とからなる０次ＴＤＭと、
この複数の０次ＴＤＭに対してこれらを制御するために
共通に設けられる多重化制御回路と、前記各０次ＴＤＭ
からの出力を所定タイムスロットに割りあてるアドレス
コントロールメモリ（ＡＣＭ）と、その出力をのせるア
ドレス・バスと、送信データバスと受信データバスと高
速ディジタル回線へ多重化信号を授受する伝送路インタ
フェース回路を設け、前記各０次ＴＤＭのアドレス・デ
コーダは前記アドレスバスに、送信ゲートは前記送信デ
ータバスに、受信ゲートは前記受信データバスにそれぞ
れ接続され、前記各０次ＴＤＭへのアドレス信号は前記
アドレスバスを経由して前記アドレス・コントロール・
メモリから供給され、前記各０次ＴＤＭからの送信デー
タは前記送信データバスを経由して前記伝送路インタフ
ェース回路に供給され、この伝送路インタフェース回路
からの多重化受信データは前記受信データバスを経由し
て上記各０次ＴＤＭに供給される様に構成し、前記アド
レス・コントロール・メモリ（ＡＣＭ）を前記多重化制
御回路により制御することによって前記各０次ＴＤＭに
割りあてられるタイムスロットを任意に設定変更するこ
とが出来ることを特徴とするディジタル時分割多重化装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11923887A JPS63283326A (ja) | 1987-05-15 | 1987-05-15 | デイジタル時分割多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11923887A JPS63283326A (ja) | 1987-05-15 | 1987-05-15 | デイジタル時分割多重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63283326A true JPS63283326A (ja) | 1988-11-21 |
Family
ID=14756381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11923887A Pending JPS63283326A (ja) | 1987-05-15 | 1987-05-15 | デイジタル時分割多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63283326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111492A (ja) * | 1993-10-14 | 1995-04-25 | Nec Corp | 同期多重化装置 |
-
1987
- 1987-05-15 JP JP11923887A patent/JPS63283326A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111492A (ja) * | 1993-10-14 | 1995-04-25 | Nec Corp | 同期多重化装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2604385B2 (ja) | ディジタル信号の多重化方法及び装置 | |
| US4916693A (en) | Digital time division multiplex system and method of controlling same | |
| JPS63283326A (ja) | デイジタル時分割多重化装置 | |
| KR950006602B1 (ko) | 동기식 에드-드롭 전송장치 | |
| JP3009901B2 (ja) | Ｉｓｄｎインターフェース方式 | |
| JP2669844B2 (ja) | 多重アクセス制御方式 | |
| JP2679184B2 (ja) | ループ形多重化装置 | |
| JP2800267B2 (ja) | 時分割多重化方式 | |
| JPH0211030A (ja) | 多重化装置 | |
| JP2668910B2 (ja) | 二段階タイムスロット割付方法 | |
| JPH0736544B2 (ja) | データ多重・分離方式 | |
| JP3115067B2 (ja) | シグナリングデータ伝送方式 | |
| JP2000022723A (ja) | 伝送装置、デ−タ多重分離装置及びクロスコネクト装置 | |
| JPH0693691B2 (ja) | マルチドロップ通信装置 | |
| JPS63227229A (ja) | 多重化伝送方法および多重化伝送装置 | |
| JPH0243835A (ja) | シリアル通信制御装置 | |
| JPS63283325A (ja) | デイジタル時分割多重化装置 | |
| JPH0683513B2 (ja) | 時分割交換機 | |
| JPS63109621A (ja) | マルチプレクサ回路 | |
| JPH03248640A (ja) | 多重通信方式 | |
| JPH0194731A (ja) | 時分割多重化装置 | |
| JPH057188A (ja) | デイジタル伝送システムの多重化装置 | |
| JPH0583013B2 (ja) | ||
| JPS58184845A (ja) | ル−プ伝送システムのノ−ド | |
| JPH012446A (ja) | 多重化信号の分岐伝送方式 |