JPS63283325A

JPS63283325A - デイジタル時分割多重化装置

Info

Publication number: JPS63283325A
Application number: JP11923787A
Authority: JP
Inventors: Masayoshi Shimada; 嶋田　政代士
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-05-15
Filing date: 1987-05-15
Publication date: 1988-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕この発明はディジタル時分割多重化装置（ＴＤＭ・・・
以下同じ）に関するもので、特に低速データを６４Ｋｂ
／３に、さらに高い速度に階層的に多重化する方式のも
のにおいて、高速ディジタル回線途中に設置された分岐
接続装置を経由してデータを伝送するのに適した多重化
装置に関するものである。

〔従来の技術〕

従来から低速のデータ端末装置の出力はベアラ速度に変
換されてＯ次多重化装置（Ｏ次ＴＤＭ・・・以下同じ）
に入力され、そこで６４　ｘ′”　（７）　速度ニ多重
化されてさらに次段の１次子重化装置（１次ＴＤＭ・・
・以下同じ）に入力されて、複数のＯ次ＴＤＭの出力が
高速ディジタル回線の速度にまで多重化される。

例えば、高速ディジタル回線速度が１．５Ｍｋ／３の場
合には６４Ｋｂ／３を１チヤネル（ＣＨ・・・以下同じ
）とする２４ＣＨに多重化される。

第２図は従来の　ＴＤＭ　の機能構成図であり、（１０
０）　は６４＊ｂ１５の複数のＣＨ倍信号多重化を制御
する多重化制御回路、（１０４）　は６４Ｋｂ／３のＣ
Ｈ倍信号アドレスを制御するアドレス・コントロール・
メモリ　（ＡＣＭ・・・以下同じ）　、（１０５）はフ
レーム構成、フレーム同期信号分離、同期確立ＮＲＺ符
号／ＣＭ　Ｉ符号変換など高速ディジタル回線とのイン
タフェースをとる伝送路インタフェース回路、（１０６
）はＡ　ＣＭ　（１０４）の出力アドレス信号を供給す
るアドレス・バス、（１０７）　は送信データをのせる
送信バス、（１０８）は受信データを供給する受信バス
、（１１１１〜ｎ）は０次ＴＤＭ、以下は各０次ＴＤＭ
を構成するもので、（１１２１”ｎ）はアドレス・バス
（１０６）からアドレス信号を受信して自装置のアドレ
スと一致を判断すると出力するアドレス・デコーダ、（
１１３−１〜ｎ）はアドレス・デコーダ（１１２−１〜
ｎ）の出力があると開く送信ゲート、（１１４−１〜口
）は同じくアドレス・デコーダ（１１２−１〜ｎ）の出
力があると開く受信ゲート、（１１５−１〜ｎ）は６４
ｘｂ／３のデータを高速ディジタル回線速度に変換する
送信速度変換回路、（１２０−１〜ｎ）は受信バス（１
０８）からの受信ゲート中の該当ＣＨを、受信ゲート（
１１４−１〜ｎ）が開いた時に受信し、メモリする受信
バッファメモリ、（１２１−１〜ｎ）はデータ端末装置
（図示していない）からのベアラレートの低速データが
入力されるとそれを６４Ｋｂ／Ｓの多重化信号に変換す
る多重化装置、（１２２−１〜ｎ）は受信バッファメモ
リ（１２０−１〜ｎ）の出力を低速データに多重分離す
る多重分離回路である。

次に従来装置の動作について説明する。

今、１つのＯ次Ｔ　Ｄ　Ｍ（１１１−１）を例にとって
説明する。データ端末装置（図示しない）からの低速デ
ータはベアラレートで０次ＴＤＭ（１１１−１）に入力
され多重化回路（１２１−１）で６４Ｋｂ／３の多重化
信号に変換され、送信速度・変換回路（１１５−１）に
入力されて、そこで高速ディジタル回線速度に変換され
る。

一方ＡＣＭ（１０４）からのアドレス信号はアドレス・
バス（１０６）に供給され、各０次ＴＤＭ（１１１−１
〜ｎ）はそれを受信するが、アドレス・デコーダ（１１
２−１）が自装置のアドレスと一致を判断すると、送信
ゲート（１１３−１）及び受信ゲート（１１４−１）を
開く、その時点で送信ゲー）　（１１３−１）を経由し
て送信速度変換回路（１１５−１）の出力送信データが
送信バス（１０７）に供給される。送信バス（１０７）
上の送信データは伝送路インタフェース回路（１０５）
に入力され、高速ディジタル回線上の伝送信号のフレー
ムにおいて所定タイムスロット例えばＣＨＩに割りあて
られてＮＲＺ／ＣＭ　Ｉ符号変換されて高速ディジタル
回線に送出される。

Ａ　ＣＭ　（１０４）に書き込まれるアドレス内容は多
重化制御回路（１００）によって制御されているので、
各０次Ｔ　Ｄ　Ｍ（１１１−１〜ｎ）の割りあてられる
タイムスロットは任意に設定できる。

一方高速ディジタル回線からの信号は伝送路インタフェ
ース回路（１０５）でＣＭＩ／ＮＲＺ符号変換され、フ
レーム同期が分離、同期が確立して受信データが高速デ
ィジタル回線の速度で受信バス（１０８）に供給される
。

受信データのタイムスロットとＡＣＭ（１０４）の出力
は同期しているので、アドレス・デコーダ（１１２−１
）が自装置と判定した時点で受信ゲート（１１４−１）
が開き、そのタイムスロットにあたる受信データを受信
バス　（１０８）から読み込み受信バッファメモリ（１
２０−１）に記憶する。

その出力は多重分離回路（１２２−１）に入力されて低
速データに多重分離され、データ端末装置に出力される
。

従来装置の構成および動作は以上の如くであるが、従来
装置では最近サービスの開始さ−れた分岐サービスに対
応できない。

高速ディジタル回線の途中に設置される分岐接続装置の
うち、両方向分岐接続装置は第３図に示すようにＡＮＤ
ゲートから構成されている。

第３図は両方向分岐接続装置の機能ブロックダイヤグラ
ムである。図中（５）は両方向分岐接続装置（以下ＢＵ
という）　、（５１）、（５２）はＡ方路の、（５３）
　、　（５４）はＢ方路の、（５５）　、　（５６）は
Ｃ方路の、それぞれ入力端子（ＩＮ−Ａ−Ｃ）と、出力
端子（ＯＵＴ−Ａ−Ｃ）を示す。

（５７）〜（５９）はＡＮＤゲートである。

ＢＵ（５）はこのように構成されているので、ＩＮ　　
Ａ（５１）の入力データはＩＮ−Ｃ（５５）が“１゛の
時にはＯＵ　Ｔ　−Ｂ　（５４）に出力されるが、ＩＮ
Ｃ（５５）が“０１の時には“０″となる。今ＩＮ−Ｃ
（５５）から当該ＣＨについてａｌｌ“１”が入力され
るとＩ　Ｎ　−Ａ（５１）からの入力データはそのまま
ＯＵ　Ｔ　−Ｂ　（５４）に出力される。

同時にＩ　Ｎ　−Ａ（５１）の入力データはＩ　Ｎ　−
Ｂ　（５３）が“１′の時にはｏ　Ｕ　Ｔ　−Ｃ（５６
）に出力されるが、′０”の時には“Ｏ”となる、今Ｉ
　Ｎ　−Ｂ　（５３）から当１亥ＣＨについてａｌｌ“
１”が入力されるとＩ　Ｎ　−Ａ　（５１）からの入力
データはそのままＯＵ　Ｔ　−Ｃ（５６）に出力される
。

第４図は４局（Ｍｌ〜Ｍ４）にそれぞれ設けられたＴ　
Ｄ　Ｍ　（１）〜（４）が高速ディジタル回線で接続さ
れ、その途中にＢＵ（５）〜（６）が設置されている場
合の伝送信号の１例で、Ｍ１〜Ｍ４相互間の信号授受の
ため６ＣＨ（ｉｃｚ＝６＞を設け、それぞれのＣＨにデ
ータ（Ａ〜Ｌ）あるいはａｌｌ“ドが割りあてられてい
ることを示している。Ｍ１局ＴＤＭ（１）の送信ＣＨＩ
ではデータ八が割りあてられ、Ｍ２局ＴＤＭ（２）にて
受信され、同しく送信ＣＨ２ではデータＢが割りあてら
れ、Ｍ３局ＴＤＭ（３）にて受信され、同じ（送信ＣＨ
３ではデータＣが割りあたられ、Ｍ４局ＴＤＭ（４）に
て受信されることを示している。

ＣＨ２−ＣＨ２にはそのＣＨを構成するビットすべてを
“１″に設定したａｌｌ“１”が割りあてられ送信され
ることを示している。

Ｔ　Ｄ　Ｍ　（１）からの送信信号は、ＢＵ（５）のＩ
Ｎ−Ａ　（５１）に入力され、ＡＮＤゲート（５７）を
経て０ＵＴ−Ｂ（５４）、ＡＮＤゲート（５９）を経て
０ＵＴ−Ｃ（５６）にそれぞれ出力される。すなわちＢ
Ｕ（５）のをする機能によってＯＵ　Ｔ　−Ｂ　（５４
）にはＣＨＩはＡ　ＡＮＤ　Ｇ、ＣＨ２はＢ、ＣＨ３は
Ｃ，ＣＨ４はり。

ＣＨ５はＥ、ＣＨ６はａｌｌ＠ｌ″が出力され、一方Ｏ
Ｕ　Ｔ　−Ｃ（５６）には、ＣＨＩはＡ、ＣＨ２はＢ　
ＡＮＤ　Ｈ，ＣＨ３はＣＡＮＤ　Ｉ、　ＣＨ４はＪ、、
−ＣＨ３はに、ＣＨ６はＦＡＮＤＬの各データが出力さ
れる。

Ｍ２局Ｔ　Ｄ　Ｍ　（２）で受信する信号中ＣＨＩ、４
゜５は単独データであるから正しいが、ＣＨ２，３゜６
は正しいデータではないので受信時これを無視する。

こうすることによって、各局相互間の通信が行われる。

そのためにＴ　Ｄ　Ｍ　（１）〜（４）においては送信
、受信時データの外、予め定められたＣＨについてはａ
ｌｌ“１”を送信する機能、あるいは受信を無視する機
能が必要である。

〔発明が解決しようとする問題点〕

従来のＴＤＭは以上のように構成されているので、予め
定められたＣＨについてデータ外のａｌｌ“１″の信号
を送信する機能、あるいは受信信号を無視する機能は有
せず、従って分岐サービスに対応できないという問題点
があった。

この発明は上記のような問題点を解消するためになされ
たもので、分岐サービスに対応できる装置を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明にかかるＴＤＭは０次ＴＤＭ内にａｌｌ“１”
符号発生回路と、このａｌｌ“１”符号発生回路の出力
と多重化回路の出力のいずれか一方を切替出力する送信
信号切替回路と、受信ゲートの出力を制御する受信制御
ゲートを設け、多重化制御回路から送信信号切換回路と
受信制御ケートをチャネル単位で制御する送信制御信号
と受信制御信号を予め定められたチャネル単位の情報に
よって順次０次ＴＤＭに送出するようにしたものである
。

〔作　用〕

この発明におけるＴＤＭは多重化制御１回路からＯ次Ｔ
ＤＭの送信信号切替回路と、受信制御ゲートをそれぞれ
チャネル単位で制御する送信制御信号と受信側ｊ！ｌ信
号を予め定められたチャネル単位の情報によって順次送
出することにより、各局ＴＤＭの送信信号を予め定めら
れたチャネル割当に従ってデータまたはａｌｌ“１”と
し、同時に各局ＴＤＭでは予め定められたチャネル割当
に従って受信信号を受信するかまたは無視することがで
き、高速ディジタル回線における分岐サービスに対応す
ることができる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において（１０１）は６４（ｋ／３の複数のＣＨ倍信
号多重化を制御すると共に送信信号切替回路を制御する
送信制御信号（１０９）と、受信制御ゲートを制御する
受信制御信号（１１０）とを、予め定められたチャネル
単位の情報によって順次０次ＴＤＭに送出する多重化制
御回路、（１０４）はＡＣＭ。

（１０５）　　は伝送路インタフェース回路、　（１０
６）はアドレス・バス、　（１０７）は送信バス、　（
１０８）は受信バス。

（１１１１〜ｎ）はＯ次ＴＤＭ、以下は各０次ＴＤＭを
構成するもので、（１１２−１〜ｎ）はアドレス・デコ
ーダ、　（１１３−１〜ｎ）は送信ゲート、　（１１４
−１〜ｎ）は受信ゲート、　（１１５−１〜ｎ）は送信
速度・変換回路、　（１１６−１〜ｎ）は受信制御ゲー
トを形成するＮＡＮＤ　　ゲ　−　ト　、　　　（１１
７−１〜　ｎ）、　　　（１１８１〜　ｎ）、　　　（
１１９−１〜ｎ）は送信信号切替回路を形成するＯＲ，
ＡＮＤ及びＮＡＮＤゲートである。これらは送信信号切
替回路の機能説明を分り易くするために記載するもので
ある。

（１２０−１〜ｎ）は受信バッファメモリ、　（１２１
−１〜ｎ）は多重化回路、　（１２２１＝ｎ）は多重分
離回路。

（１２３−１〜ｎ）はａｌｌ“１”符号発生回路であっ
って、第２図と同一番号は同一内容を示す。

次にこの第１図の動作について説明する。

第１図において、多重化制御回路（１０１）から送信信
号あるいは受信信号の各ＣＨ毎に予め定められたＣＨ単
位の情報に従って送信制御信号（１０９）と受信制御信
号（１１０）を順次送出する。

送信制御信号（１０９）は当該ＣＨでデータを送信する
場合は、“０゛を、ａｌｌ”ｌ”を送信する場合は“１
”を、受信制御信号（１１０）は同じく当該ＣＨで受信
信号を受信バッファメモリに入力する場合は“０”を、
入力禁止する場合は“ｌ”であるように設定しておく、
その送信制御信号（１０９）と受信制御信号（１１０）
は各０次Ｔ　Ｄ　Ｍ　（１１１−１〜ｎ）に供給されて
いる。

各０次Ｔ　Ｄ　Ｍ　（１１１１〜ｎ）ではデータ端末装
置からの低速データはベアラレート化されて多重化回路
（１２１−１〜ｎ）に入力され６４Ｋｂ／３の多重化信
号に変換され、その出力はＮＡＮＤゲー１−（１１９−
１〜ｎ）に入力される。

一４アドレス・デコーダ（１１２−１）がアドレス・バ
ス（１０６）からのアドレス信号を受信して自装置と判
断すると、その出力によって、送信ゲート（１１３−１
）、受信ゲート（１１４−１）が出力した時点で送信制
御信号（１０９）が“０”であればＮＡＮＤゲート（１
１９−１）は開き多重化回路（１２１−１）からのデー
タをＯＲゲー）　（１１７−１）経由送信速度変換回路
（１１５〜１）に入力する。以降の動作は従来装置と同
一であるので説明は省略する。

送信制御信号（１０９）が“１”の場合にはＡＮＤゲー
ト（１１８−１）が開き、ＣＨを構成するビットを全て
“１”にするａｌｌ“１”符号発生回路（１２３−１）
の出力を送信速度・変換回路（１１５−１）に入力する
。

受信バス　（１０８）からの受信信号は受信ゲート（１
１４−１）を通ってＮＡＮＤゲート（１１６−１）に入
力されるが、その際、受信制御信号（１１０）が“０”
であればＮＡＮＤゲート（１１６−１）は開き受信信号
は受信バッファメモリ（１２０−１）に入力されるが、
“１゛の場合にはＮＡＮＤゲート（１１６−１）は開か
ず、従って受信されない。

なお、上記実施例では、送信制御信号（１０９）、受信
制御信号（１１０）をデータ送信／受信の場合には“Ｏ
ｏに、ａｌｌ“１”送信と受信無視の場合には“１″に
設定し、従って（１１６−１〜ｎ）および（１１９−１
〜ｎ）−をＮＡＮＤゲートに、（１１Ｂ−１〜ｎ）をＡ
ＮＤゲートにて構成したが、送信制御信号（１０９）　
、受信制御信号（１１０）の設定値を“０゛と“１”を
逆にするならば、ＮＡＮＤゲートはＡＮＤゲートに、Ａ
ＮＤゲートはＮＡＮＤゲートになることは当然である。

〔発明の効果〕

以上のようにこの発明によればＯ次Ｔ　Ｄ　Ｍ内にａｌ
ｌ“１”符号発生回路と、該ａｌｌ“１”符号発生回路
の出力と多重化回路の出力のいずれか一方を切替出力す
る送信信号切替回路と受信ゲートの出力を制御する受信
側ｉＢゲートを設け、多重化制御回路から送信信号切換
回路と受信制御ゲートをチャネル単位で制御する送信制
御信号と受信制御信号を予め定められたチャネル単位の
情報によって順次０次ＴＤＭに送出するようにしたので
各局ＴＤＭの送信信号を予め定められたＣ８割当に従っ
てデータまたはａｌｌ“１“とし、同時に各局ＴＤＭで
は予め定められたＣ８割当に従って受信信号を受信する
かまたは無視することができ、高速ディジタル回線にお
ける分岐サービスに対応することができる装置を提供で
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例にょるＴＤＭ装置のブロッ
ク構成図、第２図は従来のＴＤＭ装置のブロンク構成図
、第３圀は両方向分岐接続装置のブロック構成図、第４
図は第３図の分岐伝送動作を説明するための動作説明図
である。図において、（１００）、　（１０１）・・・多重化制
御回路。（１０４）・・・Ａ　ＣＭ　、　（１０５）・・・伝送
路インタフェース回！　、　（１０６）・・・アドレス
・バス、　（１０７）・・・送信バス。（１０８）・・・受信バス、　（１０９）・・・送信制
御信号、（１１０）・・・受信制御信号、　（１１１−
１〜ｎ）　−０次ＴＤＭ、　（１１２−１〜ｎ）・・・
アドレス・デコーダ、　　（１１３−１〜ｎ）・・・送
信ゲート、　（１１４−１〜ｎ）・・・受信ゲート、　
（１１５−１〜ｎ）・・・送信速度・変換回路、　（１
１６−１〜ｎ）・・・受信制御ゲートを構成するＮＡＮ
Ｄゲート、　（１１７−１〜ｎ）、　（１１８１〜ｎ）
、（１１９１−ｎ）は送信信号切換回路を形成するＯＲ
，ＡＮＤ及びＮＡＮＤゲート。（１２０−１〜ｎ）・・・受信バッファメモリ、　（１
２１−１〜ｎ）・・・多重化回路、　（１２２−１〜ｉ
）は多重分離回路。（１２３−１〜ｎ）・・・ａｌｌ″１”符号発生回路。なお、図中、同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

ベアラレートの低速データ等を６４＾Ｋ＾ｂ＾／＾３速
度に多重化する多重化回路と、６４＾Ｋ＾ｂ＾／＾５速
度の多重化信号を高速ディジタル回線速度に速度変換す
る送信速度変換回路と、アドレスバスからの信号を受信
して自アドレスと一致した時出力するアドレスデコーダ
と、その出力によって制御される送信ゲート及び受信ゲ
ートと、受信バッファメモリと、多重分離回路とからな
る０次ＴＤＭにおいて、該当チャネルを構成するビット
をすべて“１”に設定するａｌｌ“１”符号発生回路と
、このａｌｌ“１”符号発生回路の出力と前記多重化回
路の出力のいずれか一方を切替出力する送信信号切換回
路と、前記受信ゲートから前記受信バッファメモリへの
信号を制御する受信制御ゲートを設け、別に設ける多重
化制御回路から、前記送信信号切換回路を伝送フォーマ
ット上のチャネル単位で制御し、前記多重化回路の出力
データ信号と前記ａｌｌ“１”符号発生回路の出力のａ
ｌｌ“１”符号のいずれかを切換・出力するように働く
送信制御信号と、前記受信制御ゲートをチャネル単位で
制御し、受信ゲートの出力を前記受信バッファメモリに
入力あるいは入力停止するように働く受信制御信号とを
、予め定められたチャネル単位の情報によって順次上記
０次ＴＤＭに送出することを特徴とするディジタル時分
割多重化装置。