JPS634760B2

JPS634760B2 -

Info

Publication number: JPS634760B2
Application number: JP17469880A
Authority: JP
Inventors: Tetsuhiro Nomura; Hiroaki Sato; Takemi Arita; Kenji Myayasu
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1980-12-12
Filing date: 1980-12-12
Publication date: 1988-01-30
Also published as: JPS5799095A

Description

【発明の詳細な説明】本発明は小束内同速度メモリスイツチ制御方式
に関し、例えば、一定速度帯域に多重化されたデ
ータを収容する１段の時間スイツチで構成された
時分割交換機において、データのフレーム同期合
せを、上記一定速度帯域対応に行ない、該一定速
度帯域内を複数の小束に分割し、その小束内の一
定速度単位にスイツチ制御を行うようにしたメモ
リスイツチ制御方式に関する。

一般に、例えば64キロビツト／秒といつた一定
速度帯域の複数の回線を収容する１段の時間スイ
ツチで構成された時分割交換機においては、複数
の加入者からのデータを１本の回線に多重化した
回線を複数本収容し、この複数の回線をさらに多
重化し、この多重化されたデータ内のフレーム位
置の同期合せを行つて時間スイツチに収容する。

従来のフレーム同期合せ方式によれば、各々の
一定速度帯域に多重化される加入者端末装置から
のデータは同速度でなければならなかつた。この
ため、１つの一定速度帯域に異なる速度のデータ
が混在することは許されず、従つて異なる速度の
端末装置からのデータをフレーム同期合せを行な
う単位の一つの一定速度帯域に収容することがで
きないという問題点があつた。また、このような
異なる速度の端末装置を回線に接続する場合、回
線収容上に制限がつき伝送路を効率よく使用でき
ないという問題点もあつた。

本発明の目的は、上述の従来技術における問題
点にかんがみ、一定速度帯域の各回線の速度帯域
を分割して得られる小束速度帯域の一つに多重化
される速度帯域は同速度とするが、フレーム同期
合せを行なう単位での一定速度帯域内での各小束
単位では異なる速度の端末装置の収容を可能に
し、それにより伝送路の使用効率を向上させるこ
とにある。

上述の目的を達成するために、本発明において
は、一定速度帯域をｎ個（ｎは２以上の整数）収
容する収容回線内の各々の一定速度帯域のデータ
をｎ進カウンタ８の出力に応じてフレーム同期合
わせを行う一定速度帯域対応フレーム同期メモリ
１４と、収容回線上のデータを一時蓄積しデータ
のタイムスロツトを変換することにより時間スイ
ツチングを行うデータバツフアメモリ２と、デー
タバツフアメモリ２の読出しアドレスを制御する
アドレス制御メモリ１７とを具備する時分割交換
機において、一定速度帯域の各々を分割して得ら
れるｍ個（ｍは１以上の整数）の小束速度帯域の
各々に対応するアドレス指定情報を格納するｍ×
ｎ容量の小束速度帯域対応フレーム同期メモリ１
６と、小束速度帯域対応フレーム同期メモリ１６
の読出しアドレスを計算する第１のアドレス作成
加算回路１９と、データバツフアメモリ２への書
き込みアドレスを計算する第２のアドレス作成加
算回路１２と、データバツフアメモリ２からの読
出し時にｍ個の小束速度帯域の各々を識別するた
めの読出し用ｍ進カウンタ２０と、データバツフ
アメモリ２からの読出し時に小束速度帯域内の
各々を識別するためのｉ進カウンタ２２と、アド
レス制御メモリ１７に対する読出しアドレスを計
算する第３のアドレス作成加算回路２３とを具備
し、一定速度帯域対応フレーム同期メモリ１４
は、データバツフアメモリ２への書き込み時にｍ
個の小束速度帯域の各々を識別するためのｍ進カ
ウンタと、小束速度帯域内の各々を識別するため
のｉ進カウンタ（ｉは１以上の整数）とを備えて
おり、データバツフアメモリ２への書き込み時に
は、一定速度帯域対応フレーム同期メモリ１４内
のｍ進カウンタの値とｎ進カウンタ８の値とを第
１のアドレス作成加算回路１９により加算して小
束速度帯域対応フレーム同期メモリ１６の読出し
アドレスとし、読み出されたアドレス指定情報と
前記一定速度帯域対応フレーム同期メモリ１４内
のｉ進カウンタの値とにもとづき第２のアドレス
作成加算回路１２により書き込みアドレスを得、
データバツフアメモリ２からの読出し時には、読
出し用ｍ進カウンタ２０の値とｎ進カウンタ８の
値とを第３のアドレス作成加算回路２１により加
算して小束速度帯域対応フレーム同期メモリ１６
の読出しアドレスとし、読み出されたアドレス指
定情報とｉ進カウンタ２２の値とを加算してアド
レス制御メモリ１７の読出しアドレスとし、アド
レス制御メモリ１７から読み出された内容をデー
タバツフアメモリ２の読出しアドレスとし、それによりフレーム同期合わせを行う前記一定
速度帯域より小の小束対応の速度対域データを収
容したｍ×ｎ容量のメモリの内容に応じてスイツ
チング制御を可能にしたことを特徴とする小束内
同速度メモリスイツチ制御方式が提供される。

以下、本発明によるメモリスイツチ制御方式の
実施例を従来技術と対比しながら添附の図面に基
づいて説明する。

第１図は従来のメモリスイツチ制御方式を説明
するための時分割交換機のブロツク回路図であ
る。第１図において、256本の入力伝送路D_i(1)，
D_i(2)，…，D_i（256）の各々を64キロビツト／秒の
速度で伝送されるデータは、マルチプレクサ１に
よつて多重化され、データバツフアメモリ用アド
レス作成加算回路１１によつて指定された、デー
タバツフアメモリ２内の指定番地に書込まれ一時
蓄積される。一方、アドレス制御メモリ７の出力
によつて指定された、データバツフア２の指定番
地より読出されたデータは、デマルチプレクサ３
によつて分離され、64キロビツト／秒データ列と
して256本の出力伝送路D_p(1)，D_p(2)，…，D_p
（256）の各々に送出される。

データバツフアメモリ用アドレス作成加算回路
１１によるアドレス指定の動作は以下の通りであ
る。すなわち、マルチプレクサ１によつて多重化
されたデータのうち各64キロビツト／秒のフレー
ム同期情報のみがフレーム同期演算部５に入力さ
れる。フレーム同期演算部５に接続されたチヤネ
ル対応フレーム同期メモリ４は、入力伝送路D_i
(1)，D_i(2)，…，D_i（256）の各々のフレーム同期情
報に１ワードを対応させた256ワードから構成さ
れるメモリで、256進のアドレスカウンタ８によ
つてアドレス指定されて各伝送路に対応してフレ
ーム同期合せが行われる。一方、第２のチヤンネ
ル対応フレーム同期メモリ６には、ソフトウエア
によつて、64キロビツト／秒の速度の各回線に対
応する伝送速度情報およびデータバツフアメモリ
２とアドレス制御メモリ７に対するアドレス指定
情報が書込まれている。アドレスカウンタ８に同
期して、フレーム位置情報が第１のフレーム同期
メモリ４から、アドレス指定情報が第２のフレー
ム同期メモリ６から読出されてデータバツフアメ
モリ用アドレス作成加算回路１１に入力され、そ
の出力によつてデータバツフアメモリ２への書込
みアドレスが指定される。

データバツフアメモリ２からの読出し動作を次
に記述する。第２のチヤネル対応フレーム同期メ
モリ６からのアドレス指定情報と、フレームカウ
ンタ９からの出力がアドレス制御メモリ用アドレ
ス作成加算回路１０に入力され、その出力によつ
てアドレス制御メモリ７に対してアドレス指定を
行う。アドレス制御メモリ７にはソフトウエアに
より呼対応に予めデータバツフアメモリ２の読出
しアドレスが書込まれており、アドレス制御メモ
リ用アドレス作成加算回路１０の出力によつて指
定されたアドレスの内容がデータバツフアメモリ
２の読出用アドレスとなつて、データバツフアメ
モリ２に一時蓄積されていたデータが所定の時間
に読出される。

以上の説明は従来技術のものであつて、前述の
如く、フレーム同期合せを行なう一定速度帯域内
に多重化されるデータが同速度でなければならな
いという制限がつき、回線の使用効率が悪い。す
なわち、マルチプレクサ１に収容される回線D_i(1)
ないしD_i（256）の各々に多重化されているデータ
の速度は例えば3.2キロビツト／秒×20回線の如
く一定でなければならず、例えば64キロビツト／
秒のデータ速度の１つの回線に3.2キロビツト／
秒の速度のデータを多重化する場合、その回線を
最大限有効に使用するためには、3.2キロビツ
ト／秒の同一速度で20個の加入者端末装置が集ま
らなければならない。

本発明の主たる目的は、フレーム同期合せを行
なう一定速度帯域対応の１つの回線中に異速度デ
ータの混在を許すメモリスイツチ方式を提供する
ことにあり、以下に本発明の実施例を詳細に説明
する。

第２図は本発明によるメモリスイツチ制御方式
の１実施例を説明するための時分割交換機のブロ
ツク回路図である。第３図は第２図の回路図内の
マルチプレクサ１に入力される256本の回線のデ
ータの一部の例を示す説明図である。第４図は第
３図のデータ列がマルチプレクサ１によつて多重
化されかつ直列・並列変換されて得られた並列デ
ータ列の一部を示す説明図である。第２図におい
て、マルチプレクサ１の入力には256本の回線D_i
(1)，D_i(2)，…，D_i（256）が接続されており、各回
線のデータ速度は64キロビツト／秒とする。図に
示した実施例の場合回線D_i(1)には、12.8キロビツ
ト／秒のデータ速度の５本の回線D_j(1)，D_j(2)，
…，D_j(5)のデータがマルチプレクサ１−１によ
つて多重化されて伝送されるものとする。12.8キ
ロビツト／秒の回線D_j(1)には、複数のデータが
それぞれの端末装置（図示せず）から送られてマ
ルチプレクサ１−２によつて12.8キロビツト／秒
のデータに多重化されたものが伝送される。マル
チプレクサ１−２に入力されるデータは、6.4キ
ロビツト／秒のデータ速度の場合なら２本の回線
D_k(1)とD_k(2)、また、図示の如く3.2キロビツト／
秒のデータ速度の場合なら４本の回線D_k(1)ない
しD_k(4)のデータであつて、これらが12.8キロビツ
トのデータに多重化される。また12.8キロビツ
ト／秒のデータ速度の場合なら例えば回線D_j(2)、
64キロビツト／秒のデータ速度の場合なら回線D_i
(2)へ直接接続収容される。

マルチプレクサ１の256個の入力に収容される
データの形式の１部の１例を第３図ａないしｃに
示す。第３図ａ，ｂおよびｃはそれぞれ、回線D_i
(1)，D_i(2)およびD_i(3)上を伝送されるデータの１例
である。他の回線D_i(4)ないしD_i（256）上を伝送さ
れるデータの図示は簡単化のために省略してあ
る。第３図ａにおいて、回線D_j(1)の８ビツトの
データF₁，D₁₁，D₁₂，…，D₁₆，S₁に続いて回線
D_j(2)の８ビツトのデータF₂，D₂₁，D₂₂，…が回
線D_i(1)上で多重されている。図示していないが、
回線D_j(2)のデータの多重化の後に回線D_j(3)，D_j
(4)およびD_j(5)、次いで再び回線D_j(1)のデータが
順次多重化される事が理解される。回線D_j(1)な
いしD_j(5)上ではそれぞれ12.8キロビツト／秒のデ
ータ速度であり、回線D_i(1)上では64キロビツト／
秒であるので、回線D_j(1)ないしD_j(5)上のデータ
は回線D_i(1)上に圧縮されていることがわかるであ
ろう。回線D_j(1)，D_j(2)のデータが回線D_i(1)上に多
重化され、また、回線D_i(2)、回線D_i(3)には他のデ
ータが入力されている。このようにして、マルチ
プレクサ１には、回線D_i(1)，D_i(2)，…，D_i（256）
のそれぞれの間で同期がとれていないデータが64
キロビツト／秒の速度で入力される。

マルチプレクサ１に収容された256本の回線D_i
(1)ないしD_i（256）のデータはマルチプレクサ１に
よつて多重化されかつ直列・並例変換を施され
て、第４図ａないしｈに示す如き、８ビツトの並
列データとなる。第４図ａには、回線D_i(1)ないし
D_i（256）の各々を伝送されるデータの各フレーム
の如めを示すフレームビツトF₁，F₂，F₃，…等
が多重化されている。すなわち、第３図ａに示さ
れた回線D_i(1)のデータの第１フレームのビツト
F₁.D₁₁，…，D₁₆およびS₁の中のフレームの先頭
ビツトであるフレームビツトF₁の次に第３図ｂ
の回線D_i(2)のフレームビツトF₅、次いで第３図ｃ
の回線D_i(3)のフレームビツトF₅が順次多重化され
て、回線D_i（256）の第１フレームのフレームビツ
ト（図示せず）が多重化された後、再び回線D_i(1)
のデータの第２フレームのフレームビツトF₂、
回線D_i(2)のデータの第２フレームのフレームビツ
トF₆、および回線D_i(3)のデータの第２フレームの
フレームビツトF₄が順次多重化され、以下同様
にして各回線のフレームビツトが順次多重化され
て第４図ａに示したデータ列が得られる。第４図
ｂないしｇのデータ列はそれぞれ、各回線内のデ
ータビツトD₁₁，D₁₂，…等が第４図ａと同様に
して多重化されたものを示している。第４図ｈは
各フレームの終りに挿入された、ステータス信号
S₁，S₂，…等を第４図ａと同様にして多重化した
ものを示している。

概略的には、第４図ａないしｈの８ビツト並列
データは、データバツフアメモリアドレス作成用
加算回路１２によつて指定されるアドレスによつ
て、データバツフア２に書込まれ、一時蓄積され
る。データバツフア２に格納された並列データ
は、アドレス制御メモリ１７によつて読出されて
デマルチプレクサ３に入力され、デマルチプレク
サ３によつて並列・直列変換と同時に64キロビツ
ト／秒のデータ速度をもつ256本のデータ列に分
離され、回線D_p(1)，D_p(2)，…およびD_p（256）に
送出される。

データバツフアメモリ２への書込み動作を以下
に詳細に説明する。第４図ａに示したフレームビ
ツト情報は８ビツト並列データから分離されてフ
レーム同期演算部５に入力される。フレーム同期
演算部５に接続された第１のチヤネル対応フレー
ム同期メモリ１４は、回線D_i(1)，D_i(2)，…および
D_i（256）のそれぞれに対応するメモリ領域１４−
１，１４−２，…および１４−２５６から構成さ
れている。フレーム同期演算部５において同期演
算されて得られるフレーム同期情報は、256進カ
ウンタ８のカウントに応じて対応するメモリ領域
に格納される。すなわち、カウント０の時は回線
D_i(1)のフレーム同期情報がメモリ領域１４−１に
格納され、カウント１の時は回線D_i(2)のフレーム
同期情報がメモリ領域１４−２に格納され、以下
カウント255まで同様にして各回線のフレーム同
期情報がそれぞれのメモリ領域に格納される。
今、第２図に示す如く、64キロビツト／秒の回線
D_i(1)からD_i（256）中、D_i(1)は12.8キロビツト／秒
の小束速度帯域の５本の回線D_j(1)−D_j(5)からの
データを伝送し、かつ、小束速度帯域の回線D_j
(1)−D_j(5)中、D_j(1)は3.2キロビツト／秒のデータ
を４多重化したものであり、D_j(2)−D_j(5)は多重
化されていない12.8キロビツト／秒のデータとす
る。この場合は、各メモリ領域１４−１，１４−
２，１４−２５６はそれぞれ、64キロビツト／秒
の回線を12.8キロビツト／秒の速度帯域に５分割
するための５進カウンタ（図示せず）と、12.8キ
ロビツト／秒の速度帯域を3.2キロビツト２／秒
の速度対域に４分割するための４進のフレームカ
ウンタ（図示せず）とを備えており、従つて20進
カウンタとして動作する。図面の簡化のために、
上記５進カウンタの出力と４進カウンタを同一配
線で示してある。チヤネル対応フレーム同期メモ
リ１４内の５進カウンタの出力と、256進カウン
タ８の出力である64キロビツト／秒回線の１つに
対応する情報の２信号を入力とするアドレス作成
用加算回路１９の出力は、回線D_i(1)ないしD_i
（256）の中の64キロビツト／秒の１つの回線のデ
ータを５分割したものの１つを示す情報となり、
それにより第２のチヤネル対応フレーム同期メモ
リ１６のアドレスを12.8キロビツト単位で指定す
る。第２のチヤネル対応フレーム同期メモリ１６
は、256本の回線D_i(1)ないしD_i（256）のそれぞれ
データを５分割した小束対応にアドレス指定され
るので、そのアドレス総数は256の５倍の1280で
ある。また、メモリ１６には、ソフトウエアによ
つて予め、12.8キロビツト／秒の各速度帯域に対
応する伝送速度情報および、データバツフアメモ
リ２とアドレス制御メモリ１７に対するアドレス
指定情報が書込まれている。上記アドレス作成用
加算回路１９の出力によつて指定されたメモリ１
６の該当アドレスより読出された、12.8キロビツ
ト／秒の１つの速度帯域に対応するデータバツフ
アメモリ２のアドレス指定の情報と、メモリ１４
内の3.2キロビツト／秒のデータを識別するため
の４進フレームカウンタの出力である12.8キロビ
ツト／秒のデータ内の3.2キロビツト／秒のフレ
ーム位置情報とは、データバツフアメモリアドレ
ス作成用加算回路１２によつて加算されてデータ
バツフアメモリ２に対する3.2キロビツト／秒単
位の書込みアドレスが指定される。

次に、データバツフアメモリ２からの読出し動
作を詳細に説明する。256進カウンタ８からの64
キロビツト／秒の回線に対応する情報と、５進の
分割チヤネルカウンタ２０の出力との２信号を入
力とするアドレス作成用加算回路２１の出力は第
２のチヤネル対応フレーム同期メモリ１６の読出
しアドレス指定情報となる。この指定アドレスに
よつて、指定されたアドレスの情報がメモリ１６
から読出されて、４進の分割内チヤネルカウンタ
２２の出力と共に、アドレス制御メモリアドレス
作成用加算回路２３に入力される。アドレス制御
メモリ１７には、ソフトウエアにより予め3.2キ
ロビツト／秒単位の呼対応にデータバツフアメモ
リ２に対する読出しアドレスが書込まれてあり、
加算回路２３の出力によつて指定されたアドレス
の内容がデータバツフアメモリ２の読出しアドレ
スとして読出され、データバツフアメモリ２に一
時的に蓄積されていたデータは所定の時間に読出
される。

以上の説明から明らかなように、本発明によれ
ばフレーム同期合せを行なう一定速度帯域例えば
64キロビツト／秒のデータ速度データを分割して
得られる。例えば12.8キロビツト／秒の小束速度
帯域内で異なる速度の端末装置の収容が可能とな
り、従つて伝送路の使用効率は向上する。

なお、前述の実施例においては、12.8キロビツ
ト／秒のデータ速度の小束データを多重化して64
キロビツト／秒のデータ速度の多重データ系列を
得たが、本発明はこれに限るものではなく、一般
に任意の小束データをｍ多重（ｍは１以上の整
数）して多重データ系列を得てもよい。ｍ多重と
する場合はメモリ１４内の各メモリ領域にはｍ分
割用のｍ進カウンタを設け、メモリ１６のアドレ
ス総数はｎ×ｍとなる。ただしｎは回線D_i(1)ない
しD_i（256）本に代えて、一般に小束回線を多重化
して得られる多重化回線の総数である。

【図面の簡単な説明】

第１図は従来のメモリスイツチ制御方式を説明
するための時分割交換機のブロツク回路図、第２
図は本発明によるメモリスイツチ制御方式の１実
施例を説明するための時分割交換機のブロツク回
路図、第３図は第２の回路のマルチプレクサ１に
入力される256本の回線のデータの一部の例を示
す説明図、そして第４図は第３図のデータ列を多
重化しかつ直列・並列変換して得られた並列デー
タ列の一部を示す説明図である。１：マルチプレクサ、２：データバツフアメモ
リ、３：デマルチプレクサ、４：チヤネル対応フ
レーム同期メモリ、５：フレーム同期演算部、
６：第２のチヤネル対応フレーム同期メモリ、
７：アドレス制御メモリ、８：アドレスカウン
タ、９：フレームカウンタ、１０：アドレス制御
メモリ用アドレス作成加算回路、１１：データバ
ツフアメモリ用アドレス作成加算回路、１２：デ
ータバツフアメモリ用アドレス作成加算回路、１
４：チヤネル対応フレーム同期メモリ、１６：第
２のチヤネル対応フレーム同期メモリ、１７：ア
ドレス制御メモリ、１９：アドレス作成用加算回
路、２０：分割チヤネルカウンタ、２１：アドレ
ス作成用加算回路、２２：分割内チヤネルカウン
タ、２３：アドレス作成用加算回路、D_i(1)，D_i
(2)，…，D_i（256）：64キロビツト／秒の入力回線、
D_j(1)，D_j(2)，…，D_j(5)：12.8キロビツト／秒の回
線、D_k(1)，D_k(2)，D_k(3)，D_k(4)：3.2キロビツト／
秒または6.4キロビツト／秒の回線、D_p(1)，D_p(2)，
…，D_p（256）：64キロビツト／秒の出力回線。

Claims

【特許請求の範囲】１一定速度帯域をｎ個（ｎは２以上の整数）収
容する収容回線内の各々の一定速度帯域のデータ
をｎ進カウンタ８の出力に応じてフレーム同期合
わせを行う一定速度帯域対応フレーム同期メモリ
１４と、該収容回線上のデータを一時蓄積し該デ
ータのタイムスロツトを変換することにより時間
スイツチングを行うデータバツフアメモリ２と、
該データバツフアメモリ２の読出しアドレスを制
御するアドレス制御メモリ１７とを具備する時分
割交換機において、前記一定速度帯域の各々を分
割して得られるｍ個（ｍは１以上の整数）の小束
速度帯域の各々に対応するアドレス指定情報を格
納するｍ×ｎ容量の小束速度帯域対応フレーム同
期メモリ１６と、該小束速度帯域対応フレーム同
期メモリ１６の読出しアドレスを計算する第１の
アドレス作成加算回路１９と、前記データバツフ
アメモリ２への書き込みアドレスを計算する第２
のアドレス作成加算回路１２と、該データバツフ
アメモリ２からの読出し時にｍ個の小束速度帯域
の各々を識別するための読出し用ｍ進カウンタ２
０と、該データバツフアメモリ２からの読出し時
に該小束速度帯域内の各々を識別するためのｉ進
カウンタ２２と、前記アドレス制御メモリ１７に
対する読出しアドレスを計算する第３のアドレス
作成加算回路２３とを具備し、前記一定速度帯域
対応フレーム同期メモリ１４は、前記データバツ
フアメモリ２への書き込み時にｍ個の小束速度帯
域の各々識別するためのｍ進カウンタと、該小束
速度帯域内の各々を識別するためのｉ進カウンタ
（ｉは１以上の整数）とを備えており、該データ
バツフアメモリ２への書き込み時には、該一定速
度帯域対応フレーム同期メモリ１４内の該ｍ進カ
ウンタの値と前記ｎ進カウンタ８の値とを該第１
のアドレス作成加算回路１９により加算して該小
束速度帯域対応フレーム同期メモリ１６の読出し
アドレスとし、読み出されたアドレス指定情報と
前記一定速度帯域対応フレーム同期メモリ１４内
のｉ進カウンタの値とにもとづき前記第２のアド
レス作成加算回路１２により書き込みアドレスを
得、該データバツフアメモリ２からの読出し時に
は、該読出し用ｍ進カウンタ２０の値と前記ｎ進
カウンタ８の値とを該第３のアドレス作成加算回
路２１により加算して該小束速度帯域対応フレー
ム同期メモリ１６の読出しアドレスとし、読み出
されたアドレス指定情報と該ｉ進カウンタ２２の
値とを加算して前記アドレス制御メモリ１７の読
出しアドレスとし、該アドレス制御メモリ１７か
ら読み出された内容を該データバツフアメモリ２
の読出しアドレスとし、それによりフレーム同期合わせを行う前記一定
速度帯域より小の小束対応の速度対域データを収
容した前記ｍ×ｎ容量のメモリの内容に応じてス
イツチング制御を可能にしたことを特徴とする小
束内同速度メモリスイツチ制御方式。