JPH02226926A - 多重チャネルｐｃｍタイプのリング上にｈｄｌｃフレームを伝送するためのシステム - Google Patents
多重チャネルｐｃｍタイプのリング上にｈｄｌｃフレームを伝送するためのシステムInfo
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- JPH02226926A JPH02226926A JP1339896A JP33989689A JPH02226926A JP H02226926 A JPH02226926 A JP H02226926A JP 1339896 A JP1339896 A JP 1339896A JP 33989689 A JP33989689 A JP 33989689A JP H02226926 A JPH02226926 A JP H02226926A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、［８０標準プロトコルに従った、更に特に前
記標準のレベル１及び２に従った電気通信分野における
データ伝送に係わる。
記標準のレベル１及び２に従った電気通信分野における
データ伝送に係わる。
支」Ｌ匹」Ｌ薯
本発明の開発の背景にある特定の実施形態は、パルスコ
ード変ｉ１（ＰＣＭ）リンク上に多重化された及び例え
ばデータスイッチと結合されたＰＣＭコントローラと−
・体止した３２のチャネルを有する、ＨＤＬＣ（ハイレ
ベルデータリンク制御手順）伝送装置に係わる。
ード変ｉ１（ＰＣＭ）リンク上に多重化された及び例え
ばデータスイッチと結合されたＰＣＭコントローラと−
・体止した３２のチャネルを有する、ＨＤＬＣ（ハイレ
ベルデータリンク制御手順）伝送装置に係わる。
しかし本発明の範囲は、（、ＨＤＬＣ形式の代わりに＞
ｔＳＯレベル２のフレーム形式が、（ＰＣＭ技術の代
わりに）伝送リンク上の多重書式化チャネルの多重化と
組み合わされる他の実施例形態に及ぶ。
ｔＳＯレベル２のフレーム形式が、（ＰＣＭ技術の代
わりに）伝送リンク上の多重書式化チャネルの多重化と
組み合わされる他の実施例形態に及ぶ。
ＨＤＬＣフレームのＰＣＭ多重化の使用の−・例は、Ｘ
、２５７０ト］ ／Ｌ／を使用す６ ＴＲＡＮＳＰＡＣ
（登録商標）ネットワークである。
、２５７０ト］ ／Ｌ／を使用す６ ＴＲＡＮＳＰＡＣ
（登録商標）ネットワークである。
ＨＤ Ｌ Ｃ符号化は、受信末端でチエツクされる２つ
のバイト上のフレーム妥当性記号（フレームのビットに
基づくシグナチュア）から各々が成る連続的な識別可能
なフレームにデータを書式化することからなる。
のバイト上のフレーム妥当性記号（フレームのビットに
基づくシグナチュア）から各々が成る連続的な識別可能
なフレームにデータを書式化することからなる。
ＰＣＭ伝送による時分割は、ＰＣＭフレーム起ｌＪ／停
止バイトによって各々が識別されるＰＣＭフレームの形
で単一・の物理的伝送対の上にＮ個の独立的な論理チャ
ネルを多重化する。各ＰＣＭ７１ノーム内では、各チャ
ネルが予め決定されたランクの同一・のバイトを割り当
てられる。
止バイトによって各々が識別されるＰＣＭフレームの形
で単一・の物理的伝送対の上にＮ個の独立的な論理チャ
ネルを多重化する。各ＰＣＭ７１ノーム内では、各チャ
ネルが予め決定されたランクの同一・のバイトを割り当
てられる。
伝送末端においてｌ−Ｉ Ｄ Ｌ ＣフレームをＰＣＭ
形式の中へ挿入し且つその後で受信末端において各チャ
ネルを回収することは、伝送システムの両端に特定のシ
ステムが配置されることを前提とする。
形式の中へ挿入し且つその後で受信末端において各チャ
ネルを回収することは、伝送システムの両端に特定のシ
ステムが配置されることを前提とする。
本発明はこの種のシステムの伝送部分に係わる。
ＲＡＭの１６又は３２のワードと各々が結合された１６
又は３２の別々の伝送装置又は多重自動装置から成る、
ＰＣＭタイプのチャネル上をＨＤ Ｌ Ｃフレームを伝
送するためのシステムが既に公知である。
又は３２の別々の伝送装置又は多重自動装置から成る、
ＰＣＭタイプのチャネル上をＨＤ Ｌ Ｃフレームを伝
送するためのシステムが既に公知である。
第４図に示される公知のシステムでは、ｌ−Ｉ Ｄ Ｌ
Ｃフレームの書式化は、各チャネルベース毎に、バッ
ファメモリ４３に結合された専用のｌ−Ｉ Ｄ Ｌ Ｃ
回路４１及び専用のプロセッサ４２から成る特定のライ
ンによって、各チャネル毎に行われる。別々のチャネル
に相応するライン４４の各々は、ＰＣＭフレームを作成
する共通のマルチプレクサ４５にデータを入れる。
Ｃフレームの書式化は、各チャネルベース毎に、バッ
ファメモリ４３に結合された専用のｌ−Ｉ Ｄ Ｌ Ｃ
回路４１及び専用のプロセッサ４２から成る特定のライ
ンによって、各チャネル毎に行われる。別々のチャネル
に相応するライン４４の各々は、ＰＣＭフレームを作成
する共通のマルチプレクサ４５にデータを入れる。
この既存のシステムは完全に実用化されているが、しか
し多数の構成要素が必要であること（各チャネルに対し
各々の１つの構成要素）、及びその結果としての管理の
複雑性という欠点を有１°る。
し多数の構成要素が必要であること（各チャネルに対し
各々の１つの構成要素）、及びその結果としての管理の
複雑性という欠点を有１°る。
これらの欠点は、大量のデジタルデータを搬送する非常
に多数のラインのためのスイッチングシステムを開発す
る場合に不都合をもたらす、最近まで、３２チャネルＰ
ＣＭリンクはｉｔ、１３限された数の（例えば２つの）
論理チャネルだけを搬送し、その他のチャネルは当声チ
ャネルであった。従って各チャネルを別々に処理するこ
とが望ましく、更に晴には不可欠であったのであり、数
少ない並列チャネル上における構成要素４１，４２．４
３の多重化は、その結果として生じる構成の順応性によ
って埋め合わされた。
に多数のラインのためのスイッチングシステムを開発す
る場合に不都合をもたらす、最近まで、３２チャネルＰ
ＣＭリンクはｉｔ、１３限された数の（例えば２つの）
論理チャネルだけを搬送し、その他のチャネルは当声チ
ャネルであった。従って各チャネルを別々に処理するこ
とが望ましく、更に晴には不可欠であったのであり、数
少ない並列チャネル上における構成要素４１，４２．４
３の多重化は、その結果として生じる構成の順応性によ
って埋め合わされた。
現在では、デジタルチャネルだけから成るＰＣＭタイプ
の伝送／受信システムが開発されている。例えば、フラ
ンス公衆電話交換回線ネットワーク上に設備されるよう
設計された信号転送ポイント（ＳＴＰ）は、情報伝達呈
６４ｋｂｉｔ／ＳのＨＤ Ｌ Ｃチャネルの約５００の
処理容量を必要とする。
の伝送／受信システムが開発されている。例えば、フラ
ンス公衆電話交換回線ネットワーク上に設備されるよう
設計された信号転送ポイント（ＳＴＰ）は、情報伝達呈
６４ｋｂｉｔ／ＳのＨＤ Ｌ Ｃチャネルの約５００の
処理容量を必要とする。
ネットワークのデジタル化の増大及びデータ信号伝送速
度の上昇は、益々向上する性能（ＩＳＤＮ）を提供りる
ナービスを導入することを可能にし、且つより高性催な
Ｐ ＣＭ ／ １１０ Ｌ Ｃシステムのための明白な
要望をもたらすことを可能にする。
度の上昇は、益々向上する性能（ＩＳＤＮ）を提供りる
ナービスを導入することを可能にし、且つより高性催な
Ｐ ＣＭ ／ １１０ Ｌ Ｃシステムのための明白な
要望をもたらすことを可能にする。
本発明の目的の１つは、使用される構成要素の数に関し
て、特にＨＤＬＣＩ式化構成要素の数に圓して軽済的で
あると同時に、これらの必要条件を満たすことが可能な
システムを提供することである。本発明によるシステム
は又、ＰＣＭリンク上のデータマルチプレクサの使用を
省略することも可能とする。
て、特にＨＤＬＣＩ式化構成要素の数に圓して軽済的で
あると同時に、これらの必要条件を満たすことが可能な
システムを提供することである。本発明によるシステム
は又、ＰＣＭリンク上のデータマルチプレクサの使用を
省略することも可能とする。
本発明は又、装ｇ！コスト及び電力消費を低減させると
同時に、システムをよりコンパクトにすることを可能に
する。更に次のより高いレベルのインターフェースが単
純化される。
同時に、システムをよりコンパクトにすることを可能に
する。更に次のより高いレベルのインターフェースが単
純化される。
本発明は又、ＰＣＭリンクを空白にする危険を冒さずに
、高速ぐ動作することを可能にする。
、高速ぐ動作することを可能にする。
更にこのシステムの設計は、単に１６チヤネル又は３２
チャネル送信機につき１つの回路を置き換えることによ
って、ＨＤ Ｌ Ｃ書式とは異なるプロトコルにそのシ
ステムとを適合させる。
チャネル送信機につき１つの回路を置き換えることによ
って、ＨＤ Ｌ Ｃ書式とは異なるプロトコルにそのシ
ステムとを適合させる。
Ｌｉ立ＩＪ
本発明は多重チャネルＰＣＭタイプのリンク上をト＋
ｏ ｌ−ｃフレームを伝送するためのシステムであり、
このシステムは、時分割多重化ＰＣＭ１２式でＨＤ Ｉ
Ｃフレームを挿入するための第２の手段をフィードす
る各伝送チャネル毎にＨＤ Ｌ Ｃフレームを形成する
第１の手段を含み、更に前記第１及び第２の手段が、単
一の単一・チャネルｌ−Ｉ Ｄ Ｌ Ｃフレーム書式化
回路と協働する書込みサイクルから区別された読み取り
サイクルを有する交差バッファメモリによって構成され
ことと、並びに前記交差バッファメモリが書式化された
前記１−Ｉ ＯＬ Ｃフレームによって宙込みモードに
おいてアクセスされ、且つＰＣＭフレームのインターリ
ーブされたチャネルの連続的なブロックを形成するため
のデータを前記交差バッファメモリ内で選択的にサンプ
リングするための手段の制御を受けて読み取りモードに
おいてアクセスされることを特徴とする。
ｏ ｌ−ｃフレームを伝送するためのシステムであり、
このシステムは、時分割多重化ＰＣＭ１２式でＨＤ Ｉ
Ｃフレームを挿入するための第２の手段をフィードす
る各伝送チャネル毎にＨＤ Ｌ Ｃフレームを形成する
第１の手段を含み、更に前記第１及び第２の手段が、単
一の単一・チャネルｌ−Ｉ Ｄ Ｌ Ｃフレーム書式化
回路と協働する書込みサイクルから区別された読み取り
サイクルを有する交差バッファメモリによって構成され
ことと、並びに前記交差バッファメモリが書式化された
前記１−Ｉ ＯＬ Ｃフレームによって宙込みモードに
おいてアクセスされ、且つＰＣＭフレームのインターリ
ーブされたチャネルの連続的なブロックを形成するため
のデータを前記交差バッファメモリ内で選択的にサンプ
リングするための手段の制御を受けて読み取りモードに
おいてアクセスされることを特徴とする。
従ってこの伝送システムは、単一のＦＩＤＬｃＩ式化回
路及び単一のメモリを使用する。
路及び単一のメモリを使用する。
前記交差バッファメモリは、ＰＣＭリンク上を搬送され
るＮ個のチャネルに相応する少なくともＮ個の循環先入
れ先出しくＦ Ｉ ＦＯ）タイプのメモリセグメントか
ら成ることが有利である。このために前記メモリセグメ
ントの各々は別々の占込みポインタから成り、且つその
全セグメン１−に共通な読み取りポインタがある。
るＮ個のチャネルに相応する少なくともＮ個の循環先入
れ先出しくＦ Ｉ ＦＯ）タイプのメモリセグメントか
ら成ることが有利である。このために前記メモリセグメ
ントの各々は別々の占込みポインタから成り、且つその
全セグメン１−に共通な読み取りポインタがある。
このシステムは、前記交差バッファメモリの読み取り及
び書込みポインタによって供給される情報を受け取るプ
ロごツリから成る８０１０回路を、選択的にフィードす
るための回路を含むことが好ましい。このためにＰＣＭ
リンクを空白にすることを避けるために、イのプロセッ
サはメモリセグメントの補充を管理する。そのプロセン
ナは、例えば、少なくとも前記メモリセグメント内に格
納されたデータの１が予め決められた閾値より小さい時
に、交差バッフ７メモリの級もデータｍの少ないセグメ
ントを優先的に補充するために、８０１０回路にデータ
を選択的にフィードするための論理回路から成る。
び書込みポインタによって供給される情報を受け取るプ
ロごツリから成る８０１０回路を、選択的にフィードす
るための回路を含むことが好ましい。このためにＰＣＭ
リンクを空白にすることを避けるために、イのプロセッ
サはメモリセグメントの補充を管理する。そのプロセン
ナは、例えば、少なくとも前記メモリセグメント内に格
納されたデータの１が予め決められた閾値より小さい時
に、交差バッフ７メモリの級もデータｍの少ないセグメ
ントを優先的に補充するために、８０１０回路にデータ
を選択的にフィードするための論理回路から成る。
ＨＤ Ｌ Ｃ回路にデータを選択的にフィードする回路
の前記プロセッサは、一時的なデータ格納のための局所
メモリと協働することが有利である。その後フィード回
路プロセッサ及びψ〜・の８０１０回路は、単一・のＨ
Ｄ Ｌ Ｃ回路によって送られる肖定応答によってその
データ信号伝送速度が決められるバスを経由してマスタ
／スレイブ関係において協働することが好ましい。
の前記プロセッサは、一時的なデータ格納のための局所
メモリと協働することが有利である。その後フィード回
路プロセッサ及びψ〜・の８０１０回路は、単一・のＨ
Ｄ Ｌ Ｃ回路によって送られる肖定応答によってその
データ信号伝送速度が決められるバスを経由してマスタ
／スレイブ関係において協働することが好ましい。
本発明の重要な特徴の１つに従って、選択的フィード回
路ブ「１セツサは、現在バイト、フレーム末端及び同期
バイトを識別する情報に伴われたデータバイトを８０１
０回路に供給する。フレームバイト末端の識別は、それ
に一致１ｙるＩＩＤＬＣＩ式化動作を命じる。他方では
同期バイトの識別は、ＨＤＬＧ回路の不活性化及び迂回
手段に対し各ＰＣＭフレームの同期バイトを直接的にバ
ッファメモリ内に格納するよう命じる。
路ブ「１セツサは、現在バイト、フレーム末端及び同期
バイトを識別する情報に伴われたデータバイトを８０１
０回路に供給する。フレームバイト末端の識別は、それ
に一致１ｙるＩＩＤＬＣＩ式化動作を命じる。他方では
同期バイトの識別は、ＨＤＬＧ回路の不活性化及び迂回
手段に対し各ＰＣＭフレームの同期バイトを直接的にバ
ッファメモリ内に格納するよう命じる。
特にンースフレームの不規則な供給に関して、このシス
テムの順応性を更に改善するために、そのシステムは、
前記ＨＤ Ｌ Ｃ回路をｔｉｌ＋御するクロック信号を
マスクするための手段、及び／又は不十分なデータだけ
しかト＋ Ｄ Ｌ Ｃ回路に供給されない場合に前記バ
ッファメモリの中への書込みを系で肋作するということ
が仮定されてもよい。
テムの順応性を更に改善するために、そのシステムは、
前記ＨＤ Ｌ Ｃ回路をｔｉｌ＋御するクロック信号を
マスクするための手段、及び／又は不十分なデータだけ
しかト＋ Ｄ Ｌ Ｃ回路に供給されない場合に前記バ
ッファメモリの中への書込みを系で肋作するということ
が仮定されてもよい。
列上するための手段から成ることが有利である。
本発明の他の特徴及び利点は、添付の図面から、純粋に
その一例にすぎない非限定的な実施例としで与えられる
、本発明の好ましい実施例の１つについての以下の説明
を読むことによって明かになるだろう。
その一例にすぎない非限定的な実施例としで与えられる
、本発明の好ましい実施例の１つについての以下の説明
を読むことによって明かになるだろう。
実施例
第１８に概略的に示されるように、以下で説明される実
施例は、３２番目の（ＰＣＭＷＡ準）同期チャネルで（
１２において）多環化された３１のＨＤ Ｌ Ｃチャネ
ル１１で作られたＰＣＭタイプのリンク１０に係わる。
施例は、３２番目の（ＰＣＭＷＡ準）同期チャネルで（
１２において）多環化された３１のＨＤ Ｌ Ｃチャネ
ル１１で作られたＰＣＭタイプのリンク１０に係わる。
この例をより明確にするために、ＨＤＬＣチャネルは、
ＣＣＩＴｌｆｌＴタイプの伝送ブＯトコルを使用するＣ
ＥＰＴ ＰＣＭタイプのリンク（２，０４８８ｂｉｔ
／ｓ）上でデータ信号伝送速度６４にｂｉｔ／Ｓ第２図
はＨＤＬＣフレームのｅｉ′ｆｌｉを示し、このフレー
ムは次のものから成る。
ＣＣＩＴｌｆｌＴタイプの伝送ブＯトコルを使用するＣ
ＥＰＴ ＰＣＭタイプのリンク（２，０４８８ｂｉｔ
／ｓ）上でデータ信号伝送速度６４にｂｉｔ／Ｓ第２図
はＨＤＬＣフレームのｅｉ′ｆｌｉを示し、このフレー
ムは次のものから成る。
Ｏフレームを分離するためのフラグ［γ［，１２１゜尚
、コード「ＩＥ」は２進シーケンス０１１１１１１０に
等しい。
、コード「ＩＥ」は２進シーケンス０１１１１１１０に
等しい。
０ＮＩＩのデータバイト２２゜尚、バイト数Ｎはソフト
ウェアによって異なる（例えば、最大で１０００バイト
）。これらのデータバイトは、例えばフレーム番号、遠
隔システムによって送信された最終フレームの番号、そ
のＨＤ Ｌ Ｃフレーム内のメツセージの長さ表示、及
び厳密な意味におけるメツセージ２４の本体を含むメツ
セージヘッダ２３から成る。
ウェアによって異なる（例えば、最大で１０００バイト
）。これらのデータバイトは、例えばフレーム番号、遠
隔システムによって送信された最終フレームの番号、そ
のＨＤ Ｌ Ｃフレーム内のメツセージの長さ表示、及
び厳密な意味におけるメツセージ２４の本体を含むメツ
セージヘッダ２３から成る。
０２つのフレーム有効性チエツクバイト。これらのバイ
トはＣＲＣ（巡回冗長検査ＣｙｃｌｉｃＲｅｄｕｎｄａ
ｎｃｙ Ｃｈｅｃｋ）バイトであり、そノ値ハそのフレ
ームのビットの関数である。これらの２つのバイトは、
例えば特定の多項式によるそのフレームの割り算から得
られた余りから成る。
トはＣＲＣ（巡回冗長検査ＣｙｃｌｉｃＲｅｄｕｎｄａ
ｎｃｙ Ｃｈｅｃｋ）バイトであり、そノ値ハそのフレ
ームのビットの関数である。これらの２つのバイトは、
例えば特定の多項式によるそのフレームの割り算から得
られた余りから成る。
ＨＤＬＣフレームは、′＆続するフレームの間のフレー
ムセパレータ２１と共に、各チャネル上に連続的に伝送
される。伝送されるべきフレームがない場合には、セパ
レータフラグ２１が連続的に伝送される。
ムセパレータ２１と共に、各チャネル上に連続的に伝送
される。伝送されるべきフレームがない場合には、セパ
レータフラグ２１が連続的に伝送される。
ソースデータシーケンスからこれらのＨＤＬＣフレーム
を構成するためには、特定のｔＪ Ｓ Ａ ＲＴ（汎用
向朋／非同！１１１ 受信１／送信ＩＩ ： Ｕｎｉ
ｖａｓａｌｓｙｎｃｈｒｏｎｏｕｓ／＾５ｙｎｃｈｒｏ
ｎｏｕｓ ｌ１ｅｃｅｉｖｃｒ／Ｔｒａｎｓｍｉｔｔｅ
ｒ）ｌ Ｊ！の伝送りｔ置の使用が必要である。
を構成するためには、特定のｔＪ Ｓ Ａ ＲＴ（汎用
向朋／非同！１１１ 受信１／送信ＩＩ ： Ｕｎｉ
ｖａｓａｌｓｙｎｃｈｒｏｎｏｕｓ／＾５ｙｎｃｈｒｏ
ｎｏｕｓ ｌ１ｅｃｅｉｖｃｒ／Ｔｒａｎｓｍｉｔｔｅ
ｒ）ｌ Ｊ！の伝送りｔ置の使用が必要である。
この装置の働きは次のちのを含む。
Ｏフレームフラグ２１の末端に関し曖昧さが生じる可能
性を避けるために、デークフレーム内にシンボル「７［
」が生じることを排除すること。このｌｆｉｍは、５つ
の連続するビットが「１」の値で検出されるや否や、有
用データルシーケンスの中に「０」を挿入することから
成る、所請「透過性」規則に基づく。
性を避けるために、デークフレーム内にシンボル「７［
」が生じることを排除すること。このｌｆｉｍは、５つ
の連続するビットが「１」の値で検出されるや否や、有
用データルシーケンスの中に「０」を挿入することから
成る、所請「透過性」規則に基づく。
０２つのＣＲＣバイト２５をそのフレーム末端に挿入す
るために、この２つのＣＲＣバイト２５を計算すること
。
るために、この２つのＣＲＣバイト２５を計算すること
。
０ＨＤＬＣフレームの閂にフレーム分離フラグ２１を挿
入すること。
入すること。
もちろん、伝送データを回数するために、次の機能を実
行することによって、受信機部分において相補的な構成
ｌ！素が使用される。
行することによって、受信機部分において相補的な構成
ｌ！素が使用される。
Ｏフレームフラグ２１を検出し且つ除外すること。
Ｏ伝送された有用データシーケンス２２が２つのＣＲＣ
バイト２５に一致することを証明すること。
バイト２５に一致することを証明すること。
一致しない場合には、受信機は「誤り」状態に切り替わ
り、例えばフレームの再伝送を命じる。
り、例えばフレームの再伝送を命じる。
０透過性用則に従って、伝送時にフレーム内に挿入され
た「０１を抽出すること。
た「０１を抽出すること。
第３図はＩ”’ＣＭフレームの構造を示す。
３２ｘ６４にｂｉｔ／ｓヂャネルから組立られた多重化
ＰＣＭフレームのデータ信号伝送速度は、３２Ｘ ６４
Ｋｂｉｔ／ｓ＝ ２．０４８Ｈｂｔｔ／ｓである。第３
図に示されるように、データは２５６ビツトの連続ブロ
ックの形で伝送され、これが連続的に反復される。この
ブロックは、各々が８つビットから成る３２のタイムス
ロット３１ （”ｒｓＯ、ＴＳＩ・・・・・・ＴＳ３１
）から成る。バイトＴＳＯは同期コードを含む。バイト
ＴＳ１〜ＴＳ３１の各々は別々の伝送チャネルに相応す
る。伝送装置又は受信ｖｉ置の観点からは、各加入者か
らのデータは、並列チャネルのデータと共に多重化され
ながら、２５６ビツ１〜毎にサンプリングされ及び送信
される。
ＰＣＭフレームのデータ信号伝送速度は、３２Ｘ ６４
Ｋｂｉｔ／ｓ＝ ２．０４８Ｈｂｔｔ／ｓである。第３
図に示されるように、データは２５６ビツトの連続ブロ
ックの形で伝送され、これが連続的に反復される。この
ブロックは、各々が８つビットから成る３２のタイムス
ロット３１ （”ｒｓＯ、ＴＳＩ・・・・・・ＴＳ３１
）から成る。バイトＴＳＯは同期コードを含む。バイト
ＴＳ１〜ＴＳ３１の各々は別々の伝送チャネルに相応す
る。伝送装置又は受信ｖｉ置の観点からは、各加入者か
らのデータは、並列チャネルのデータと共に多重化され
ながら、２５６ビツ１〜毎にサンプリングされ及び送信
される。
必要に応じて、バイトＴＳ１６は、バイトＴＳ１ 、Ｔ
８２等の各々の使用を指定する信号データに相応する。
８２等の各々の使用を指定する信号データに相応する。
本発明によるシステムの実施例は、第５図に示されるよ
うなデータスイッチに関連して詳細に説明されることに
なる。
うなデータスイッチに関連して詳細に説明されることに
なる。
この種のデータスイッチは、例えば次のものを含む多重
バス・マルチプロセッサシスデムから成る。
バス・マルチプロセッサシスデムから成る。
０管理バス。
０受信データを処理し且つ適切な伝送ラインへの再伝送
のために受信データを再編成するために適するものとさ
れた少なくとも１つのフレーム切換えバス。並びに、 ０伝送／受信ラインへの前記バスの接続。
のために受信データを再編成するために適するものとさ
れた少なくとも１つのフレーム切換えバス。並びに、 ０伝送／受信ラインへの前記バスの接続。
システムバス５１，５２．５３は、互いに連絡し合うた
めに又はメモリ５６のような従属モジュールと連絡する
ために、プロセッサ５５が各バスと接続されることを可
能にするバス制御！！装置５４の対によって相■接続さ
れる。
めに又はメモリ５６のような従属モジュールと連絡する
ために、プロセッサ５５が各バスと接続されることを可
能にするバス制御！！装置５４の対によって相■接続さ
れる。
ＰＣＭリンク１０への接続は、好ましくは安全面の理由
から２つのバス５２．５３に並列に接続されたＰＣＭ制
御装置５７を通して行われる。いずれの時点においても
、Ｐ ＣＭ Ｉｔ、ＩＩ御装置５７とバス５２５３との
闇の２つのインターフェースの内の一方だけが管理プロ
セッサ６１（第６図）の制御を受けて作動状態にある。
から２つのバス５２．５３に並列に接続されたＰＣＭ制
御装置５７を通して行われる。いずれの時点においても
、Ｐ ＣＭ Ｉｔ、ＩＩ御装置５７とバス５２５３との
闇の２つのインターフェースの内の一方だけが管理プロ
セッサ６１（第６図）の制御を受けて作動状態にある。
第１のインターフェースが故障した場合には、第２のイ
ンターフェースが始動されることが可能である。
ンターフェースが始動されることが可能である。
第６図は、本発明が使用可能なタイプのＰＣＭ＄１１１
１１装置の構造を示す。
１１装置の構造を示す。
このＰＣＭｔ１１１御装置は、管理プロセッサ６１によ
ってＩｆ、ｌ１ｌａされる２つのトリステートバッファ
回路タイプのアイソ１ノージヨン回路６２によって、デ
ータスイッチの２つのバス５２．５３に接続される。
ってＩｆ、ｌ１ｌａされる２つのトリステートバッファ
回路タイプのアイソ１ノージヨン回路６２によって、デ
ータスイッチの２つのバス５２．５３に接続される。
管理プロセッサ６１は次のような付加的機能を右し、
０ＨＤＬＣチヤネル上でソースデータフ１ノーム及び誤
り率を管理するために、バス５２．５３と接続されたプ
ロセッサと協働し、 ＯＰ ＣＭ ！ｂ１ ｔＥ装冒の局所メモリＧ３の管理
に貢献し、 ＯＰＣＭｆｔｌＪ御装置の局所バス６０の競合及びデー
タ信号伝送速度を監視し、局所バス６０上のデータのル
ート指定を管理し、 ０受信の肯定応答するまで、前記バス上のデータの転送
時に促進される時間遅延を管理し、並びに、 ＯＰＣＭＰＣＭリンク１０上プロセッサ６７に対し命令
を送る。
り率を管理するために、バス５２．５３と接続されたプ
ロセッサと協働し、 ＯＰ ＣＭ ！ｂ１ ｔＥ装冒の局所メモリＧ３の管理
に貢献し、 ＯＰＣＭｆｔｌＪ御装置の局所バス６０の競合及びデー
タ信号伝送速度を監視し、局所バス６０上のデータのル
ート指定を管理し、 ０受信の肯定応答するまで、前記バス上のデータの転送
時に促進される時間遅延を管理し、並びに、 ＯＰＣＭＰＣＭリンク１０上プロセッサ６７に対し命令
を送る。
更にＰＣＭ１１御装置は、局所メモリ６３と、その制御
装置の受信及び送信回路に各々が相応する２つの処理ブ
ランチ６４．６５とから成る。これらの回路６４．６５
はＰＣＭリンク１０に接続された共通のＰＣＭインター
フェース５９と協働する。回路６４ 、６５の各々は、
上記のような送信又は受信ｔＪ Ｓ Ａ Ｒ１’機能を
含むブロセツ＋＋６６、ｔ３７及び１−Ｉ Ｄ Ｌ Ｃ
回路６８．６９を含む。
装置の受信及び送信回路に各々が相応する２つの処理ブ
ランチ６４．６５とから成る。これらの回路６４．６５
はＰＣＭリンク１０に接続された共通のＰＣＭインター
フェース５９と協働する。回路６４ 、６５の各々は、
上記のような送信又は受信ｔＪ Ｓ Ａ Ｒ１’機能を
含むブロセツ＋＋６６、ｔ３７及び１−Ｉ Ｄ Ｌ Ｃ
回路６８．６９を含む。
更に特に本発明は、ＰＣＭリンク１０上にＨＤＬＣフレ
ームを伝送する動作にＩｌｌする局所メモリ６３と連携
する回路６５の動作及び構造に係わる。
ームを伝送する動作にＩｌｌする局所メモリ６３と連携
する回路６５の動作及び構造に係わる。
第７図は本発明による伝送システムの主要構成！！素部
分を概略的に示す。
分を概略的に示す。
この図は次のものを示す。
０１−Ｉ Ｄ Ｌ Ｃ回路７０にフィードする回路を形
成するＰ ＣＭ Ｉｌ、ｌｊ ＩＩＩ Ｍ Ｉの伝送プ
ロセッサ６７及び局所メモリ６３と、 Ｏタイムシェアリングに基づいてＰＣＭリンクの３２ヂ
ヤネル上で動作する単一の、単一・チャネルＨＤ ｔ−
Ｃオペレータ７０と、 ０ＨＤＬＣ回路７０からのフレーム又はフラグを格納す
る１２８にｂ ｉ ｔ／ｓのモノリシックなタイムスロ
ット交換メモリ７１と、 ０チャネル番号を含む５ビツトレジスタ７３及びＨＤＬ
Ｃ回路７０の伝送りロック７５のタイミングレートで増
分される１２ピッ１−カウンタ７４から成る占込みポイ
ンタ７２と、 ＯＰＣＭＰＣＭクロック７７ミングレートで増分される
１７ビツト２進カウンタからなる読み取りポインタ７６
と、 Ｏサイクルのタイプ（読み取り又は書込み）に従って２
つのポインタ７２．７６からのアドレスを交差接続する
マルチプレクサ７８と、 ＯマルチプレクサＴ８を制御し且つポインタ７２゜７６
及びＨＤ Ｌ Ｃ回路７０に対してクロックを供給する
シーケンサ８９と、並びに、 ＯＰＣＭＰＣＭリンクれるビットの現在の状態を記憶す
るためのフリップフロップ７９゜プロセッサ６１は書込
みポインタ１２及び読み取りポインタ７６から状態情報
を受け取る。
成するＰ ＣＭ Ｉｌ、ｌｊ ＩＩＩ Ｍ Ｉの伝送プ
ロセッサ６７及び局所メモリ６３と、 Ｏタイムシェアリングに基づいてＰＣＭリンクの３２ヂ
ヤネル上で動作する単一の、単一・チャネルＨＤ ｔ−
Ｃオペレータ７０と、 ０ＨＤＬＣ回路７０からのフレーム又はフラグを格納す
る１２８にｂ ｉ ｔ／ｓのモノリシックなタイムスロ
ット交換メモリ７１と、 ０チャネル番号を含む５ビツトレジスタ７３及びＨＤＬ
Ｃ回路７０の伝送りロック７５のタイミングレートで増
分される１２ピッ１−カウンタ７４から成る占込みポイ
ンタ７２と、 ＯＰＣＭＰＣＭクロック７７ミングレートで増分される
１７ビツト２進カウンタからなる読み取りポインタ７６
と、 Ｏサイクルのタイプ（読み取り又は書込み）に従って２
つのポインタ７２．７６からのアドレスを交差接続する
マルチプレクサ７８と、 ＯマルチプレクサＴ８を制御し且つポインタ７２゜７６
及びＨＤ Ｌ Ｃ回路７０に対してクロックを供給する
シーケンサ８９と、並びに、 ＯＰＣＭＰＣＭリンクれるビットの現在の状態を記憶す
るためのフリップフロップ７９゜プロセッサ６１は書込
みポインタ１２及び読み取りポインタ７６から状態情報
を受け取る。
メモリγ１の構造を第８図を参照して説明する。
メモリ７１は別々の人力及び出力並びに１２２ｍ５のサ
イクルタイムを有する１２８にＸ１ビツトメモリである
。４８８ｍ５毎に、３つのυ゛イクル書込みに割り当て
られ、及び１つのサイクルが読み取りに割り当てられる
。、読み環リサイクルは常に実行され、２．０４８８ｂ
ｉｔ／ｓの２進ピツトストリームを生じさせる。書込み
サイクルはプロセッサによるフレーム伝送の間だけ実行
される。このメモリは４つのビットから各々が成り且つ
各々１つのＰＣＭチャネルに割り当てられた３２のブ【
１ツク８０１〜８０３２に分けられる。このメモリは循
環バックアメモリとして使用される。従ってプロセッサ
６７は、ブロック８０ 〜８０３２の各々について、ブ
ロック内に書す・込まれだ最終ビットのアドレスを書込
み動作の間に（のブロック内に記憶する１２ビット潜込
みポインタ７２ 〜７２３２の各々を管理しなければな
らない。
イクルタイムを有する１２８にＸ１ビツトメモリである
。４８８ｍ５毎に、３つのυ゛イクル書込みに割り当て
られ、及び１つのサイクルが読み取りに割り当てられる
。、読み環リサイクルは常に実行され、２．０４８８ｂ
ｉｔ／ｓの２進ピツトストリームを生じさせる。書込み
サイクルはプロセッサによるフレーム伝送の間だけ実行
される。このメモリは４つのビットから各々が成り且つ
各々１つのＰＣＭチャネルに割り当てられた３２のブ【
１ツク８０１〜８０３２に分けられる。このメモリは循
環バックアメモリとして使用される。従ってプロセッサ
６７は、ブロック８０ 〜８０３２の各々について、ブ
ロック内に書す・込まれだ最終ビットのアドレスを書込
み動作の間に（のブロック内に記憶する１２ビット潜込
みポインタ７２ 〜７２３２の各々を管理しなければな
らない。
読み取りポインタ７６はＰＣＭクロック７７と同調され
たカウンタから生じるが故に、この読み取りポインタは
全ブロックに共通である。このカウンタの重要性の劣る
ビットは、ＣＥＰＴ ＰＣＭ構遍（第３図及び表１参
照）に従って、８つのビット毎に１つのチャネルの割合
でチャネル番号を走査する。
たカウンタから生じるが故に、この読み取りポインタは
全ブロックに共通である。このカウンタの重要性の劣る
ビットは、ＣＥＰＴ ＰＣＭ構遍（第３図及び表１参
照）に従って、８つのビット毎に１つのチャネルの割合
でチャネル番号を走査する。
前述のように、プロセッサ６７はｍ込みポインタ７２及
び読み取りポインター６を読み取ることが可能である。
び読み取りポインター６を読み取ることが可能である。
それらを比較することによって、メモリブロック８０．
〜８０３２がどの程度に満たされているか及び対応する
チャネルに新たなＨＤ ｌ−Ｃフレームを送れるか否か
を、プロセッサ６７が識則りることが可能である。この
目的のために、プロセッサ６７は、その詳細については
後述される選択的フィードロジックを含む。
〜８０３２がどの程度に満たされているか及び対応する
チャネルに新たなＨＤ ｌ−Ｃフレームを送れるか否か
を、プロセッサ６７が識則りることが可能である。この
目的のために、プロセッサ６７は、その詳細については
後述される選択的フィードロジックを含む。
従って、第７図に示されるシステムによってＨＤＬＣフ
レームを伝送する段階は次の通りである。
レームを伝送する段階は次の通りである。
Ｏプロセッサ６７が、書込みポインタ７２のレジスタ７
３の中ヘノ１ノームをそれを通して送ることを望むチＶ
ネルの番号を書き込み、 Ｏ同一チャネル上を送られる最終フレームの最後にプロ
セッサ６７が、格納しためで寝込みポインタ７２のカウ
ンタ７４をロードし、 ０その債でプロセラ）Ｊ６７が、必要なｒＯＪを挿入し
及びＣＲＣ＠ ｉｆｔ ＷするＨ Ｄ ｔ−Ｃ回路７０
の中ヘパイト毎にそのフレームを書き込み、そのマイク
ロプロセッサが後述されるマスキングプロセスによって
その次のバイトを十分に速い速度で供給しない場合には
、伝送りロックの自動ｌｆｌ塞を伴う平均速度６８ｂｉ
ｔ／Ｓで伝送が行われ、Ｏ＠終バイトを書き込んだ後で
プロセッサ６７は、ＣＲＣが伝送されるのを引き起こす
「フレームの終わり」の指令を書き込み、 ０その後でプロセッサ６７は、それがチャネル書き込み
ポインタを読み取り且つ格納することが可能であること
を示す「伝送の終わり」フラグを探し、並びに、 Ｏその後プロセッサ６７は別のチトネルを処理すること
が可能である。
３の中ヘノ１ノームをそれを通して送ることを望むチＶ
ネルの番号を書き込み、 Ｏ同一チャネル上を送られる最終フレームの最後にプロ
セッサ６７が、格納しためで寝込みポインタ７２のカウ
ンタ７４をロードし、 ０その債でプロセラ）Ｊ６７が、必要なｒＯＪを挿入し
及びＣＲＣ＠ ｉｆｔ ＷするＨ Ｄ ｔ−Ｃ回路７０
の中ヘパイト毎にそのフレームを書き込み、そのマイク
ロプロセッサが後述されるマスキングプロセスによって
その次のバイトを十分に速い速度で供給しない場合には
、伝送りロックの自動ｌｆｌ塞を伴う平均速度６８ｂｉ
ｔ／Ｓで伝送が行われ、Ｏ＠終バイトを書き込んだ後で
プロセッサ６７は、ＣＲＣが伝送されるのを引き起こす
「フレームの終わり」の指令を書き込み、 ０その後でプロセッサ６７は、それがチャネル書き込み
ポインタを読み取り且つ格納することが可能であること
を示す「伝送の終わり」フラグを探し、並びに、 Ｏその後プロセッサ６７は別のチトネルを処理すること
が可能である。
局所バス６０上のデータ信号伝送速度は）−ｉ Ｄ Ｌ
Ｃ回路７０によって決定される。このＨＤ Ｌ Ｃ回
路７０はプロセッサ６７とマスタ／スレイブ関係の形で
協働する。データバイトが受け取られる毎に、ＨＤＬＣ
回路７０は、その次のバイ１への伝送を間接的に指令す
るプロセッサ６７に対して、受け取りの肯定応答を送る
。このプロセスはＨＤ ｉ Ｃ回路の飽和の危険性を回
避することが可能にする。
Ｃ回路７０によって決定される。このＨＤ Ｌ Ｃ回
路７０はプロセッサ６７とマスタ／スレイブ関係の形で
協働する。データバイトが受け取られる毎に、ＨＤＬＣ
回路７０は、その次のバイ１への伝送を間接的に指令す
るプロセッサ６７に対して、受け取りの肯定応答を送る
。このプロセスはＨＤ ｉ Ｃ回路の飽和の危険性を回
避することが可能にする。
ＨＤＬＣｕ路は、プロセッサ６７によってその回路に伝
送される現在バイト、フレーム末端及び同期バイトを識
別する情報をその状態が提供する、２つの入力ライン８
１ 、８２を有する。ライン８１は例えばメツセージ情
報の開始／終了を搬送する。ライン８２はＰＣＭフレー
ムの同１１１バイトＴＳＯの各々が伝送される毎に始動
される。
送される現在バイト、フレーム末端及び同期バイトを識
別する情報をその状態が提供する、２つの入力ライン８
１ 、８２を有する。ライン８１は例えばメツセージ情
報の開始／終了を搬送する。ライン８２はＰＣＭフレー
ムの同１１１バイトＴＳＯの各々が伝送される毎に始動
される。
ＨＤＬＣ回路内でＴＳＯバイトを発生させるためのシス
テムのこの実施例は、ＰＣＭリンクを動かす前に一組の
レジスタ及びマルチプレクサを必要する第７図のオペレ
ータの出力における専用の回路を取り除くことを可能に
する。このために、複雑性は単一の構成要素だけに、圓
ちプロセッサ６７だけに限定される。
テムのこの実施例は、ＰＣＭリンクを動かす前に一組の
レジスタ及びマルチプレクサを必要する第７図のオペレ
ータの出力における専用の回路を取り除くことを可能に
する。このために、複雑性は単一の構成要素だけに、圓
ちプロセッサ６７だけに限定される。
ライン８２上に伝送される、ＴＳＯバイトを伝送するた
めの特定の指令は、ＨＤ ｉ Ｃ回路７０の「０」挿入
アルゴリズムの不活性化をもたらし、従って言わばメモ
リ７１へのフィードを中断することなしに、この迂回又
は回避をもたらす。ＴＳＯバイトは、共通の読み取りポ
インタ７６によってＶＩ環的に走査されるメモリ７１の
特定のメモリブロック内に格納される。
めの特定の指令は、ＨＤ ｉ Ｃ回路７０の「０」挿入
アルゴリズムの不活性化をもたらし、従って言わばメモ
リ７１へのフィードを中断することなしに、この迂回又
は回避をもたらす。ＴＳＯバイトは、共通の読み取りポ
インタ７６によってＶＩ環的に走査されるメモリ７１の
特定のメモリブロック内に格納される。
ライン８１及び８２は、各バイト毎にプロセラ））６７
によって伝送されるデ、−タレジスタを伴う制御レジス
タの内容に従って作動されることが有利である。もちろ
ん、当業者はこれを同一の機能を持つ他のいずれの装置
で置き換えてもよい。
によって伝送されるデ、−タレジスタを伴う制御レジス
タの内容に従って作動されることが有利である。もちろ
ん、当業者はこれを同一の機能を持つ他のいずれの装置
で置き換えてもよい。
前述のように、メモリ７１は単一の読み取りポインタ７
６によって読み取られる。一般原則は、メモリブロック
８０ 〜８０３２の各々の中の読み取りボインタ７６の
位置に相応するバイト８３１〜８３３２をサンプルする
ことである。従って読み取りポインタ７６の増分に応じ
て、全データブロック上でランク毎にデータが横断的に
読み取られる時に、適切な循１ＦＩＦｏブロック各々の
中にＦ１！ｉｆｌによってそのバイトの肉込みが影響さ
れるが牧に、メ〔す７１はある程度は交差メモリ（ｔｒ
ａｎｓｐＯ３ｉｔｉｏｎ ｍｅｍｏｒｙ）として動作す
る。
６によって読み取られる。一般原則は、メモリブロック
８０ 〜８０３２の各々の中の読み取りボインタ７６の
位置に相応するバイト８３１〜８３３２をサンプルする
ことである。従って読み取りポインタ７６の増分に応じ
て、全データブロック上でランク毎にデータが横断的に
読み取られる時に、適切な循１ＦＩＦｏブロック各々の
中にＦ１！ｉｆｌによってそのバイトの肉込みが影響さ
れるが牧に、メ〔す７１はある程度は交差メモリ（ｔｒ
ａｎｓｐＯ３ｉｔｉｏｎ ｍｅｍｏｒｙ）として動作す
る。
表１は読み取りポインタ７６及びよ込みポインタ７２に
よって与えられるアドレスの間の相応を表す。
よって与えられるアドレスの間の相応を表す。
表１
１２８に ＲＡＭ
アドレス
Ｏ
ＩＯ
Ｉ３
凡例 ＮＶｘ
ＢＸ
ＩＴｘ
Ｔ Ｌｘ
Ｐ １’ Ｅ ｘ
交差メモリアドレス指定
書込み 読み取り
ポインタ ポインタ
ＰＴＥ ＯＮＢ ０
ＰＴＥ Ｉ ＮＢ Ｉ
ＰＴＥ ２ ＮＢ ２
ＮＶＯＮ［ＴＯ
ＮＶ Ｉ ＮＵＴ Ｉ
ＮＶ２ Ｎ［Ｔ２
ＮＶ ３ ＮＩＴ ３
ＮＶ ４ ＮＩＴ ４
ＰＴＥ ３ ＰＴＬ ３
ＰＴＥ ４ ＰＴＬ ４
ＰＴＥ ５ ＰＴＬ ５
ＰＴＥ ６ ＰＴＬ ６
ＰＴＥ ７ ＰＴＬ ７
ＰＴＥ ８ ＰＴＬ ８
ＰＴＥ９ ＰＴＬ９
ＰＴＥＩＯＰＴＬ、１０
Ｐ Ｔ Ｅ １１ Ｐ Ｔ Ｌ １１：チャネル
番号 ： ＰＣＭフレームのブロック ＴＳｉ内のビット番号 ：ＰＣＭＰＣＭフレームック ＴＳｉ内のコードｉ ：読み取りポインタ ：！Ｉ込みポインタ メモリは上２の表に示されるように１１のビットＡＯ〜
Ａ１６の上で読み取られた且つ寝き込まれる（１２８に
ｂｙｔｅ＝ ２１７） 、 ｍ込みポインタは、その中
央において固定チャネル番号レジスタＮＶＯ〜ＭＶ４の
５つのビットに内挿される１２ビツトのカウンタＰＴＥ
Ｏ−ＰＴＥ１１を含む。読み取りポインタは、連続して
伝送されるべきＰＣＭフレームの各々（ＰＴＬＩ〜Ｐ
Ｔ Ｌ １１）について、各々のＰＣＭフレーム（ＮＩ
ＴＯ〜Ｎ１−ｒ４３のブロックＴＳｉの３２のコードｉ
のすべてを走査することによって、ビットＮＢＯ−ＮＢ
２の各々をビット毎にアドレス１゛る。
番号 ： ＰＣＭフレームのブロック ＴＳｉ内のビット番号 ：ＰＣＭＰＣＭフレームック ＴＳｉ内のコードｉ ：読み取りポインタ ：！Ｉ込みポインタ メモリは上２の表に示されるように１１のビットＡＯ〜
Ａ１６の上で読み取られた且つ寝き込まれる（１２８に
ｂｙｔｅ＝ ２１７） 、 ｍ込みポインタは、その中
央において固定チャネル番号レジスタＮＶＯ〜ＭＶ４の
５つのビットに内挿される１２ビツトのカウンタＰＴＥ
Ｏ−ＰＴＥ１１を含む。読み取りポインタは、連続して
伝送されるべきＰＣＭフレームの各々（ＰＴＬＩ〜Ｐ
Ｔ Ｌ １１）について、各々のＰＣＭフレーム（ＮＩ
ＴＯ〜Ｎ１−ｒ４３のブロックＴＳｉの３２のコードｉ
のすべてを走査することによって、ビットＮＢＯ−ＮＢ
２の各々をビット毎にアドレス１゛る。
ＨＤ Ｌ Ｃｆｉｌ！１路７０の伝送りロックの平均周
波数は６８８ Ｚである。その瞬間周波数は８８１１Ｚ
である。このりロックはシーケンサ７９によって与えら
れ、且っ−込みポインタ７２にもクロックを与える。
波数は６８８ Ｚである。その瞬間周波数は８８１１Ｚ
である。このりロックはシーケンサ７９によって与えら
れ、且っ−込みポインタ７２にもクロックを与える。
しかしそれは伝送タイミングレートをマイクロプロセッ
サ６７に従属させ且つそれが空白になる状況を回避する
特徴を有する。ＨＤ Ｌ Ｃ回路７０がキャラクタの直
列化を終了し且つその次のキャラクタがまだｌき込まれ
ていない時には、シーケンサは次のキャラクタが１き込
まれるまで伝送りロックをｍｘする。従ってプロセッサ
６７は、このマスキングメカニズムとバッファメモリ７
１との協働のために、その背後に非同期回路を「見い出
す」。
サ６７に従属させ且つそれが空白になる状況を回避する
特徴を有する。ＨＤ Ｌ Ｃ回路７０がキャラクタの直
列化を終了し且つその次のキャラクタがまだｌき込まれ
ていない時には、シーケンサは次のキャラクタが１き込
まれるまで伝送りロックをｍｘする。従ってプロセッサ
６７は、このマスキングメカニズムとバッファメモリ７
１との協働のために、その背後に非同期回路を「見い出
す」。
もしＨＤＬＣ回路７ＱｔｆｉＣＲＣ及び「１」カウンタ
の格納を可能に１６ならば、この特徴は又ＨＤＬＣフレ
ームを多重のブロックに細分することも可能にする。
の格納を可能に１６ならば、この特徴は又ＨＤＬＣフレ
ームを多重のブロックに細分することも可能にする。
伝送りロックの■塞は又、ＨＤＬＣ）１ノームの代わり
に、固定された反復的値（例えば、自由チャネルコード
又はＴＳＯ同期同期−ド）をどんなチャネルの上にも伝
送することを可能にするという利点を有する。この目的
のために、キャラクタモ−ドにＨＤＬＣ回路をプログラ
ムすること（「Ｏ」挿入なし且つＣＲＣなしの直列化）
及び相応するバッファの４０９Ｇビツトを満たすために
必要とされせる値を有する５１２バイトを１回以上送る
ことで十分である。その後で、このバッファの内容がＰ
ＣＭリンク上を無期限に伝送される。
に、固定された反復的値（例えば、自由チャネルコード
又はＴＳＯ同期同期−ド）をどんなチャネルの上にも伝
送することを可能にするという利点を有する。この目的
のために、キャラクタモ−ドにＨＤＬＣ回路をプログラ
ムすること（「Ｏ」挿入なし且つＣＲＣなしの直列化）
及び相応するバッファの４０９Ｇビツトを満たすために
必要とされせる値を有する５１２バイトを１回以上送る
ことで十分である。その後で、このバッファの内容がＰ
ＣＭリンク上を無期限に伝送される。
メモリを重き込む平均＊ Ｉｆｌ （６８ｂｉｔ／ｓ）
と読みとり速ａ （２８ｂｉｔ／ｓ）との比較は、１ア
ーラン（ｅａｌａｎａ）と評価される３１の１１１１１
７１戸ネルを用いてさえ、伝送マイクロプロセッサ６７
は、その時間の１／３だけをＨＤＬＣ回路７０の中にフ
レームを通さ・込むことにυ１り当てるに過ぎないとい
うことを示す。
と読みとり速ａ （２８ｂｉｔ／ｓ）との比較は、１ア
ーラン（ｅａｌａｎａ）と評価される３１の１１１１１
７１戸ネルを用いてさえ、伝送マイクロプロセッサ６７
は、その時間の１／３だけをＨＤＬＣ回路７０の中にフ
レームを通さ・込むことにυ１り当てるに過ぎないとい
うことを示す。
マイクロプロセッサ８７の自由時間は特に、メモリ７１
へブロックがフィードされる相対的な優先順位の管理を
実行するために使用されてよい。
へブロックがフィードされる相対的な優先順位の管理を
実行するために使用されてよい。
これはプロセッサ６１に、読み取りポインタ７８及び書
込みポインタ１２を追跡させることによって実現される
。フィード優先順位管理ロジックの目的は、ＰＣＭリン
クの中断を強ｔｊｌ ｂ且つ伝送中に全フレームを反復
するという責務を強いる、１つのブロック内の空白を防
止することである。
込みポインタ１２を追跡させることによって実現される
。フィード優先順位管理ロジックの目的は、ＰＣＭリン
クの中断を強ｔｊｌ ｂ且つ伝送中に全フレームを反復
するという責務を強いる、１つのブロック内の空白を防
止することである。
従ってプロセッサ６７は、次のパラメタを考ｒｌｉする
ロジックを含むことが有利である。
ロジックを含むことが有利である。
Ｏ特定のブロックのポインタ７２と共通読み取りポイン
タ７Ｇとの闇の各メモリブロック内の間隔と、ｏｉｌ込
みポインタ／読み取りポインタの間隔を予め決められた
ａｍより、Ｉち所謂「空白危険性閾値」より小さいブロ
ックの検出と、 Ｏ空白の危険性のあるメモリブロック７１に向かってア
ドレスされたデータを伝送する前に、相１，６するチャ
ネル上を伝わるべきメツセージの大きさのく層頂メモリ
６８内で待機中のンースフレームを読み取ることによる
）処理と、 ０前記中闇メツセージが長寸ぎる場合には、空白となる
危険性のある前記ブロックにフィード優先順位を与える
ように、通常のサイクルを中断すること。
タ７Ｇとの闇の各メモリブロック内の間隔と、ｏｉｌ込
みポインタ／読み取りポインタの間隔を予め決められた
ａｍより、Ｉち所謂「空白危険性閾値」より小さいブロ
ックの検出と、 Ｏ空白の危険性のあるメモリブロック７１に向かってア
ドレスされたデータを伝送する前に、相１，６するチャ
ネル上を伝わるべきメツセージの大きさのく層頂メモリ
６８内で待機中のンースフレームを読み取ることによる
）処理と、 ０前記中闇メツセージが長寸ぎる場合には、空白となる
危険性のある前記ブロックにフィード優先順位を与える
ように、通常のサイクルを中断すること。
このロジックを管理するために、プロセッサ６７は例え
ば１つの伝送チャネルに各々が相応する３２の伝送メー
ルボックスを有する。各メールボックスは番号によっＣ
識別され、且つ話中ビット、命令、及び送るべきフレー
ムの番号を与える表のフレーム論理アドレスから成る。
ば１つの伝送チャネルに各々が相応する３２の伝送メー
ルボックスを有する。各メールボックスは番号によっＣ
識別され、且つ話中ビット、命令、及び送るべきフレー
ムの番号を与える表のフレーム論理アドレスから成る。
そのメールボックスが読み取られる終わると、話中ビッ
トは「０」にリセットされ、且つ新たな伝送命令がその
チャネルに実行されることが可１１どなる。
トは「０」にリセットされ、且つ新たな伝送命令がその
チャネルに実行されることが可１１どなる。
ブロック内の空白を回避するために、メモリγ１に対し
てアドレスされたデータによってＨＤ Ｌ Ｃ回路７０
をフィードする優先順位を変更することに代わる代案の
１つは、フレーム末端の中立フラグ又はパッディングフ
レームをこのブロックに送ることである。この解決法は
、書込みモードにおけるメモリ１１のアドレス指定ビッ
トを増分するためのロジックに何ら変更を加えないとい
う利点を有する。
てアドレスされたデータによってＨＤ Ｌ Ｃ回路７０
をフィードする優先順位を変更することに代わる代案の
１つは、フレーム末端の中立フラグ又はパッディングフ
レームをこのブロックに送ることである。この解決法は
、書込みモードにおけるメモリ１１のアドレス指定ビッ
トを増分するためのロジックに何ら変更を加えないとい
う利点を有する。
試験された実施形態においては、第７図に示される１２
８［＋ｉｔメモリタイプに対して、警報局値が各ブロッ
クにつき３２０ｂｉｔに設定された。バッデングフレー
ム又はＨＤ Ｌ Ｃフレーム末端フラグの伝送を用いる
ポインタ走査ロジックは、５ａ＋ｓの最大走査サイクル
時間を有した。
８［＋ｉｔメモリタイプに対して、警報局値が各ブロッ
クにつき３２０ｂｉｔに設定された。バッデングフレー
ム又はＨＤ Ｌ Ｃフレーム末端フラグの伝送を用いる
ポインタ走査ロジックは、５ａ＋ｓの最大走査サイクル
時間を有した。
第１図は本発明の伝送システムを含む、３１チヤネルの
ＰＣＭリンクの伝送ナプシステムの概略図、第２図はＨ
ＤＬＣフレームの構造の概略図、第３図はＰＣＭフレー
ムの構造の概略図、第４図は各チャネルについての別々
のＨＤＬＩ理を伴う、ＰＣＭタイプのチャネル上のＨＤ
ｉ Ｃフレームを伝送するためのシステムの公知の実
施形態の概略図、第５図はデータスイッチ内へのＰ Ｃ
Ｍ １１．１１ ｔａｌｌ装置の導入を示す概略図、第
６図は本発明による伝送システムが適用可能なＰ ＣＭ
ｔｌＩＩ Ｉｌｌ装置を示”Ｉ’ｌｌ略図、第７図は
本発明による伝送システムのｌ−Ｉ Ｄ４Ｃオペレータ
の好ましい実施例を示す概略図、第８図は第７図のオペ
レータの申−・の交差メモリの構造を示す概略図である
。 １０・・・・・・ＰＣＭタイプリンク、１１・・・・・
・３１のＨＤ Ｌ Ｃヂャネル、５１．５２．５３−−
−−・−ｔ＜ ス、５７・−・−Ｐ ＣＭｉｔｌｌＩＩ
ＩｌｉＭ、５９・・・・・・共通ＰＣＭインターフェー
ス、６０・・・・・・局所バス、６１・・・・・・管理
プロセッサ、６３・・・・・・局所メモリ、６６・・・
・・・受信プロセッサ、６７・・・・・・伝送プロセッ
サ、６８・・・・・・受信ＨＤＬＧ回路、６９・・・・
・・伝送ＨＤ Ｌ Ｃ回路、７０・・・・・・ＨＤＬＣ
符号化回路、７２・・・・・・閣込みポインタ、１３・
・・・・・レジスタ、７６・・・・・・読み取りポイン
タ、７７・・・・・・ＰＣＭり０ツク、１８・・・・・
・マルチプレクサ、８９・・・・・・シーケンサ。
ＰＣＭリンクの伝送ナプシステムの概略図、第２図はＨ
ＤＬＣフレームの構造の概略図、第３図はＰＣＭフレー
ムの構造の概略図、第４図は各チャネルについての別々
のＨＤＬＩ理を伴う、ＰＣＭタイプのチャネル上のＨＤ
ｉ Ｃフレームを伝送するためのシステムの公知の実
施形態の概略図、第５図はデータスイッチ内へのＰ Ｃ
Ｍ １１．１１ ｔａｌｌ装置の導入を示す概略図、第
６図は本発明による伝送システムが適用可能なＰ ＣＭ
ｔｌＩＩ Ｉｌｌ装置を示”Ｉ’ｌｌ略図、第７図は
本発明による伝送システムのｌ−Ｉ Ｄ４Ｃオペレータ
の好ましい実施例を示す概略図、第８図は第７図のオペ
レータの申−・の交差メモリの構造を示す概略図である
。 １０・・・・・・ＰＣＭタイプリンク、１１・・・・・
・３１のＨＤ Ｌ Ｃヂャネル、５１．５２．５３−−
−−・−ｔ＜ ス、５７・−・−Ｐ ＣＭｉｔｌｌＩＩ
ＩｌｉＭ、５９・・・・・・共通ＰＣＭインターフェー
ス、６０・・・・・・局所バス、６１・・・・・・管理
プロセッサ、６３・・・・・・局所メモリ、６６・・・
・・・受信プロセッサ、６７・・・・・・伝送プロセッ
サ、６８・・・・・・受信ＨＤＬＧ回路、６９・・・・
・・伝送ＨＤ Ｌ Ｃ回路、７０・・・・・・ＨＤＬＣ
符号化回路、７２・・・・・・閣込みポインタ、１３・
・・・・・レジスタ、７６・・・・・・読み取りポイン
タ、７７・・・・・・ＰＣＭり０ツク、１８・・・・・
・マルチプレクサ、８９・・・・・・シーケンサ。
Claims (13)
- （１）本発明は、多重チャネルパルスコード変調（ＰＣ
Ｍ）タイプのリンク上にハイレベルデータリンク制御手
順（ＨＤＬＣ）フレームを伝送するためのシステムであ
つて、該システムは時分割多重化ＰＣＭ書式でＨＤＬＣ
フレームを挿入するための第２の手段をフィードする各
伝送チャネル毎にＨＤＬＣフレームを形成する第１の手
段を含み、更に前記第１及び第２の手段が、単一の単一
チャネルＨＤＬＣフレーム書式化回路と協働する書込み
サイクルから区別された読み取りサイクルを有する交差
バッファメモリによつて構成され、並びに前記交差バッ
ファメモリが、書式化された前記ＨＤＬＣフレームによ
って書き込まれ、且つＰＣＭフレームのインターリーブ
されたチャネルの連続的化なブロックを形成するための
データを前記交差バッファメモリ内で選択的にサンプリ
ングするための手段の制御を受けて読み取られるシステ
ム。 - （２）前記交差バッファメモリが、前記ＰＣＭリンク上
を搬送されるＮ個のチャネルに一致する少なくともＮ個
の循環先入れ先出し（ＦＩＦＯ）タイプのメモリセグメ
ントから成る請求項１に記載のシステム。 - （３）前記メモリセグメントの各々が別々の書込みポイ
ンタから成り、且つ前記交差バッファメモリが前記セグ
メントのすべてのための単一の読み取りポインタから成
る請求項２に記載のシステム。 - （４）前記交差バッファメモリの読み取り及び書込みポ
インタによつて供給されるデータを受け取るマイクロプ
ロセッサから成るＨＤＬＣ回路を、選択的にフィードす
るための回路を含む請求項１に記載のシステム。 - （５）前記ＨＤＬＣ回路にデータを選択的にフィードす
る前記ＨＤＬＣ回路の前記マイクロプロセッサが、一時
的なデータ格納のための局所メモリと協働する請求項４
に記載のシステム。 - （６）前記マイクロプロセッサが、少なくとも、前記メ
モリセグメント内に格納されたデータの量が予め決めら
れた閾値より小さい時に、前記交差バッファメモリの最
もデータ量の少ないセグメントに優先的にデータを満た
す優先順位が与えられる、前記ＨＤＬＣ回路にデータを
選択的にフィードするための論理回路から成る請求項４
に記載のシステム。 - （７）前記ＨＤＬＣ回路を選択的にフィードするための
前記回路の前記マイクロプロセッサ及び前記単一のＨＤ
ＬＣ回路が、そのデータ信号伝送速度が前記単一のＨＤ
ＬＣ回路によって送られる肯定応答によつて決められる
バスを通してマスタ／スレイブ関係において協働する請
求項４に記載のシステム。 - （８）前記選択的フィード回路が前記ＨＤＬＣ回路にデ
ータをバイト毎に供給する請求項４に記載のシステム。 - （９）前記選択的フィード回路の前記マイクロプロセッ
サが、現在バイト、フレーム末端及び同期バイトを識別
するデータに伴われた前記データバイトを前記ＨＤＬＣ
回路に供給する請求項８に記載のシステム。 - （１０）前記ＨＤＬＣ回路を不活性化し且つ迂回するた
めの手段から成る請求項１に記載のシステム。 - （１１）前記不活性化及び迂回手段が、各ＰＣＭフレー
ムの同期バイトを前記交差バッファメモリ内に格納する
ために始動される請求項１０に記載のシステム。 - （１２）前記ＨＤＬＣ回路を制御するクロック信号をマ
スクするための手段と、及び／又は前記ＨＤＬＣ回路へ
のフィードにおいてデータの空白が生じる場合に前記交
差バッファメモリ内の書込みを系列化するための手段と
から成る請求項１に記載のシステム。 - （１３）前記交差バッファメモリが、１つの読み取り期
間と３つの書込み期間とから成る４つの期間のサイクル
によつてアクセスされる請求項１に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8817504 | 1988-12-30 | ||
| FR8817504A FR2642247B1 (fr) | 1988-12-30 | 1988-12-30 | Systeme d'emission de trames hdlc sur canal de type mic, a circuit hdlc unique et memoire tampon de transposition |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226926A true JPH02226926A (ja) | 1990-09-10 |
| JP2922950B2 JP2922950B2 (ja) | 1999-07-26 |
Family
ID=9373641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339896A Expired - Fee Related JP2922950B2 (ja) | 1988-12-30 | 1989-12-27 | 多重チャネルｐｃｍタイプのリング上にｈｄｌｃフレームを伝送するためのシステム |
Country Status (9)
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|---|---|
| US (1) | US5056084A (ja) |
| EP (1) | EP0377204B1 (ja) |
| JP (1) | JP2922950B2 (ja) |
| AT (1) | ATE108049T1 (ja) |
| AU (1) | AU623207B2 (ja) |
| CA (1) | CA2006831C (ja) |
| DE (1) | DE68916528T2 (ja) |
| ES (1) | ES2057085T3 (ja) |
| FR (1) | FR2642247B1 (ja) |
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|---|---|---|---|---|
| FR2642245B1 (fr) * | 1988-12-30 | 1991-04-05 | Cit Alcatel | Systeme de reception et de traitement de trames hdlc transmises sur liaison mic multivoies a multiplexage temporel, notamment pour commutateur de donnees |
| CH680101A5 (ja) * | 1989-12-19 | 1992-06-15 | Alcatel Str Ag | |
| US5189671A (en) * | 1991-12-20 | 1993-02-23 | Raynet Corporation | Apparatus and method for formatting variable length data packets for a transmission network |
| US5251207A (en) * | 1992-03-10 | 1993-10-05 | International Business Machines Corporation | Combined terminal adapter for SMDS and frame relay high speed data services |
| KR940012937A (ko) * | 1992-11-26 | 1994-06-24 | 정용문 | 일차군 다중화장치의 시그날링 채널 데이터 송수신회로 |
| US5459723A (en) * | 1994-03-08 | 1995-10-17 | Advanced Micro Devices | Packet management device for fast-packet network |
| US5600684A (en) * | 1994-09-13 | 1997-02-04 | Kuzma; Andrew | Automatic identification for digital conferencing |
| US5721737A (en) * | 1995-05-09 | 1998-02-24 | Smc Pneumatics, Inc. | Serial transmission system for controlling a network of I/O devices |
| US5974052A (en) * | 1996-05-10 | 1999-10-26 | U.S.T.N. Services | Frame relay access device and method for transporting SS7 information between signaling points |
| GB2316279A (en) * | 1996-08-10 | 1998-02-18 | Motorola Inc | Control circuit for digital mobile TDMA telecommunications device |
| US5892768A (en) * | 1996-09-12 | 1999-04-06 | Etherwan System, Inc. | 10/100-base ethernet to T1/E1 HDSL converter and method of operation |
| FR2767003B1 (fr) * | 1997-07-31 | 1999-11-19 | Sqware T | Controleur de protocole de transmission de donnees numeriques hdlc |
| US6532239B1 (en) * | 1997-12-27 | 2003-03-11 | Hyundai Electronics Industries Co., Ltd. | Transmission/reception concurrent matching apparatus for TDM channels and method thereof |
| CA2297334A1 (en) * | 1999-01-28 | 2000-07-28 | Nortel Networks Corporation | System and method to efficiently transmit common channel signals in a switching network |
| US6973523B1 (en) | 2000-03-27 | 2005-12-06 | Interdigital Technology Corp. | Code division multiple access modem interface |
| DE10232982B4 (de) * | 2002-07-19 | 2005-11-10 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren und Anordnung zum empfangsseitigen Erkennen der zusammengehörigen Datenkanäle von im Zeitmultiplex übertragenen Datensignalen |
| FR2877169B1 (fr) * | 2004-10-27 | 2007-01-26 | France Telecom | Procede de synchronisation d'un recepteur radio, et recepteur adapte pour mettre en oeuvre un tel procede |
Family Cites Families (7)
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|---|---|---|---|---|
| FR2516730A1 (fr) * | 1981-11-13 | 1983-05-20 | Thomson Csf Mat Tel | Interface de passage d'une liaison en mode paquets a une liaison en mode mic |
| FR2526615A1 (fr) * | 1982-05-10 | 1983-11-10 | Bodros Christian | Coupleur a haut debit entre un multiplex de voies mic et un commutateur de paquets |
| IT1155575B (it) * | 1982-07-27 | 1987-01-28 | Cselt Centro Studi Lab Telecom | Interfaccia multipla di comunicazione tra elaboratore di processo e mezzo trasmissivo numerico |
| CA1229434A (en) * | 1983-12-23 | 1987-11-17 | Northern Telecom Limited | Multiplexer for bit oriented protocol data link control |
| FR2608337B1 (fr) * | 1986-12-15 | 1989-02-10 | France Etat | Equipements de multiplexage et demultiplexage numeriques de paquets de longueurs differentes |
| US4958342A (en) * | 1987-03-11 | 1990-09-18 | Aristacom International, Inc. | Adaptive digital network interface |
| FR2642245B1 (fr) * | 1988-12-30 | 1991-04-05 | Cit Alcatel | Systeme de reception et de traitement de trames hdlc transmises sur liaison mic multivoies a multiplexage temporel, notamment pour commutateur de donnees |
-
1988
- 1988-12-30 FR FR8817504A patent/FR2642247B1/fr not_active Expired - Fee Related
-
1989
- 1989-12-27 AT AT89123956T patent/ATE108049T1/de not_active IP Right Cessation
- 1989-12-27 EP EP89123956A patent/EP0377204B1/fr not_active Expired - Lifetime
- 1989-12-27 ES ES89123956T patent/ES2057085T3/es not_active Expired - Lifetime
- 1989-12-27 DE DE68916528T patent/DE68916528T2/de not_active Expired - Fee Related
- 1989-12-27 JP JP1339896A patent/JP2922950B2/ja not_active Expired - Fee Related
- 1989-12-28 CA CA002006831A patent/CA2006831C/fr not_active Expired - Fee Related
- 1989-12-29 US US07/459,223 patent/US5056084A/en not_active Expired - Lifetime
- 1989-12-29 AU AU47361/89A patent/AU623207B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
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| DE68916528T2 (de) | 1994-10-13 |
| CA2006831C (fr) | 1999-11-16 |
| EP0377204B1 (fr) | 1994-06-29 |
| JP2922950B2 (ja) | 1999-07-26 |
| FR2642247B1 (fr) | 1991-04-05 |
| ATE108049T1 (de) | 1994-07-15 |
| US5056084A (en) | 1991-10-08 |
| EP0377204A1 (fr) | 1990-07-11 |
| DE68916528D1 (de) | 1994-08-04 |
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| ES2057085T3 (es) | 1994-10-16 |
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