JP2922950B2

JP2922950B2 - 多重チャネルｐｃｍタイプのリング上にｈｄｌｃフレームを伝送するためのシステム

Info

Publication number: JP2922950B2
Application number: JP1339896A
Authority: JP
Inventors: ノエル・ル・コレ
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1988-12-30
Filing date: 1989-12-27
Publication date: 1999-07-26
Anticipated expiration: 2014-07-26
Also published as: AU623207B2; US5056084A; AU4736189A; FR2642247A1; DE68916528T2; ES2057085T3; FR2642247B1; CA2006831A1; EP0377204B1; CA2006831C; ATE108049T1; JPH02226926A; EP0377204A1; DE68916528D1

Description

【発明の詳細な説明】発明の背景産業上の利用分野本発明は、ISO標準プロトコルに従った、更に特に前
記標準のレベル１及び２に従った電気通信分野における
データ伝送に係わる。

従来の技術本発明の開発の背景にある特定の実施形態は、パルス
コード変調（PCM）リンク上に多重化された及び例えば
データスイッチと結合されたPCMコントローラと一体化
した32のチャネルを有する、HDLC（ハイレベルデータリ
ンク制御手順）伝送装置に係わる。

しかし本発明の範囲は、（HDLC形式の代わりに）ISO
レベル２のフレーム形式が、（PCM技術の代わりに）伝
送リンク上の多重書式化チャネルの多重化と組み合わさ
れる他の実施例形態に及ぶ。

HDLCフレームのPCM多重化の使用の一例は、X.25プロ
トコルを使用するTRANSPAC（登録商標）ネットワークで
ある。

HDLC符号化は、受信末端でチェックされる２つのバイ
ト上のフレーム妥当性記号（フレームのビットに基づく
シグナチュア）から各々が成る連続的な識別可能なフレ
ームにデータを書式化することからなる。

PCM伝送による時分割は、PCMフレーム起動／停止バイ
トによって各々が識別されるPCMフレームの形で単一の
物理的伝送対の上にＮ個の独立的な論理チャネルを多重
化する。各PCMフレーム内では、各チャネルが予め決定
されたランクの同一のバイトを割り当てられる。

伝送末端においてHDLCフレームをPCM形式の中へ挿入
し且つその後で受信末端において各チャネルを回収する
ことは、伝送システムの両端に特定のシステムが配置さ
れることを前提とする。本発明はこの種のシステムの伝
送部分に係わる。

RAMの16又は32のワードと各々が結合された16又は32
の別々の伝送装置又は多重自動装置から成る、PCMタイ
プのチャネル上をHDLCフレームを伝送するためのシステ
ムが既に公知である。第４図に示される公知のシステム
では、HDLCフレームの書式化は、各チャネルベース毎
に、バッファメモリ43に結合された専用のHDLC回路41及
び専用のプロセッサ42から成る特定のラインによって、
各チャネル毎に行われる。別々のチャネルに相応するラ
イン44の各々は、PCMフレームを作成する共通のマルチ
プレクサ45にデータを入れる。

この既存のシステムは完全に実用化されているが、し
かし多数の構成要素が必要であること（各チャネルに対
し各々の１つの構成要素）、及びその結果としての管理
の複雑性という欠点を有する。

これらの欠点は、大量のデジタルデータを搬送する非
常に多数のラインのためのスイッチングシステムを開発
する場合に不都合をもたらす。最近まで、32チャネルPC
Mリンクは制限された数の（例えば２つの）論理チャネ
ルだけを搬送し、その他のチャネルは音声チャネルであ
った。従って各チャネルを別々に処理することが望まし
く、更に時には不可欠であったのであり、数少ない並列
チャネル上における構成要素41,42,43の多重化は、その
結果として生じる構成の順応性によって埋め合わされ
た。

現在では、デジタルチャネルだけから成るPCMタイプ
の伝送／受信システムが開発されている。例えば、フラ
ンス公衆電話交換回線ネットワーク上に設備されるよう
設計された信号伝送ポイント（STP）は、情報伝達量64k
bit/sのHDLCチャネルの約500の処理容量を必要とする。

ネットワークのデジタル化の増大及びデータ信号伝送
速度の上昇は、益々向上する性能（ISDN）を提供するサ
ービを導入することを可能にし、且つより高性能なPCM/
HDLCシステムのための明白な要望をもたらすことを可能
にする。

本発明の目的の１つは、使用される構成要素の数に関
して、特にHDLC書式化構成要素の数に関して経済的であ
ると同時に、これらの必要条件を満たすことが可能なシ
ステムを提供することである。本発明によるシステムは
又、PCMリンク上のデータマルチプレクサの使用を省略
することも可能とする。

本発明は又、装置コスト及び電力消費を低減させると
同時に、システムをよりコンパクトにすることを可能に
する。更に次のより高いレベルのインターフェースが単
純化される。

本発明は又、PCMリンクを空白にする危険を冒さず
に、高速で動作することを可能にする。

更にこのシステムの設計は、単に16チャネル又は32チ
ャネル送信機につき１つの回路を置き換えることによっ
て、HDLC書式とは異なるプロトコルにそのシステムとを
適合させる。

発明の要約本発明の目的は、多重チャネルパルスコード変調（PC
M）タイプのリンクを介してハイレベルデータリンク制
御手順（HDLC）フレームを伝送するためのシステムであ
って、該システムは各伝送チャネル毎にHDLCフレームを
形成する第１の手段と、該第１の手段により形成された
HDLCフレームを時分割多重化PCM書式で挿入するための
第２の手段とを有しており、前記第１の手段は単一の単
一チャネルHDLCフレーム書式化回路（70）から構成さ
れ、前記第２の手段は、書込みサイクルから区別される
読み取りサイクルを有する単一の交換バッファメモリ
（71）から構成され、該交換バッファメモリは前記単一
の単一チャネルHDLCフレーム書式化回路（70）により書
式化されたHDLCフレームで書込まれ、且つPCMフレーム
のインターリーブされたチャネルの連続ブロックを形成
するために該交換バッファメモリ内で選択的サンプリン
グを行う手段の制御の下で読み取られる、フレーム伝送
システムによって達成される。

本発明の他の特徴及び利点は、添付の図面から、純粋
にその一例にすぎない非限定的な実施例として与えられ
る、本発明の好ましい実施例の１つについての以下の説
明を読むことによって明らかになるだろう。

実施例第１図に概略的に示されるように、以下で説明される
実施例は、32番目の（PCM標準）同期チャネル（12にお
いて）多重化された31のHDLCチャネル11で作られたPCM
タイプのリンク10に係わる。

この例をより明確にするために、HDLCチャネルは、CC
ITT No.7タイプの伝送プロトコルを使用するCEPT PCM
のタイプのリンク（2.048Mbit/s）上でデータ信号伝送
速度64Kbit/sで動作するということが仮定されてもよ
い。

第２図はHDLCフレームの構造を示し、このフレームは
次のものから成る。

フレームを分離するためのフラグ「7E」21。尚、コー
ド「7E」は２進シーケンス01111110に等しい。

Ｎ個のデータバイト22。尚、バイト数Ｎはソフトウェ
アによって異なる（例えば、最大で1000バイト）。これ
らのデータバイトは、例えばフレーム番号、遠隔システ
ムによって送信された最終フレームの番号、そのHDLCフ
レーム内のメッセージの長さ表示、及び厳密な意味にお
けるメッセージ24の本体を含むメッセージヘッダ23から
成る。

２つのフレーム有効性チェックバイト。これらのバイ
トはCRC（巡回冗長検査Cyclic Redundancy Check）バイ
トであり、その値はそのフレームのビットの関数であ
る。これらの２つのバイトは、例えば特定の多項式によ
るそのフレームの割り算から得られた余りから成る。

HDLCフレームは、連続するフレームの間のフレームセ
パレータ21と共に、各チャネル上に連続的に伝送され
る。伝送されるべきフレームがない場合には、セパレー
タフラグ21が連続的に伝送される。

ソースデータシーケンスからこれらのHDLCフレームを
構成するためには、特定のUSART（汎用同期／非同期
受信機／送信機;Univasal Synchronous/Asynchronous R
eceiver/Transmitter）装置の伝送装置の使用が必要で
ある。この装置の働きは次のものを含む。

フレームフラグ21の末端に関し曖昧さが生じる可能性
を避けるために、データフレーム内にシンボル「7E」が
生じることを排除すること。この機能は、５つの連続す
るビットが「１」の値で検出されるや否や、有用データ
のシーケンスの中に「０」を挿入することから成る、所
謂「透過性」規則に基づく。

２つのCRCバイト25をそのフレーム末端に挿入するた
めに、この２つのCRCバイト25を計算すること。

HDLCフレームの間にフレーム分離フラグ21を挿入する
こと。

もちろん、伝送データを回収するために、次の機能を
実行することによって、受信機部分において相補的な構
成要素が使用される。

フレームフラグ21を検出し且つ除外すること。

伝送された有用データシーケンス22が２つのCRCバイ
ト25に一致することを証明すること。一致しない場合に
は、受信機は「誤り」状態に切り替わり、例えばフレー
ムの再伝送を命じる。

透過性規則に従って、伝送時にフレーム内に挿入され
た「０」を抽出すること。

第３図はPCMフレームの構造を示す。

32×64Kbit/sチャネルから組立られた多重化PCMフレ
ームのデータ信号伝送速度は、32×64Kbit/s＝2.048Mbi
t/sである。第３図に示されるように、データは256ビッ
トの連続ブロックの形で伝送され、これが連続的に反復
される。このブロックは、各々が８つのビットから成る
32のタイムスロット31（TS0.TS1……TS31）から成る。
バイトTS0は同期コードを含む。バイトTS1〜TS31の各々
は別々の伝送チャネルに相応する。伝送装置又は受信装
置の観点からは、各加入者からのデータは、並列チャネ
ルのデータと共に多重化されながら、256ビット毎にサ
ンプリングされ及び送信される。

必要に応じて、バイトTS16は、バイトTS1、TS2等の各
々の使用を指定する信号データに相応する。

本発明によるシステムの実施例は、第５図に示される
ようなデータスイッチに関連して詳細に説明されること
になる。

この種のデータスイッチは、例えば次のものを含む多
重バス・マルチプロセッサシステムから成る。

管理バス。

受信データを処理し且つ適切な伝送ラインへの再伝送
のために受信データを再編成するために適するものとさ
れた少なくとも１つのフレーム切換えバス。並びに、伝送／受信ラインへの前記バスの接続。

システムバス51,52,53は、互いに連絡し合うために又
はメモリ56のような従属モジュールと連絡するために、
プロセッサ55が各バスと接続されることを可能にするバ
ス制御装置54の対によって相互接続される。

PCMリンク10への接続は、好ましくは安全面の理由か
ら２つのバス52,53に並列に接続されたPCM制御装置57を
通して行われる。いずれの時点においても、PCM制御装
置57とバス52,53との間の２つのインターフェースの内
の一方だけが管理プロセッサ61（第６図）の制御を受け
て作動状態にある。第１のインターフェースが故障した
場合には、第２のインターフェースが始動されることが
可能である。

第６図は、本発明が使用可能なタイプのPCM制御装置
の構造を示す。

このPCM制御装置は、管理プロセッサ61によって制御
される２つのトリステートバッファ回路タイプのアイソ
レーション回路62によって、データスイッチの２つのバ
ス52,53に接続される。

管理プロセッサ61は次のような付加的機能を有し、 HDLCチャネル上でソースデータフレーム及び誤り率を
管理するために、バス52,53と接続されたプロセッサと
協働し、 PCM制御装置の局所メモリ63の管理に貢献し、 PCM制御装置の局所バス60の競合及びデータ信号伝送
速度を監視し、局所バス60上のデータのルート指定を管
理し、受信の肯定応答するまで、前記バス上のデータの転送
時に促進される時間遅延を管理し、並びに、 PCMリンク10上の伝送プロセッサ67に対し命令を送
る。

更にPCM制御装置は、局所メモリ63と、その制御装置
の受信及び送信回路に各々が相応する２つの処理ブラン
チ64,65とから成る。これらの回路64,65はPCMリンク10
に接続された共通のPCMインターフェース59と協働す
る。回路64,65の各々は、上記のような送信又は受信USA
RT機能を含むプロセッサ66,67及びHDLC回路68,69を含
む。

更に特に本発明は、PCMリンク10上にHDLCフレームを
伝送する動作に関する局所メモリ63と連携する回路65の
動作及び構造に係わる。

第７図は本発明による伝送システムの主要構成要素部
分を概略的に示す。

この図は次のものを示す。

HDLC回路70にフィードする回路を形成するPCM制御装
置の伝送プロセッサ67及び局所メモリ63と、タイムシェアリングに基づいてPCMリンクの32チャネ
ル上で動作する単一の、単一チャネルHDLCオペレータ70
と、 HDLC回路70からのフレーム又はフラグを格納する128K
bit/sのモノリシックなタイムスロット交換メモリ71
と、チャネル番号を含む５ビットレジスタ73及びHDLC回路
70の伝送クロック75のタイミングレートで増分される12
ビットカウンタ74から成る書き込みポインタ72と、 PCMクロック77のタイミングレートで増分される17ビ
ット２進カウンタからなる読み取りポインタ76と、サイクルのタイプ（読み取り又は書込み）に従って２
つのポインタ72,76からのアドレスを交差接続するマル
チプレクサ78と、マルチプレクサ78を制御し且つポインタ72,76及びHDL
C回路70に対してクロックを供給するシーケンサ89と、
並びに、 PCMリンクに送られるビットの現在の状態を記憶する
ためのフリップフロップ79。

プロセッサ67は書込みポインタ72及び読み取りポイン
タ76から状態情報を受け取る。

メモリ71の構造を第８図を参照して説明する。

メモリ71は別々の入力及び出力並びに122msのサイク
ルタイムを有する128K×１ビットメモリである。488ms
毎に、３つのサイクルが書込みに割り当てられ、及び１
つのサイクルが読み取りに割り当てられる。読み取りサ
イクルは常に実行され、2.04Mbit/sの２進ビットストリ
ームを生じさせる。書込みサイクルはプロセッサによる
フレーム伝送の間だけ実行される。このメモリは４つの
ビットから各々が成り且つ各々１つのPCMチャネルに割
り当てられた32のブロック80₁〜80₃₂に分けられる。こ
のメモリは循環バッファメモリとして使用される。従っ
てプロセッサ67は、ブロック80₁〜80₃₂の各々につい
て、ブロック内に書き込まれた最終ビットのアドレスを
書込み動作の間にそのブロック内に記憶する12ビット書
込みポインタ72₁〜72₃₂の各々を管理しなければならな
い。読み取りポインタ76はPCMクロック77と同調された
カウンタから生じるが故に、この読み取りポインタは全
ブロックに共通である。このカウンタの重要性の劣るビ
ットは、CEPT PCM構造（第３図及び表１参照）に従っ
て、８つのビット毎に１つのチャネルの割合でチャネル
番号を走査する。

前述のように、プロセッサ67は書込みポインタ72及び
読み取りポインタ76を読み取ることが可能である。それ
らを比較することによって、メモリブロック80₁〜80₃₂
がどの程度に満たされているか及び対応するチャネルに
新たなHDLCフレームを送れるか否かを、プロセッサ67が
識別することが可能である。この目的のために、プロセ
ッサ67は、その詳細については後述される選択的フィー
ドロジックを含む。

従って、第７図に示されるシステムによってHDLCフレ
ームを伝送する段階は次の通りである。

プロセッサ67が、書込みポインタ72のレジスタ73の中
へフレームをそれを通して送ることを望むチャネルの番
号を書き込み、同一チャネル上を送られる最終フレームの最後にプロ
セッサ67が、格納した値で書込みポインタ72のカウンタ
74をロードし、その後でプロセッサ67が、必要な「０」を挿入し及び
CRCを計算するHDLC回路70の中へバイト毎にそのフレー
ムを書き込み、そのマイクロプロセッサが後述されるマ
スキングプロセスによってその次のバイトを十分に速い
速度で供給しない場合には、伝送クロックの自動閉塞を
伴う平均速度6Mbit/sで伝送が行われ、最終バイトを書き込んだ後でプロセッサ67は、CRCが
伝送されるのを引き起こす「フレームの終わり」の指令
を書き込み、その後でプロセッサ67は、それがチャネル書き込みポ
インタを読み取り且つ格納することが可能であることを
示す「伝送の終わり」フラグを探し、並びに、その後プロセッサ67は別のチャネルを処理することが
可能である。

局所バス60上のデータ信号伝送速度はHDLC回路70によ
って決定される。このHDLC回路70はプロセッサ67とマス
タ／スレイブ関係の形で協働する。データバイトが受け
取られる毎に、HDLC回路70は、その次のバイトの伝送を
間接的に指令するプロセッサ67に対して、受け取りの肯
定応答を送る。このプロセスはHDLC回路の飽和の危険性
を回避することが可能にする。

HDLC回路は、プロセッサ67によってその回路に伝送さ
れる現在バイト、フレーム末端及び同期バイトを識別す
る情報をその状態が提供する、２つの入力ライン81,82
を有する。ライン81は例えばメッセージ情報の開始／終
了を搬送する。ライン82はPCMフレームの同期バイトTS0
の各々が伝送される毎に始動される。

HDLC回路内でTS0バイトを発生させるためのシステム
のこの実施例は、PCMリンクを動かす前に一組のレジス
タ及びマルチプレクサを必要する第７図のオペレータの
出力における専用の回路を取り除くことを可能にする。
このために、複雑性は単一の構成要素だけに、即ちプロ
セッサ67だけに限定される。

ライン82上に伝送される、TS0バイトを伝送するため
の特定の指令は、HDLC回路70の「０」挿入アルゴリズム
の不活性化をもたらし、従って言わばメモリ71へのフィ
ードを中断することなしに、この迂回又は回避をもたら
す。TS0バイトは、共通の読み取りポインタ76によって
循環的に走査されるメモリ71の特定のメモリブロック内
に格納される。

ライン81及び82は、各バイト毎にプロセッサ67によっ
て伝送されるデータレジスタを伴う制御レジスタの内容
に従って作動されることが有利である。もちろん、当業
者はこれを同一の機能を持つ他のいずれの装置で置き換
えてもよい。

前述のように、メモリ71は単一の読み取りポインタ76
によって読み取られる。一般原則は、メモリブロック80
₁〜80₃₂の各々の中の読み取りポインタ76の位置に相応
するバイト83₁〜83₃₂をサンプルすることである。従っ
て読み取りポインタ76の増分に応じて、全データブロッ
ク上でランク毎にデータが横断的に読み取られる時に、
適切な循環FIFOブロック各々の中に積重によってそのバ
イトの書込みが影響されるが故に、メモリ71はある程度
は交差メモリ（transposition memory）として動作す
る。

表１は読み取りポインタ76及び書込みポインタ72によ
って与えられるアドレスの間の相応を表す。

メモリは上記の表に示されるように17のビットA0〜A1
6の上で読み取られた且つ書き込まれる（128Kbyte＝
2¹⁷）。書込みポインタは、その中央において固定チャ
ンネル番号レジスタNV0〜MV4の５つのビットに内挿され
る12ビットのカウンタPTE0〜PTE11を含む。読み取りポ
インタは、連続して伝送されるべきPCMフレームの各々
（PTL1〜PTL11）について、各々のPCMフレーム（NIT0〜
NIT4）のブロックTSiの32のコードｉのすべてを走査す
ることによって、ビットNB0〜NB2の各々をビット毎にア
ドレスする。

HDLC回路70の伝送クロックの平均周波数は6MHzであ
る。その瞬間周波数は8MHzである。このクロックはシー
ケンサ79によって与えられ、且つ書込みポインタ72にも
クロックを与える。

しかしそれは伝送タイミングレートをマイクロプロセ
ッサ67に従属させ且つそれが空白になる状況を回避する
特徴を有する。HDLC回路70がキャラクタの直列化を終了
し且つその次のキャラクタがまだ書き込まれていない時
には、シーケンサの次のキャラクタが書き込まれるまで
伝送クロックを閉塞する。従ってプロセッサ67は、この
マスキングメカニズムとバッファメモリ71との協働のた
めに、その背後に非同期回路を「見い出す」。もしHDLC
回路70がCRC及び「１」カウンタの格納を可能にするな
らば、この特徴は又HDLCフレームを多重のブロックに細
分することも可能にする。

伝送クロックの閉塞は又、HDLCフレームの代わりに、
固定された反復的値（例えば、自由チャネルコード又は
TS0同期コード）をどんなチャネルの上にも伝送するこ
とを可能にするという利点を有する。この目的のため
に、キャラクタモードにHDLC回路をプログラムすること
（「０」挿入なし且つCRCなしの直列化）及び相応する
バッファの4096ビットを満たすために必要とされる値を
有する512バイトを１回以上送ることで十分である。そ
の後で、このバッファの内容がPCMリンク上を無期限に
伝送される。

メモリを書き込む平均速度（6Mbit/s）と読みとり速
度（2Mbit/s）との比較は、１アーラン（ealang）と評
価される31の能動チャネルを用いてさえ、伝送マイクロ
プロセッサ67は、その時間の1/3だけをHDLC回路70の中
にフレームを書き込むことに割り当てるに過ぎないとい
うことを示す。

マイクロプロセッサ67の自由時間は特に、メモリ71へ
ブロックがフィードされる相対的な優先順位の管理を実
行するために使用されてよい。

これはプロセッサ67に、読み取りポインタ76及び書込
みポインタ72を追跡させることによって実現される。フ
ィード優先順位管理ロジックの目的は、PCMリンクの中
断を強制し且つ伝送中に全フレームを反復するという責
務を強いる、１つのブロック内の空白を防止することで
ある。

従ってプロセッサ67は、次のパラメタを考慮するロジ
ックを含むことが有利である。

特定のブロックのポインタ72と共通読み取りポインタ
76との間の各メモリブロック内の間隔と、書込みポインタ／読み取りポインタの間隔を予め決め
られた閾値より、即ち所謂「空白危険性閾値」より小さ
いブロックの検出と、空白の危険性のあるメモリブロック71に向かってアド
レスされたデータを伝送する前に、相応するチャネル上
を伝わせるべきメッセージの大きさの（局所メモリ68内
で待機中のソースフレームを読み取ることによる）処理
と、前記中間メッセージが長すぎる場合には、空白となる
危険性のある前記ブロックにフィード優先順位を与える
ように、通常のサイクルを中断すること。

このロジックを管理するために、プロセッサ67は例え
ば１つの伝送チャネルに各々が相応する32の伝送メール
ボックスを有する。各メールボックスは番号によって識
別され、且つ話中ビット、命令、及び送るべきフレーム
の番号を与える表のフレーム論理アドレスから成る。そ
のメールボックスが読み取られる終わると、話中ビット
は「０」にリセットされ、且つ新たな伝送命令がそのチ
ャネルに実行されることが可能となる。

ブロック内の空白を回避するために、メモリ71に対し
てアドレスされたデータによってHDLC回路70をフィード
する優先順位を変更することに代わる代案の１つは、フ
レーム末端の中立フラグ又はパッディングフレームをこ
のブロックに送ることである。この解決法は、書込みモ
ードにおけるメモリ71のアドレス指定ビットを増分する
ためのロジックに何ら変更を加えないという利点を有す
る。

試験された実施形態においては、第７図に示される12
8Kbitメモリタイプに対して、警報閾値が各ブロックに
つき320bitに設定された。パッディングフレーム又はHD
LCフレーム末端フラグの伝送を用いるポインタ走査ロジ
ックは、5msの最大走査サイクル時間を有した。

【図面の簡単な説明】

第１図は本発明の伝送システムを含む、31チャネルのPC
Mリンクの伝送サブシステムの概略図、第２図はHDLCフ
レームの構造の概略図、第３図はPCMフレームの構造の
概略図、第４図は各チャネルについての別々のHDLC処理
を伴う、PCMタイプのチャネル上のHDLCフレームを伝送
するためのシステムの公知の実施形態の概略図、第５図
はデータスイッチ内へのPCM制御装置の導入を示す概略
図、第６図は本発明による伝送システムが適用可能なPC
M制御装置を示す概略図、第７図は本発明による伝送シ
ステムのHDLCオペレータの好ましい実施例を示す概略
図、第８図は第７図のオペレータの単一の交差メモリの
構造を示す概略図である。 10……PCMタイプリンク、 11……31のHDLCチャネル、 51,52,53……バス、57……PCM制御装置、 59……共通PCMインターフェース、 60……局所バス、61……管理プロセッサ、 63……局所メモリ、66……受信プロセッサ、 67……伝送プロセッサ、68……受信HDLC回路、 69……伝送HDLC回路、70……HDLC符号化回路、72……書
込みポインタ、73……レジスタ、76……読み取りポイン
タ、77……PCMクロック、78……マルチプレクサ、89…
…シーケンサ。

Claims

(57)【特許請求の範囲】

【請求項１】多重チャネルパルスコード変調（PCM）タ
イプのリンクを介してハイレベルデータリンク制御手順
（HDLC）フレームを伝送するためのシステムであって、
該システムは各伝送チャネル毎にHDLCフレームを形成す
る第１の手段と、該第１の手段により形成されたHDLCフ
レームを時分割多重化PCM書式で挿入するための第２の
手段とを有しており、前記第１の手段は単一の単一チャ
ネルHDLCフレーム書式化回路（70）から構成され、前記
第２の手段は、書込みサイクルから区別される読み取り
サイクルを有する単一の交換バッファメモリ（71）から
構成され、該交換バッファメモリは前記単一の単一チャ
ネルHDLCフレーム書式化回路（70）により書式化された
HDLCフレームで書込まれ、且つPCMフレームのインター
リーブされたチャネルの連続ブロックを形成するために
該交換バッファメモリ内で選択的サンプリングを行う手
段の制御の下で読み取られる、フレーム伝送システム。
【請求項２】前記交換バッファメモリが、前記PCMリン
ク上を搬送されるＮ個のチャネルに対応する少なくとも
Ｎ個の循環先入れ先出し（FIFO）タイプのメモリセグメ
ントから成る請求項１に記載のシステム。
【請求項３】前記メモリセグメントの各々が書込みポイ
ンタを有し、且つ前記交換バッファメモリが全てのメモ
リセグメントのための単一の読み取りポインタを備える
請求項２に記載のシステム。
【請求項４】前記交換バッファメモリの読み取り及び書
込みポインタによって供給されるデータを受け取るHDLC
フレーム書式化回路を、選択的にフィードするためのマ
イクロプロセッサから成る回路を含む請求項１に記載の
システム。
【請求項５】前記HDLCフレーム書式化回路にデータを選
択的にフィードする前記回路の前記マイクロプロセッサ
が、一時的なデータ格納のための局所メモリと協働する
請求項４に記載のシステム。
【請求項６】前記マイクロプロセッサが、前記HDLCフレ
ーム書式化回路にデータを選択的にフィードするための
論理回路を有し、少なくとも、前記メモリセグメント内
に格納されたデータの量が予め決められた閾値より小さ
い時に、前記交換バッファメモリの最もデータ量の少な
いセグメントに優先的にデータを満たす優先順位が与え
られる、請求項４に記載のシステム。
【請求項７】前記単一のHDLCフレーム書式化回路を選択
的にフィードするための前記回路の前記マイクロプロセ
ッサと該HDLCフレーム書式化回路とが、データ信号伝送
速度が該HDLCフレーム書式化回路によって送られる肯定
応答によって決定されるバスを介するマスタ／スレイブ
関係に従って協働する請求項４に記載のシステム。
【請求項８】前記選択的にフィードする回路が前記HDLC
フレーム書式化回路にデータをバイト単位で供給する請
求項４に記載のシステム。
【請求項９】前記選択的にフィードする回路の前記マイ
クロプロセッサが、現在バイト、フレーム末端及び同期
バイトを識別するデータの付されたデータバイトを前記
HDLCフレーム書式化回路に供給する請求項８に記載のシ
ステム。
【請求項１０】前記HDLCフレーム書式化回路を不活動化
し且つ迂回するための手段を備えた請求項１に記載のシ
ステム。
【請求項１１】前記不活動化及び迂回手段が、各PCMフ
レームの同期バイトを前記交換バッファメモリ内に格納
するために活動化される請求項10に記載のシステム。
【請求項１２】前記HDLCフレーム書式化回路を制御する
クロック信号をマスクする手段と前記HDLCフレーム書式
化回路へのフィードを行う際にデータの空白が生じた場
合に前記交換バッファメモリ内の書込みを系列化する手
段の少なくとも一方を有する請求項１に記載のシステ
ム。
【請求項１３】前記交換バッファメモリが、１つの読み
取り期間と３つの書込み期間とから成る４つの期間のサ
イクルによってアクセスされる請求項１に記載のシステ
ム。